DE60037566T2

DE60037566T2 - Schaltung zur Pulsbreitenmodulation

Info

Publication number: DE60037566T2
Application number: DE60037566T
Authority: DE
Inventors: Mostafa R. Los Angeles Yazdy
Original assignee: Xerox Corp
Current assignee: Xerox Corp
Priority date: 1999-10-28
Filing date: 2000-10-18
Publication date: 2008-10-02
Anticipated expiration: 2020-10-19
Also published as: EP1096680B1; DE60037566D1; JP4468564B2; EP1096680A2; EP1096680A3; JP2001168691A; US6201414B1

Description

Diese Erfindung bezieht sich auf die Impulsbreitenmodulation und insbesondere auf einen logischen Aufbau, der wesentlich die Anzahl von erforderlichen logischen Blöcken und die Größe des Chips, der die Impulsbreitenmodulationslogik enthält, verringert.
Typischerweise wird für die Impulsbreitenmodulation, die eine Impulsverzögerung (Digit Delay) verwendet, ein logischer Aufbau mit zahlreichen logischen Blöcken, wie beispielsweise D-Flip-Flops, benötigt. In 1 nun ist ein logisches Diagramm nach dem Stand der Technik gezeigt, das vier positive flanken-getriggerte D-Flip-Flops verwendet, um ein Signal für 4 Taktzyklen zu verzögern. In 2 sind Signale eines Takts C, ein Eingangssignal D, und Ausgangssignale D₁, D₂, D₃ und D₄, dargestellt. Das Eingangssignal D wird, wie die 1 und 2 zeigen, an ein DF₁ angelegt, das gehalten werden wird, bis die ansteigende Flanke t₁ des Takts C den Eingang D zu dem Ausgang D₁ abschickt. Als Folge wird der Eingang D um T' verzögert. D₁ erreicht DF₂ kurz nachdem die ansteigende Flanke t₁ des Takts C DF₂ erreicht. Deshalb wird D₁ zu dem nächsten Flip-Flop DF₃ an der ansteigenden Flanke t₂ des Takts C geschickt. Als Folge ist die Verzögerung, die durch DF₂ erzeugt ist, T, was gleich zu einem Taktzyklus C ist. In derselben Art und Weise ist die Verzögerung, die jeweils durch DF₃ und DF₄ erzeugt ist, gleich zu einer Periode T des Takts C.
Das logische Blockdiagramm der 1 ist eine typische Verzögerungs-Logik. Die Verwendung dieses logischen Aufbaus erfordert eine Anzahl von Flip-Flops gleich zu der erforderlichen Anzahl von Verzögerungen. Zum Beispiel werden, wenn 32T Verzögerungen erforderlich sind, 32 Flip-Flops benötigt. Dieser Aufbau kann sehr groß werden, wenn eine Verzögerung von zum Beispiel bis zu 64T für 32 Leitungen benötigt wird. Dies bedeutet, dass jede Leitung 64 Flip-Flops besitzt, was zu insgesamt 32 × 64 = 2068 Flip-Flops führt.
Ein anderer Typ eines Impulsmodulators, der Zählerketten einsetzt, ist aus der JP 06 197 562 A bekannt.
Es ist eine Aufgabe dieser Erfindung, die Anzahl von Flip-Flops und die Größe und die Kosten eines Chips, der eine Impulsbreitenmodulationsschaltung mit einer Vielzahl von Verzögerungs-Erfordernissen enthält, zu verringern.
Gemäß einem Aspekt dieser Erfindung weist eine Impulsbreitenmodulationsschaltung einen Taktteilerblock zum Aufnehmen eines Systemtakts und zum Erzeugen einer Vielzahl von Takten mit unterschiedlichen Taktzyklen auf. Ein Verzögerungsblock empfängt ein Signal und verzögert das Signal. Der Verzögerungsblock besitzt eine Vielzahl von Verzögerungselementen. Jedes der Vielzahl der Verzögerungselemente nimmt einen der Vielzahl der Takte auf. Der Verzögerungsblock nimmt Verzögerungsdaten auf und spricht auf die Verzögerungsdaten zum Auswählen einer Anzahl der Vielzahl der Takte basierend auf den Verzögerungsdaten an und aktiviert die jeweiligen Verzögerungselemente. Der Verzögerungsblock ist auch so aufgebaut und angeordnet, um zu bewirken, dass das Signal durch die aktivierten Verzögerungselemente hindurchführt und an den nicht aktivierten Elementen im Bypass vorbeiführt.
Gemäß einem anderen Aspekt dieser Erfindung weist eine Impulsbreitenmodulationsschaltung einen Taktteilerblock zum Aufnehmen eines Systemtakts und zum Erzeugen einer Vielzahl von Takten mit unterschiedlichen Taktzyklen auf. Eine Vielzahl Verzögerungsblöcke empfängt ein Signal und verzögert das Signal entsprechend einer Vielzahl von Daten. Jeder Verzögerungsblock besitzt eine Vielzahl von Verzögerungselementen. Jedes der Vielzahl der Verzögerungselemente jedes Verzögerungsblocks nimmt einen der Vielzahl der Takte auf. Jeder der Vielzahl der Verzögerungsblöcke nimmt einen der Vielzahl der Verzögerungsdaten auf und spricht auf die entsprechenden Verzögerungsdaten zum Auswählen einer Anzahl der Vielzahl der Takte basierend auf den Verzögerungsdaten an und aktiviert die jeweiligen Verzögerungselemente. Jeder der Verzögerungsblöcke ist so aufgebaut und angeordnet, um zu bewirken, dass das Signal durch die jeweiligen aktivierten Verzögerungselemente hindurchführt und an den jeweiligen nicht aktivierten Verzögerungselementen im Bypass vorbeiführt.
Ausführungsformen der vorliegenden Erfindung werden nun anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
1 stellt eine D-Flip-Flop-Logik nach dem Stand der Technik dar, die für 4 Takt-Zyklus-Verzögerungen erforderlich ist;
2 stellt einen Takt, ein Eingangssignal und eine Vielzahl von Ausgangssignalen, die an den logischen Aufbau der 1 angelegt werden, dar;
3 stellt ein Blockdiagramm der Verzögerungslogik dieser Erfindung dar;
4 stellt ein Detail-Blockdiagramm des Takt-Teilers der 3 dar;
5 stellt unterschiedliche Perioden von Takten der 3 dar;
6 stellt ein logisches Diagramm einer der Verzögerungsblöcke dar;
7 stellt die Signale der 6 für eine Verzögerung von 35T dar;
8 stellt das logische Diagramm der 6 mit der Hinzufügung von Reset-Verbindungen dar;
9 stellt dar, wie die Verzögerungs-Logik der 3 eine Impulsbreitenmodulation erzielt; und
10 stellt eine alternative Impulsbreitenmodulation durch Verzögern der entgegengesetzten Flanke des Eingangsimpulses dar.
In 3 nun ist ein Blockdiagramm der Verzögerungslogik 10 dieser Erfindung dargestellt. Ein Blockteiler CD teilt, in 3, den Systemtakt CLK und erzeugt 6 Takte C₁, C₂, C₃, C₄, C₅ und C₆ mit Perioden von T, 2T, 4T, 8T, 16T und 32T und schickt sie zu den Verzögerungs-Logik-Blöcken DL₁-DL₃₂ unterschiedlicher Leitungen.
Das Flip-Flip DF₁ verzögert, wie wiederum die 1 und 2 zeigen, das Signal D um T', da die ansteigende Flanke zwischen den zwei ansteigenden Flanken des Takts C auftritt. Um eine Teilverzögerung zu verhindern, ist, in 3, das Flip-Flop F₀ in dem Pfad des Systemtakts CLK zu dem Takt-Teiler CD angeordnet. Der D-Eingang des Flip-Flops F₀ ist mit VDD verbunden, um fortlaufend den D-Eingang des Flip-Flops F₀ auf hoch (1) zu halten. Der positive Ausgang (Q) von F₀ ist mit dem Takt-Teiler CD verbunden. Der Eingangsimpuls, der verzögert werden muss, ist mit der Reset-Leitung des F₀ über einen Invertierer I₀ verbunden. Der Takteingang des Flip-Flops F₀ nimmt den Systemtakt CLK auf.
Im Betrieb hält das Flip-Flop F₀ den Systemtakt CLK, bis es die ansteigende Flanke von IP empfängt, was das Reset des Flip-Flops F₀ deaktiviert. Dann schickt F₀ den Systemtakt als einen synchronisierten Takt CLK_S zu dem CD-Block ab. Da CLK_S mit dem Eingangsimpuls IP synchronisiert ist, wird der Eingangsimpuls IP volle Verzögerungen aufnehmen.
In 4 nun ist ein Detail-Blockdiagramm des Takt-Teilers CD der 3 dargestellt. Der System-Reset-Eingangsimpuls IP wird, in 4, zu dem Reset-Stift der Flip-Flops F₁, F₂, F₃, F₄ und F₅ über einen Invertierer I₁₁ geschickt. Der synchronisierte Systemtakt CLK_S und der Eingangsimpuls IP werden zu einem UND-Gatter A₁ geschickt, um einen rücksetzbaren Takt C₁ mit derselben Periode wie der synchronisierte Systemtakt CLK_S zu erzeugen. Fünf Flip-Flops F₁, F₂, F₃, F₄ und F₅ werden, um den Takt C₁ zu teilen, verwendet. C₁ wird zu F₁ als ein Takt geschickt. Der negative Ausgang (QB) jedes der Flip-Flops F₁, F₂, F₃, F₄ und F₅ ist mit seinem Eingang verbunden. Dieser Aufbau bewirkt, dass jedes Flip-Flop F₁, F₂, F₃, F₄ und F₅ seinen Takt durch 2 teilt. Der positive Ausgang (Q) jedes Flip-Flops F₁, F₂, F₃, F₄ und F₅ ist mit dem Takt des folgenden Flip-Flops verbunden. Zusätzlich wird jeweils der positive Ausgang der Flip-Flops F₁, F₂, F₃, F₄ und F₅ als Takte C₁, C₂, C₃, C₄, C₅ und C₆ abgeschickt.
Da jedes Flip-Flop F₁, F₂, F₃, F₄ und F₅ seinen Takt durch 2 teilt und ihn auf seinem positiven Ausgang abschickt, besitzt C₂ eine Periode zweimal seines Eingangstakts. Da die Periode des Takts C₁ gleich zu der Periode T des synchronisierten Systemtakts CLK_S ist, ist T2 die Periode des Takts C₂. In derselben Art und Weise sind 4T, 8T, 16T und 32T die Perioden der Takte C₃, C₄, C₅ und C₆, wie dies in 5 dargestellt ist.
Takte C₁, C₂, C₃, C₄, C₅ und C₆ werden, wie wiederum 3 zeigt, zu allen Verzögerungsblöcken DL₁-DL₃₂ geschickt, wo jeder Verzögerungsblock eine Kombination der Takte C₁, C₂, C₃, C₄, C₅ und C₆ auswählt, um eine erforderliche Verzögerung zu erzeugen. Jeder Verzögerungsblock DL₁-DL₃₂ nimmt den Eingangsimpuls IP und einen Verzögerungswert V₁-V₃₂ mit sechs Bits auf. Unter Verwendung von Takten C₁, C₂, C₃, C₄, C₅ und C₆ verzögert jeder Verzögerungsblock DL₁-DL₃₂ den Eingangsimpuls IP entsprechend seinem jeweiligen Verzögerungswert V₁-V₃₂ und schickt ihn auf seinem Ausgang OUT₁-OUT₃₂ jeweils ab.
In 6 ist ein logisches Diagramm eines Verzögerungsblocks DL₁ dargestellt. Es sollte angemerkt werden, dass die Verzögerungsblöcke DL₂-DL₃₂ identisch zu DL₁ sind. In dem Verzögerungsblock DL₁ sind sechs D-Flip-Flops FF₁, FF₂, FF₃, FF₄, FF₅, FF₆ vorhanden. Die Takt-Eingänge der Flip-Flops FF₁, FF₂, FF₃, FF₄, FF₅, FF₆ sind mit den Takten C₆, C₅, C₄, C₃, C₂ und C₁ jeweils verbunden.
Der positive Ausgang jedes Flip-Flops FF₁, FF₂, FF₃, FF₄ und FF₅ ist mit dem Eingang des folgenden Flip-Flops über Schalter SS₁, SS₂, SS₃, SS₄ und SS₅ jeweils verbunden. Der positive Ausgang des Flip-Flops FF₆ ist mit dem Ausgang OUT₁ der Verzögerungsleitung 1 über den Schalter SS₆ verbunden. Der Eingang jedes Flip-Flops FF₁, FF₂, FF₃, FF₄, FF₅, FF₆ ist mit dem Eingang des folgenden Flip-Flops über Schalter S₁, S₂, S₃, S₄, S₅ und S₆ jeweils verbunden.
Jeder Verzögerungsblock DL₁-DL₃₂ der 3 nimmt einen separaten Verzögerungswert über V₁-V₃₂ jeweils auf. Jeder V₁-V₃₂ besitzt sechs Bits B₁, B₂, B₃, B₄, B₅ und B₆, die eine Zahl zwischen 0 bis 63 liefern. B₁, B₂, B₃, B₄, B₅ und B₆ sind direkt mit den Steuerstiften der Schalter SS₁, SS₂, SS₃, SS₄, SS₅ und SS₆ jeweils verbunden und sind mit den Steuerstiften der Schalter S₁, S₂, S₃, S₄, S₅ und S₆ über Invertierer I₁, I₂, I₃, I₄, I₅ und I₆ jeweils verbunden.
In 6 schließt sich zu jedem Zeitpunkt, zu dem eines der Bits B₆, B₅, B₄, B₃, B₂ und B₁ hoch (1) ist, sein jeweiliger Schalter SS₁, SS₂, SS₃, SS₄, SS₅ und SS₆. Zum Beispiel schließt sich, wenn 84 hoch (1) ist, der Schalter SS₃ und verbindet den positiven Ausgang von FF₃ mit dem Eingang von FF₄. Allerdings schließt sich zu jedem Zeitpunkt, zu dem eines der Bits B₆, B₅, B₄, B₃, B₂ und B₁ niedrig (0) ist, sein jeweiliger Schalter S₁, S₂, S₃, S₄, S₅ und S₆. Zum Beispiel schließt sich, wenn B₄ niedrig (0) ist, Schalter S₃ und verbindet den Eingang von FF₃ mit dem Eingang von FF₄. Mit anderen Worten wird dann, wenn eines der Bits B₆, B₅, B₄, B₃, B₂ und B₁ hoch (1) ist, der Ausgang des vorherigen Flip-Flops zu dem Eingang des nachfolgenden Flip-Flops zugeführt, allerdings wird, wenn er niedrig (0) ist, das vorherige Flip-Flop umgangen und sein Eingang wird zu dem Eingang des nächsten Flip-Flops zugeführt.
Mit dem Aufbau der 6 wählen die hohen (1) Bits B₆, B₅, B₄, B₃, B₂ und B₁ die geeignete Verzögerung aus. Zum Beispiel bedeutet, wenn die sechs Bits B₆, B₅, B₄, B₃, B₂ und B₁ 100011 darstellen, dies, dass eine 32 + 2 + 1 = 35 Verzögerung benötigt wird. Da B₆ (1) ist, schließt sich der Schalter SS₁ und das Flip-Flop FF₁ wird aktiv. Deshalb wird der Eingang des Flip-Flops FF₁ um 32T verzögert, da FF₁ durch den Takt C₆ getaktet wird, der einen Taktzyklus von 32T besitzt. Es sollte angemerkt werden, dass der Eingang des Flip-Flops FF₁ der Eingangsimpuls IP ist, der verzögert werden muss. Da Bits B₅, B₄ und B₃ Null sind, schließen sich die Schalter S₂, S₃ und S₄, umgehen die Flip-Flops FF₂, FF₃ und FF₄ und führen den Ausgang des Flip-Flops FF₁ zu dem Eingang von FF₅ zu.
Da die Bits B₂ und B₁ hoch (1) sind, schließen sich beide Schalter SS₅ und SS₆ und aktivieren die Flip-Flops FF₅ und FF₆. Da das Flip-Flop FF₅ den Takt C₂ aufnimmt, verzögert es seinen Eingang (Ausgang von FF₁, der um 32T verzögert wird) um 2T. Deshalb wird der Ausgang des Flip-Flops FF₅ um 32T + 2T = 34T verzögert. Das Flip-Flop FF₆ verwendet den Takt C₁, der eine Verzögerung von T besitzt. Darauf folgend verzögert das Flip-Flop FF₆ den Ausgang von FF₅ um T. Deshalb liefert der Ausgang des Flip-Flops FF₆, der über den Schalter SS₆ mit OUT₁ verbunden ist, ein Signal mit einer 35T Verzögerung. Das Ergebnis ist in 7 dargestellt.
Beim Einschalten können die Ausgänge der Flip-Flops FF₁, FF₂, FF₃, FF₄, FF₅ und FF₆ in einem unbeachteten Zustand (unbekannten) Zustand sein. Um irgendeinen Fehler in der Verzögerungsschaltung zu verhindern, müssen die Flip-Flops FF₁, FF₂, FF₃, FF₄, FF₅ und FF₆ einen Reset aufnehmen.
In 8 ist ein logisches Diagramm der 6 mit der Hinzufügung von Reset-Verbindungen dargestellt. Jedes Flip-Flop FF₂, FF₃, FF₄, FF₅ und FF₆ empfängt ein Rest-Signal von einem von zwei Schaltern (S_1A und S_1B), (S_2A und S_2B), (S_3A und S_3B), (S_4A und S_4B) und (S_5A und S_5B) jeweils. Die Steuerstifte der Schalter S_1B, S_2B, S_3B, S_4B und S_5B sind jeweils mit B₆, B₅, b₄, B₃ und B₂ verbunden. Allerdings sind die Steuerstifte der Schalter S_1A, S_2A, S_3A, S_4A und S_5A mit B₆, B₅, B₄, B₃ und B₂ jeweils über Invertierer I₁, I₂, I₃, I₄ und I₅ verbunden. Der negative Ausgang (QB) der Flip-Flops FF₁, FF₂, FF₃, FF₄ und FF₅ ist mit dem Reset-Stift der Flip-Flops FF₂, FF₃, FF₄, FF₅ und FF₆ über Schalter S_1B, S_2B, S_3B, S_4B und S_5B verbunden. Weiterhin sind die Eingänge der Flip-Flops FF₁, FF₂, FF₃, FF₄ und FF₅ mit dem Reset-Stift der Flip-Flops FF₂, FF₃, FF₄, FF₅ und FF₆ über Invertierer und Schalter (II₁ und S_1A), (II₂ und S_2A), (II₃ und S_3A), (II₄ und S_4A) und (II₅ und S_5A) jeweils verbunden. Das Flip-Flop FF₁ wird durch das Eingangssignal IP über den Invertierer II₁ zurückgesetzt.
Beim Einschalten wird, wenn das Eingangssignal IP niedrig (0) ist, wenn ein Flip-Flop aktiv wird, zum Beispiel FF₁, der Eingangs-Impuls IP (0) zu dem positiven Ausgang (Q) geschickt. Deshalb wird der Ausgang (QP) (1), und setzt das nachfolgende Flip-Flop FF₂ über S_1B zurück. Zu jedem Zeitpunkt, zu dem ein Flip-Flop umgangen wird, zum Beispiel FF₁, dann wird sein Eingang (Eingangsimpuls 0) das nachfolgende Flip-Flop FF₂ über II₁ und S_1A zurückgesetzt. Als Folge wird, wenn das Eingangssignal niedrig ist, der Verzögerungsblock DL₁ zurückgesetzt werden und OUT₁ wird 0. Wenn das Eingangssignal IP hoch (1) wird, dann erzeugt das logische Diagramm der 8 Verzögerungen, so wie dies für das logische Diagramm der 6 beschrieben ist.
Jede Leitung wird, wie 9 zeigt, dann, wenn ein Eingangssignal IP mit einer ansteigenden Flanke bei t₁ und einer abfallenden Flanke bei t₂ zu der Verzögerungslogik 10 der 3 geschickt wird, die ansteigende Flanke desselben Eingangsimpulses IP mit einem unterschiedlichen Verzögerungswert verzögern. Deshalb verzögern die Ausgangsleitungen OUT₁, OUT₂ und OUT₃₂ die ansteigende Flanke von IP und schicken sie bei t₁₁, t₁₃ und t₁₂ jeweils ab. Allerdings werden, wenn die abfallende Flanke des Eingangsimpulses IP bei t₂ in die Logik 10 eintritt, alle Ausgänge OUT₁, OUT₂ und OUT₃₂ 0 werden. Es sollte angemerkt werden, dass jede Leitung eine unterschiedliche Verzögerung haben kann, und deshalb kann jeder Ausgang eine geringere oder eine größere Verzögerung als dasjenige, was dargestellt ist, haben. Die Verzögerungslogik 10 liefert eine Impulsbreitenmodulation, da jede Leitung ein Signal mit einer ansteigenden Flanke abschickt, die einen unterschiedlichen Zeitpunkt besitzt, allerdings eine abfallende Flanke gleichzeitig mit der abfallenden Flanke der Signale der anderen Ausgänge OUT₁-OUT₃₂ besitzt. Als Folge wird die Breite jedes Ausgangsimpulses durch seinen jeweiligen Verzögerungswert V₁-V₃₂ bestimmt.
Das logische Diagramm der 3 ist so ausgelegt, um 0–64T Verzögerungen für jedes Signal von 32 Leitungen zu erzeugen. Allerdings kann das Konzept dieser Erfindung auf eine unterschiedliche Anzahl von Verzögerungen bei einer unterschiedlichen Anzahl von Leitungen angewandt werden.
In 10 ist eine alternative Impulsbreitenmodulation dieser Erfindung dargestellt. In 10 wird der Eingangsimpuls IP über einen Invertierer I_IN vor Anlegen an einen Block DL₁ invertiert und der Ausgang OUT₁ von DL₁ wird mit dem Invertierer I_OUT verbunden. In 10 wird die ansteigende Flanke des Eingangsimpulses IP bei t₁ den DL₁ Block zurücksetzen und die abfallende Flanke des Eingangsimpulses t₂ wird verzögert werden. Deshalb schickt I_OUT ein Signal mit einer ansteigenden Flanke bei t₂ und mit einer abfallenden Flanke bei t₂₁ (die verzögerte, abfallende Flanke des Eingangsimpulses IP) ab. Wenn diese Inversion bei allen Blöcken DL₁-DL₃₂ der 3 angewandt wird, wird dies zu einer Impulsbreitenmodulation durch gleichzeitiges Abschicken der ansteigenden Flanke des Eingangsimpulses und ein Verzögern der abfallenden Flanke des Eingangsimpulses IP entsprechend deren jeweiliger Verzögerungswerte V₁-V₃₂ führen.
Jeder Verzögerungsblock DL₁-DL₃₂ besitzt, wie wiederum 3 zeigt, sechs Flip-Flops (6 und 7) und ein Taktteilungsblock CD besitzt fünf Flip-Flops. Deshalb besitzt das logische Diagramm der 3 (32 × 6) + 5 = 197 Flip-Flops im Gegensatz zu 2068 Flip-Flops des Stands der Technik. Die angegebene Ausführungsform dieser Erfindung verringert wesentlich die Anzahl von Flip-Flops, des Silizium-Einsatzes, der Größe des bestückten Chips und die Endkosten des Systems unter Verwendung dieses Chips.
Es sollte angemerkt werden, dass zahlreiche Änderungen in den Details des Aufbaus und der Kombinationen und der Anordnung der Elemente vorgenommen werden können, ohne die Erfindung, wie sie hier beansprucht ist, zu verlassen.

Claims

Schaltung für die Impulsbreitenmodulation, die aufweist: eine Taktteilungseinrichtung (CD) zum Aufnehmen eines Systemtakts (CLK) und zum Erzeugen einer Vielzahl von Takten (C₁-C₆) mit unterschiedlichen Taktzyklen (T, 2T, 4T, 8T, 16T, 32T); eine Verzögerungseinrichtung (DL₁-DL₃₂) zum Aufnehmen eines Signals (IP) und zum Verzögern des Signals; wobei die Verzögerungseinrichtung eine Vielzahl von Verzögerungselementen (FF₁-FF₈) besitzt; wobei jedes der Vielzahl der Verzögerungselemente (FF₁-FF₈) einen der Vielzahl der Takte (C₁-C₆) aufnimmt; wobei die Verzögerungseinrichtung (DL₁-DL₃₂) Verzögerungsdaten (V₁-V₃₂) aufnimmt und auf die Verzögerungsdaten (V₁-V₃₂) zum Auswählen einer Anzahl der Vielzahl der Takte (C₁-C₆) basierend auf den Verzögerungsdaten (V₁-V₃₂) anspricht und die jeweiligen Verzögerungselemente (FF₁-FF₆) aktiviert; und wobei die Verzögerungseinrichtung (DL₁-DL₃₂) so aufgebaut und angeordnet ist, um zu bewirken, dass das Signal durch die aktivierten Verzögerungselemente (FF₁-FF₆) hindurchfährt und an den nicht aktivierten Verzögerungselementen im Bypass vorbeiführt.
Schaltung für die Impulsbreitenmodulation nach Anspruch 1, die weiterhin einen synchronisierenden Block zum Synchronisieren des System-Takts mit der anstei genden Flanke des Signals vor einer Zuführung zu der Taktteilungseinrichtung aufweist.
Schaltung für die Impulsbreitenmodulation nach Anspruch 1 oder 2, wobei die Vielzahl der Verzögerungselemente über die positive Flanke getriggerte D-Flip-Flops sind.
Schaltung für die Impulsbreitenmodulation nach Anspruch 1, 2 oder 3, wobei das Signal eine ansteigende Flanke und eine abfallende Flanke besitzt und die Verzögerungseinrichtung die ansteigende Flanke des Signals verzögert, und weiterhin eine Reset-Einrichtung aufweist, die auf die abfallende Flanke des Signals zum Zurücksetzen der Verzögerungseinrichtung anspricht.
Schaltung für die Impulsbreitenmodulation nach einem vorhergehenden Anspruch, die eine Vielzahl von Verzögerungseinrichtungen zum Aufnehmen eines Signals und zum Verzögern des Signals entsprechend einer Vielzahl von Daten aufweist.
Schaltung für die Impulsbreitenmodulation nach einem der vorhergehenden Ansprüche, wobei die Verzögerungseinrichtung weiterhin eine Vielzahl von Schaltern hat, wobei die Vielzahl der Schalter auf die Verzögerungsdaten anspricht, um zu bewirken, dass das Signal durch die aktivierten Verzögerungselemente hindurchfährt und im Bypass an den nicht aktivierten Verzögerungselementen vorbeiführt.
Schaltung für die Impulsbreitenmodulation nach einem der vorhergehenden Ansprüche, wobei die Verzögerungselemente in Reihe verbunden sind, wobei jedes Verzögerungselement zu zwei der Vielzahl der Schalter zugeordnet ist, wobei einer dahingehend wirkt, das Signal an dem Verzögerungselement im Bypass vorbeizuführen, wenn er geschlossen ist, und wobei einer dahingehend wirkt, das Signal durch das Verzögerungselement zu führen, wenn er geschlossen ist.
Schaltung für die Impulsbreitenmodulation nach einem der vorhergehenden Ansprüche, wobei die Verzögerungselemente Flip-Flops sind.