JPS61154216A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS61154216A JPS61154216A JP59281117A JP28111784A JPS61154216A JP S61154216 A JPS61154216 A JP S61154216A JP 59281117 A JP59281117 A JP 59281117A JP 28111784 A JP28111784 A JP 28111784A JP S61154216 A JPS61154216 A JP S61154216A
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- JP
- Japan
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- circuit
- output
- clock
- clocked
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ）ランジスタを用いたフリッゾフロッ
ゾ回路に関する。
ゾ回路に関する。
従来のＣＭＯＳ）ランジスタを用いたＤ型フリップフロ
ップにおいては、１相クロツクによる制御では、データ
のレーシング現象っ一！シ本来クロックに同期して出力
されるべきデータがクロック切り換えよシ先に出力され
てしまう現象が生じやすいため、２相クロツクを用いた
制御が通例であった。その具体例としては、量感出版、
鈴木へ十二著ｒ ＣＭＯＳの応用技報ｊ ＰＰ７４〜７
６に記載されている。しかしこのものは上記１相クロツ
クのものより低速動作であるから、この点を考慮して上
記レーシングが生じないようにし、１相クロツクを用い
て制御されるリセット付きのフリップフロップの例を第
６図に示し、これで使われる論理記号の具体例を第７図
、第８図に示す。図中１〜３はクロックドインバータ、
４はノア回路、５はクロックドノア回路、６はインバー
タ、７，８はＰチャネルトランジスタ、９．１０はＮチ
ャネルトランジスタ、１１〜１３はＰチャネルトランジ
スタ、１４〜１６ばＮチャネルトランジスタである。こ
のものは、第７図、第８図に示すようにいわゆるクロッ
クドインバータ、クロックドノアのＣＭＯＳトランジス
タによる構成をとシ、リセット信号ＲがＩＩ Ｈ”（−
“１″）となると、クロックφに非同期にＱ出力はＬ’
（：＝″０＃）となり、リセット信号Ｒが“Ｌ＃大入力
時は、クロックφに同期したＤ型フリップフロッゾとし
て動作する。
ップにおいては、１相クロツクによる制御では、データ
のレーシング現象っ一！シ本来クロックに同期して出力
されるべきデータがクロック切り換えよシ先に出力され
てしまう現象が生じやすいため、２相クロツクを用いた
制御が通例であった。その具体例としては、量感出版、
鈴木へ十二著ｒ ＣＭＯＳの応用技報ｊ ＰＰ７４〜７
６に記載されている。しかしこのものは上記１相クロツ
クのものより低速動作であるから、この点を考慮して上
記レーシングが生じないようにし、１相クロツクを用い
て制御されるリセット付きのフリップフロップの例を第
６図に示し、これで使われる論理記号の具体例を第７図
、第８図に示す。図中１〜３はクロックドインバータ、
４はノア回路、５はクロックドノア回路、６はインバー
タ、７，８はＰチャネルトランジスタ、９．１０はＮチ
ャネルトランジスタ、１１〜１３はＰチャネルトランジ
スタ、１４〜１６ばＮチャネルトランジスタである。こ
のものは、第７図、第８図に示すようにいわゆるクロッ
クドインバータ、クロックドノアのＣＭＯＳトランジス
タによる構成をとシ、リセット信号ＲがＩＩ Ｈ”（−
“１″）となると、クロックφに非同期にＱ出力はＬ’
（：＝″０＃）となり、リセット信号Ｒが“Ｌ＃大入力
時は、クロックφに同期したＤ型フリップフロッゾとし
て動作する。
上記従来例の問題点を第９図を用いて説明する。図示さ
れるように１相の制御クロックφによる動作中、リセッ
ト信号Ｒが“Ｈ＃となり、Ｑ出力をリセットさせる場合
を考える。Ｄ（データ）入力がＨ”であったとすると、
Ｄ入力の出力であるクロックドインバータ１の出力ノー
ドＧの波形は第９図の通りとなる。即ちリセット信号Ｒ
がＨ”となると、クロックφの立ち上がシにより、ノー
ドＧは″Ｈ＃レベルに上がるが、φがｎ Ｌ ｗの間は
ノードＧはＩＩ Ｌ”レベルである。従ってクロックφ
の立ち上がりにノーＰＧが°゛Ｈ”になる時、出方ノー
ド。ばその直前状態でのＬ”状態でのノードＧの反転信
号″′Ｈ”が−瞬出て、そのおとＨ”になるノードＧの
反転信号（Ｌ”）が出力されるため、出力Ｑにはクロッ
クφの立ち上がり時にひけ（ノイズ）ａがのってしまう
。
れるように１相の制御クロックφによる動作中、リセッ
ト信号Ｒが“Ｈ＃となり、Ｑ出力をリセットさせる場合
を考える。Ｄ（データ）入力がＨ”であったとすると、
Ｄ入力の出力であるクロックドインバータ１の出力ノー
ドＧの波形は第９図の通りとなる。即ちリセット信号Ｒ
がＨ”となると、クロックφの立ち上がシにより、ノー
ドＧは″Ｈ＃レベルに上がるが、φがｎ Ｌ ｗの間は
ノードＧはＩＩ Ｌ”レベルである。従ってクロックφ
の立ち上がりにノーＰＧが°゛Ｈ”になる時、出方ノー
ド。ばその直前状態でのＬ”状態でのノードＧの反転信
号″′Ｈ”が−瞬出て、そのおとＨ”になるノードＧの
反転信号（Ｌ”）が出力されるため、出力Ｑにはクロッ
クφの立ち上がり時にひけ（ノイズ）ａがのってしまう
。
まとめると、クロックφの立ち上がりでＤ入力をセット
するＤ型フリップフロップにおいて、第６図の従来例の
ＣＭＯ８回路構成では、・クロックφの立ち上がシ時に
リセット信号ＲがＨ＃で、入力データＤがｔ ＨＨの時
、出力Ｑは一瞬“Ｈ″のひげａがのり、その出力Ｑが別
の７リツプフロツプのリセット信号として使用される場
合等に、誤動作をひきおこす大きな問題となる。
するＤ型フリップフロップにおいて、第６図の従来例の
ＣＭＯ８回路構成では、・クロックφの立ち上がシ時に
リセット信号ＲがＨ＃で、入力データＤがｔ ＨＨの時
、出力Ｑは一瞬“Ｈ″のひげａがのり、その出力Ｑが別
の７リツプフロツプのリセット信号として使用される場
合等に、誤動作をひきおこす大きな問題となる。
本発明は上記実情に鑑みてなされたもので、１相クロツ
クにより制御でき、非同期リセット入力に対してもひげ
のない出力を得ることが可能なＣＭＯ８型のフリッゾフ
ロッゾ回路を提供しようとするものである。
クにより制御でき、非同期リセット入力に対してもひげ
のない出力を得ることが可能なＣＭＯ８型のフリッゾフ
ロッゾ回路を提供しようとするものである。
本発明は、１相クロツクφとその反転信号φのクロック
スキュ（クロック間のずれ）の発生を前提としても、正
常動作を可能たらしめるようにクロックドゲートの論理
回路を構成し、非同期リセット信号入力がアクティブで
ない時には、クロックドダートの直列配置によりデータ
のレーシングを防ぎ、非同期リセット信号入力がアクテ
ィブになると、速やかに各ノードをリセット信号に対応
した°′Ｈ″または“Ｌ″レベル状態に決定させるよう
にクロックドダート論理を構成したものである。
スキュ（クロック間のずれ）の発生を前提としても、正
常動作を可能たらしめるようにクロックドゲートの論理
回路を構成し、非同期リセット信号入力がアクティブで
ない時には、クロックドダートの直列配置によりデータ
のレーシングを防ぎ、非同期リセット信号入力がアクテ
ィブになると、速やかに各ノードをリセット信号に対応
した°′Ｈ″または“Ｌ″レベル状態に決定させるよう
にクロックドダート論理を構成したものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例のＣＭＯＳ）ラン・ゾスタによるフリップ
フロップの一例である。図示される如くクロックドナン
ド回路の第１入力端にはＤ入力が供給され、第２入力端
にはリセット人力Ｒが供給される。クロックドナンド回
路２１の出力はクロックドナンド回路２２の出力と同一
のノードＧに接続される。このノードＧはインバータ２
３を介してクロックドナンド回路２２の第１入力端に接
続され、第２入力端にはリセット信号Ｒが供給される。
図は同実施例のＣＭＯＳ）ラン・ゾスタによるフリップ
フロップの一例である。図示される如くクロックドナン
ド回路の第１入力端にはＤ入力が供給され、第２入力端
にはリセット人力Ｒが供給される。クロックドナンド回
路２１の出力はクロックドナンド回路２２の出力と同一
のノードＧに接続される。このノードＧはインバータ２
３を介してクロックドナンド回路２２の第１入力端に接
続され、第２入力端にはリセット信号Ｒが供給される。
ノードＧはクロックドノア回路２４の第１入力端に接続
され、第２入力端にはリセット信号Ｒが供給される。
され、第２入力端にはリセット信号Ｒが供給される。
クロックドノア回路２４の出力はクロックドノア回路２
５の出力と同一ノードＱ（フリッゾフロップ出力）に接
続される。この出力ノードＱはインバータ２６を介して
クロックドノア回路２５の第１入力端に接続され、第２
入力端にはリセット信号Ｒが供給される。クロックドノ
ア回路２５の第１入力端はフリッゾフロップ出力Ｑとな
る。
５の出力と同一ノードＱ（フリッゾフロップ出力）に接
続される。この出力ノードＱはインバータ２６を介して
クロックドノア回路２５の第１入力端に接続され、第２
入力端にはリセット信号Ｒが供給される。クロックドノ
ア回路２５の第１入力端はフリッゾフロップ出力Ｑとな
る。
第２図はクロックドナンド回路の論理記号の具体例で、
２７〜２９はＰチャネルトランジスタ、３０〜３２はＮ
チャネルトランジスタである。
２７〜２９はＰチャネルトランジスタ、３０〜３２はＮ
チャネルトランジスタである。
この実施例について、１相クロツクφとその反転信号φ
の間にスキュがある場合に対して、各ノードに対する動
作タイミング波形図を第３図、第４図に示す。第３図で
はクロックスキュがある場合、リセット入力とデータ伝
搬との間でレーシング誤動作が生じないことを示す。ク
ロックφよシもクロックφが早めに出る場合（第３図（
ａ））も、クロックφよりφが遅めに出る場合（第３図
（ｂ））についても、出力Ｑにはレーシング誤動作が生
じないことが分かる。これはクロックドゲートロジック
の場合（ここではクロックドナンド２１、クロックドノ
ア２４）、クロック人力φ、φとデータ入力をそれぞれ
ダート入力とする直列に接続されたトランジスタ（例え
ばトランジスタ２７〜２９又は３０〜３２）が各々オン
することによシ、出力ＣのＨ＃またはＬ”レベルが決定
されるが、オンしたトランジスタの組み合わせによる直
流電流ノヤスが生じない場合、出力ノードは短時間動的
に出力電圧を保持するから、クロックφ、φ間にスキュ
があっても、クロックドデートロジック２１．２４の出
力は直流電流パスなしにレベルがきまる選択回路として
動作するため、このクロックドダートロジック間の直列
接続により、レーシング誤動作を防げるものである。
の間にスキュがある場合に対して、各ノードに対する動
作タイミング波形図を第３図、第４図に示す。第３図で
はクロックスキュがある場合、リセット入力とデータ伝
搬との間でレーシング誤動作が生じないことを示す。ク
ロックφよシもクロックφが早めに出る場合（第３図（
ａ））も、クロックφよりφが遅めに出る場合（第３図
（ｂ））についても、出力Ｑにはレーシング誤動作が生
じないことが分かる。これはクロックドゲートロジック
の場合（ここではクロックドナンド２１、クロックドノ
ア２４）、クロック人力φ、φとデータ入力をそれぞれ
ダート入力とする直列に接続されたトランジスタ（例え
ばトランジスタ２７〜２９又は３０〜３２）が各々オン
することによシ、出力ＣのＨ＃またはＬ”レベルが決定
されるが、オンしたトランジスタの組み合わせによる直
流電流ノヤスが生じない場合、出力ノードは短時間動的
に出力電圧を保持するから、クロックφ、φ間にスキュ
があっても、クロックドデートロジック２１．２４の出
力は直流電流パスなしにレベルがきまる選択回路として
動作するため、このクロックドダートロジック間の直列
接続により、レーシング誤動作を防げるものである。
第１図のノードＧに接続される２つのクロックドナンド
回路２１．２２により、クロックφまたはφのどちらか
が″Ｈ’レベルのいかなる時間にリセット人力Ｒが″′
Ｌ″アクティブで入力されると、ノードＧＦｉ″′Ｈ”
となり、クロックφが′Ｌ”の間″Ｈ＃で保持される。
回路２１．２２により、クロックφまたはφのどちらか
が″Ｈ’レベルのいかなる時間にリセット人力Ｒが″′
Ｌ″アクティブで入力されると、ノードＧＦｉ″′Ｈ”
となり、クロックφが′Ｌ”の間″Ｈ＃で保持される。
同様にして出力ノードＱにおいても、とのＱに接続され
るクロックドノア回路２４．２５により、リセット人力
Ｒが”Ｈ”アクティブで入力されるとノードＱは′Ｌ″
となシ、リセット有効時に出力Ｑにはひげ出力も出ず、
１サイクル分リセットが有効となることが分かる。
るクロックドノア回路２４．２５により、リセット人力
Ｒが”Ｈ”アクティブで入力されるとノードＱは′Ｌ″
となシ、リセット有効時に出力Ｑにはひげ出力も出ず、
１サイクル分リセットが有効となることが分かる。
第４図では、リセット入力Ｒが″Ｌ＃固定（従ってＲは
°′Ｈ”固定）で、クロックφ、φにスキュがあっても
、データ伝搬においてレーシング誤動作することがない
ことを示すための動作タイミング波形図を示す。クロッ
クφとφのスキュ関係に応じ、第４図（ａ） 、 （ｂ
）の場合について示す。この場合も第３図の場合と同様
に、クロックドダートロジック２１．２４の直列接続に
より、レーシング誤動作を防いでいる。
°′Ｈ”固定）で、クロックφ、φにスキュがあっても
、データ伝搬においてレーシング誤動作することがない
ことを示すための動作タイミング波形図を示す。クロッ
クφとφのスキュ関係に応じ、第４図（ａ） 、 （ｂ
）の場合について示す。この場合も第３図の場合と同様
に、クロックドダートロジック２１．２４の直列接続に
より、レーシング誤動作を防いでいる。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば実施例ではＤ型フリップフロップを例
に用いて説明したが、リセット付のＪ−に７リツゾフロ
ツプ、リセット付のトグルフリップフロップ等にも適用
可能である。また本発明は第５図のようにしてもよい。
能である。例えば実施例ではＤ型フリップフロップを例
に用いて説明したが、リセット付のＪ−に７リツゾフロ
ツプ、リセット付のトグルフリップフロップ等にも適用
可能である。また本発明は第５図のようにしてもよい。
即ち第１図と第５図の比較において、入力信号りと出力
信号Ｑを反転させれば、第１図の回路は第５図の回路で
構成されるのは自明である。
信号Ｑを反転させれば、第１図の回路は第５図の回路で
構成されるのは自明である。
以上説明した如く本発明によれば、１相クロツクによる
データのレーシング誤動作なしにデータの記憶、転送が
可能で、またリセット入力時は直ちにリセットされ、ノ
イズものらない。
データのレーシング誤動作なしにデータの記憶、転送が
可能で、またリセット入力時は直ちにリセットされ、ノ
イズものらない。
また１相クロツク制御可能のだめ、２相クロツク制御の
フリップフロップに比べて高速動作が可能となるフリッ
ゾフロッゾ回路が提供できるものである。
フリップフロップに比べて高速動作が可能となるフリッ
ゾフロッゾ回路が提供できるものである。
第１図は本発明の一実施例の回路図、第２図は同回路で
用いた論理記号の詳細図、第３図。 第４図は同回路の動作を示すタイムチャート、第５図は
本発明の他の実施例の回路図、第６図は従来のＤ型フリ
ップフロップ回路図、第７図。 第８図は回目で用いた論理記号の詳細図、第９図は上記
従来例の問題点を説明するだめの信号波形図である。 ２１．２２・・・クロックドナンド回路、２３゜２６・
・・インバータ、２４．２５・・・クロックトノ子回路
。 一１１− 節１ 図 第２図 第 （ａ） 第４ （ａ） （ｂ） 図 （ｂ） 第５図 ｓ６図 第７図 値 ｑ Ｘ ηマ 、ニア１，１Ｎ Ｇ −−−−ｆ−℃Ｊ−
用いた論理記号の詳細図、第３図。 第４図は同回路の動作を示すタイムチャート、第５図は
本発明の他の実施例の回路図、第６図は従来のＤ型フリ
ップフロップ回路図、第７図。 第８図は回目で用いた論理記号の詳細図、第９図は上記
従来例の問題点を説明するだめの信号波形図である。 ２１．２２・・・クロックドナンド回路、２３゜２６・
・・インバータ、２４．２５・・・クロックトノ子回路
。 一１１− 節１ 図 第２図 第 （ａ） 第４ （ａ） （ｂ） 図 （ｂ） 第５図 ｓ６図 第７図 値 ｑ Ｘ ηマ 、ニア１，１Ｎ Ｇ −−−−ｆ−℃Ｊ−
Claims (1)
- データ入力信号と第１のリセット信号を入力とするＣＭ
ＯＳ型の第１のクロックドナンド回路と、該第１のクロ
ックドナンド回路の出力を反転した信号と前記第１のリ
セット信号を入力とし前記第１のクロックドナンド回路
と同一ノードに出力を接続したＣＭＯＳ型の第２のクロ
ックドナンド回路と、前記第１のリセット信号と反転関
係を有する第２のリセット信号と他のデータ入力信号を
入力とするＣＭＯＳ型の第１のクロックドノア回路と、
該第１のクロックドノア回路の出力を反転した信号と前
記第２のリセット信号を入力とし前記第１のクロックド
ノア回路と同一ノードに出力を接続したＣＭＯＳ型の第
２のクロックドノア回路とを具備し、前記第１のクロッ
クドナンド回路と第１のクロックドノア回路が直列に接
続されていることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281117A JPS61154216A (ja) | 1984-12-26 | 1984-12-26 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281117A JPS61154216A (ja) | 1984-12-26 | 1984-12-26 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154216A true JPS61154216A (ja) | 1986-07-12 |
Family
ID=17634589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281117A Pending JPS61154216A (ja) | 1984-12-26 | 1984-12-26 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254815A (ja) * | 1987-04-13 | 1988-10-21 | Hitachi Ltd | ダイナミツク型フリツプフロツプ |
-
1984
- 1984-12-26 JP JP59281117A patent/JPS61154216A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254815A (ja) * | 1987-04-13 | 1988-10-21 | Hitachi Ltd | ダイナミツク型フリツプフロツプ |
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