JPH07104923B2 - 並列画像表示処理方法 - Google Patents
並列画像表示処理方法Info
- Publication number
- JPH07104923B2 JPH07104923B2 JP63329342A JP32934288A JPH07104923B2 JP H07104923 B2 JPH07104923 B2 JP H07104923B2 JP 63329342 A JP63329342 A JP 63329342A JP 32934288 A JP32934288 A JP 32934288A JP H07104923 B2 JPH07104923 B2 JP H07104923B2
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- Japan
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- processor
- display
- image
- screen
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、複数のプロセッサが並列処理により生成し
た複数の画像を、対応する表示装置の表示画面上に互い
に並列に表示させるための処理方法に関する。
た複数の画像を、対応する表示装置の表示画面上に互い
に並列に表示させるための処理方法に関する。
（従来の技術） 複数のプロセッサが表示すべき画像の生成処理をそれぞ
れ並列に実行することにより、画像を高速に生成する並
列処理の方法は、広く利用されている。このような方法
として、次のような３つの方法がある。
れ並列に実行することにより、画像を高速に生成する並
列処理の方法は、広く利用されている。このような方法
として、次のような３つの方法がある。
第１の方法は、表示すべき画像に含まれている点、線分
などの基本的な表示要素を複数のプロセッサに分けて処
理するオブジェクト分割方法と呼ばれるものである。
などの基本的な表示要素を複数のプロセッサに分けて処
理するオブジェクト分割方法と呼ばれるものである。
第２の方法は、例えば特願昭62-145252号に示されてい
るように、表示すべき画面を複数の部分画面に分割し、
各プロセッサが部分画面内に表示される表示要素の処理
を分担して処理する方法であり、画面分割処理方法と呼
ばれるものである。
るように、表示すべき画面を複数の部分画面に分割し、
各プロセッサが部分画面内に表示される表示要素の処理
を分担して処理する方法であり、画面分割処理方法と呼
ばれるものである。
第３の方法は、表示される複数の画面のうちの一つを逐
次選択して所定の時間だけ表示すると共に、前記画面の
それぞれについての表示処理を１以上のプロセッサによ
り分担し、現在表示をしていない画面のプロセッサは画
像の生成処理を実行する方法であり、フレーム並列処理
方法と呼ばれるものである。
次選択して所定の時間だけ表示すると共に、前記画面の
それぞれについての表示処理を１以上のプロセッサによ
り分担し、現在表示をしていない画面のプロセッサは画
像の生成処理を実行する方法であり、フレーム並列処理
方法と呼ばれるものである。
このような並列処理によると、動画のように異なる画面
を高速に次々表示する場合に、既に作成されている画面
へ表示画面を切換えて行けばよいので、画面分割方法の
ように、表示画面の枠から外れてしまう部分を削除する
クリッピング処理を必要としない点で優れている。
を高速に次々表示する場合に、既に作成されている画面
へ表示画面を切換えて行けばよいので、画面分割方法の
ように、表示画面の枠から外れてしまう部分を削除する
クリッピング処理を必要としない点で優れている。
（発明が解決しようとする課題） しかし、従来のフレーム並列処理方法は、表示画面の切
換処理を特定のプロセッサが集中的に制御しているの
で、そのプロセッサの負荷が重くなり、他の処理に好ま
しくない影響を与えるという問題があり、これを避ける
ために切換処理用のプロセッサを別個に設けなければ処
理が複数になるという問題となり、更に表示画面を制御
するプロセッサと、画面の生成処理を行なうプロセッサ
との間で画像の生成開始及び終了に関連する情報の授受
が多くなるという問題もあった。
換処理を特定のプロセッサが集中的に制御しているの
で、そのプロセッサの負荷が重くなり、他の処理に好ま
しくない影響を与えるという問題があり、これを避ける
ために切換処理用のプロセッサを別個に設けなければ処
理が複数になるという問題となり、更に表示画面を制御
するプロセッサと、画面の生成処理を行なうプロセッサ
との間で画像の生成開始及び終了に関連する情報の授受
が多くなるという問題もあった。
この発明は、以上で述べたように、複数のプロセッサが
並列的に画面の生成表示処理を行なうために特定のプロ
セッサに負荷が集中したり、付加的なプロセッサを必要
とすることなく、効率よく処理を進めることができる並
列画像表示処理方法を提供することを目的とする。
並列的に画面の生成表示処理を行なうために特定のプロ
セッサに負荷が集中したり、付加的なプロセッサを必要
とすることなく、効率よく処理を進めることができる並
列画像表示処理方法を提供することを目的とする。
（課題を解決するための手段） 本発明は、表示要素をＭ（１≦Ｍ）系に分配する第１の
プロセッサと、第１のプロセッサから分配される表示要
素に基づいて表示画面を生成するように、前記Ｍ系にそ
れぞれ設けられたＮ（１≦Ｎ）段直列接続の第２のプロ
セッサと、第２のプロセッサから受け取る表示画面を画
素に展開するように、前記Ｍ系にそれぞれ設けられた第
３のプロセッサにより、表示される複数の画面の生成処
理を並列に行う並列画像表示処理方法において、前記第
２のプロセッサは、画像間の区切りを表示するデータ及
び表示を許可するメッセージの両方を受信した時点で、
前記第２のプロセッサと同じ系の第３のプロセッサに画
像の表示を許可するメッセージを転送し、前記画像の表
示を許可するメッセージの転送後、前の系に画像の生成
を許可するメッセージを転送し、前記画像の表示を許可
するメッセージの転送ののち、所定の時間後に、次の系
に表示を許可するメッセージを転送し、前記第３のプロ
セッサは前記第２のプロセッサより前記画像の表示メッ
セージを受け取り、前記第２のプロセッサにより生成さ
れた画像を表示するようにしたものである。
プロセッサと、第１のプロセッサから分配される表示要
素に基づいて表示画面を生成するように、前記Ｍ系にそ
れぞれ設けられたＮ（１≦Ｎ）段直列接続の第２のプロ
セッサと、第２のプロセッサから受け取る表示画面を画
素に展開するように、前記Ｍ系にそれぞれ設けられた第
３のプロセッサにより、表示される複数の画面の生成処
理を並列に行う並列画像表示処理方法において、前記第
２のプロセッサは、画像間の区切りを表示するデータ及
び表示を許可するメッセージの両方を受信した時点で、
前記第２のプロセッサと同じ系の第３のプロセッサに画
像の表示を許可するメッセージを転送し、前記画像の表
示を許可するメッセージの転送後、前の系に画像の生成
を許可するメッセージを転送し、前記画像の表示を許可
するメッセージの転送ののち、所定の時間後に、次の系
に表示を許可するメッセージを転送し、前記第３のプロ
セッサは前記第２のプロセッサより前記画像の表示メッ
セージを受け取り、前記第２のプロセッサにより生成さ
れた画像を表示するようにしたものである。
（作用） この発明の並列画像表示処理方法は、前記のように、画
像の生成がＭ系のそれぞれにおいて分散して実行され、
生成された画像をトークンの授受によって順次表示させ
るように構成されているので、特定のプロセッサに負荷
を集中させたり、かつプロセッサ間で画像の生成開始及
び終結に関連する情報を頻繁に授受する必要もなくな
り、また各系毎に画像の生成開始及び終結を制御するこ
とができるので、処理を効率よく進行させる。
像の生成がＭ系のそれぞれにおいて分散して実行され、
生成された画像をトークンの授受によって順次表示させ
るように構成されているので、特定のプロセッサに負荷
を集中させたり、かつプロセッサ間で画像の生成開始及
び終結に関連する情報を頻繁に授受する必要もなくな
り、また各系毎に画像の生成開始及び終結を制御するこ
とができるので、処理を効率よく進行させる。
（実施例） 実施例について図面を参照して説明する。第１図は、こ
の発明の一実施例を示すブロック図である。第１図にお
いて、CPはプロセッサであり、表示要素を第１段目のプ
ロセッサP11、P12……、P1M（１≦ｉ≦Ｍ）に分配す
る。
の発明の一実施例を示すブロック図である。第１図にお
いて、CPはプロセッサであり、表示要素を第１段目のプ
ロセッサP11、P12……、P1M（１≦ｉ≦Ｍ）に分配す
る。
プロセッサP11はプロセッサP12、……、P1N（１≦ｊ≦
Ｎ）と直列接続されて第１系を形成し、プロセッサP21
はプロセッサP22、……、P2Nと直列接続されて第２系を
形成し、プロセッサPM1はプロセッサPM2、……、PMNと
直列接続されて第Ｎ系を形成する。即ち、プロセッサP
11、P12、……、P1N;P21、P22、……、P2N;……;PM1、
……、PMNは、パイプライン処理を実行するＭ系×Ｎ段
のアレーをなし、それぞれ第１画面〜第Ｍ画面を生成す
る。
Ｎ）と直列接続されて第１系を形成し、プロセッサP21
はプロセッサP22、……、P2Nと直列接続されて第２系を
形成し、プロセッサPM1はプロセッサPM2、……、PMNと
直列接続されて第Ｎ系を形成する。即ち、プロセッサP
11、P12、……、P1N;P21、P22、……、P2N;……;PM1、
……、PMNは、パイプライン処理を実行するＭ系×Ｎ段
のアレーをなし、それぞれ第１画面〜第Ｍ画面を生成す
る。
Ｎ＝３とした場合に、各系における第１段目のプロセッ
サP11、P21、……、PM1は表示要素の平行移動、回転、
スケーリング（拡大又は縮小）のようなモデリング座標
変換を行ない、第２段目のプロセッサP12、P22、……、
PM2は表示要素を２次元表示面に投影するための変換、
例えば平行投影、透視投影のような視野座標変換を行な
い、第３番目のプロセッサP13、P23、……、PM3（図示
なし）は表示画面の大きさに合せるために表示位置を決
定するためのデバイス座標変換を行なう。
サP11、P21、……、PM1は表示要素の平行移動、回転、
スケーリング（拡大又は縮小）のようなモデリング座標
変換を行ない、第２段目のプロセッサP12、P22、……、
PM2は表示要素を２次元表示面に投影するための変換、
例えば平行投影、透視投影のような視野座標変換を行な
い、第３番目のプロセッサP13、P23、……、PM3（図示
なし）は表示画面の大きさに合せるために表示位置を決
定するためのデバイス座標変換を行なう。
PP1、……、PPMはプロセッサであり、画像生成のために
計算された表示要素を画素、例えば画面の横方向に1000
画素、また縦方向に1000画素に展開し、画面に対応した
それぞれの画像メモリIM1、IM2、……、IMMに書き込む
処理を実行する。
計算された表示要素を画素、例えば画面の横方向に1000
画素、また縦方向に1000画素に展開し、画面に対応した
それぞれの画像メモリIM1、IM2、……、IMMに書き込む
処理を実行する。
DISPは表示装置であり、メモリIM1、IM2、……、IMMか
ら読み出した１画面分の画素によりそれぞれ表示画面を
構成する。
ら読み出した１画面分の画素によりそれぞれ表示画面を
構成する。
以下は、表示画面の生成及び切換手順のアルゴリズムで
ある。
ある。
（ａ）第１系のプロセッサP11、……、P1Nは第１画面を
作成し、第２系のプロセッサP21、……、P2Nは第２画面
を作成し、第Ｍ系のプロセッサPM1、……、PMNは第Ｍ画
面を順次作成する。表示要素間には、画像の区切りを示
すデータSYNCを挿入する。
作成し、第２系のプロセッサP21、……、P2Nは第２画面
を作成し、第Ｍ系のプロセッサPM1、……、PMNは第Ｍ画
面を順次作成する。表示要素間には、画像の区切りを示
すデータSYNCを挿入する。
（ｂ）表示装置DISPは、第１系列の第１画面、第２系列
の第２画面、……、第Ｍ系列の第Ｍ画面、第１系列の第
１画面、……のサイクルにより順次表示する。
の第２画面、……、第Ｍ系列の第Ｍ画面、第１系列の第
１画面、……のサイクルにより順次表示する。
（ｃ）第Ｎ段のプロセッサP1N、……、PMNはそれぞれの
タイマーにより定められた時間（例えば、30回／秒／画
像のときは、33.3ms）に従って表示画面の切換えを行な
う。
タイマーにより定められた時間（例えば、30回／秒／画
像のときは、33.3ms）に従って表示画面の切換えを行な
う。
（ｄ）第ｉ画面（１≦ｉ≦Ｍ）画面の表示を担当するプ
ロセッサは、 （ｉ）第ｉ画面に画像を書き込むまでは、第ｉ画面を表
示しない。
ロセッサは、 （ｉ）第ｉ画面に画像を書き込むまでは、第ｉ画面を表
示しない。
（ii）第ｉ画面への画面の書き込みが終了しても、表示
許可を示すメッセージであるトークン（以下で詳細に説
明する）を受け取るまでは、第ｉ画面を表示しない。即
ち、第ｉ画面はトークンを受け取ってから表示される。
許可を示すメッセージであるトークン（以下で詳細に説
明する）を受け取るまでは、第ｉ画面を表示しない。即
ち、第ｉ画面はトークンを受け取ってから表示される。
（iii）第ｉ画面を表示している間は、第ｉ画面に画像
を書き込まない。
を書き込まない。
（iv）第ｉ画面を表示したときに、第ｉ−１画面（ｉ＝
１のときは第Ｍ画面）への書き込みを可能にする。この
ために、「画面生成を許可するメッセージ」を第ｉ−１
系のプロセッサに送出する。即ち、第ｉ＋１画面（ｉ＝
Ｍのときは第１画面）を表示したときに、第ｉ＋１系の
プロセッサから前の第ｉ系のプロセッサに「画面の生成
を許可するメッセージ」を送出することにより、第ｉ系
のプロセッサは第ｉ画面への書き込みが可能となる。
１のときは第Ｍ画面）への書き込みを可能にする。この
ために、「画面生成を許可するメッセージ」を第ｉ−１
系のプロセッサに送出する。即ち、第ｉ＋１画面（ｉ＝
Ｍのときは第１画面）を表示したときに、第ｉ＋１系の
プロセッサから前の第ｉ系のプロセッサに「画面の生成
を許可するメッセージ」を送出することにより、第ｉ系
のプロセッサは第ｉ画面への書き込みが可能となる。
（ｖ）トークンは、第１系のプロセッサP1Nにより処理
の開始時に１つ生成され、以後、プロセッサP1N、P2N、
……、PMN、P1N……のように予め定めた時間で周期的に
転送される。トークンは、パケット形式により転送さ
れ、第ｉ画面から予め定めた時間後に、次の第ｉ＋１画
面（ｉ＝Ｍのときは、第１画面に戻る）を担当するプロ
セッサに送出される。この場合のパケットは、ヘッダ部
と、データ部とからなる。更に、ヘッダ部は、パケット
の長さや、どのような形のパケットかを示すパケット種
別と、送信先アドレスと、発信元アドレスと、メッセー
ジの内容を表わすメッセージ種別とのタイム・スロット
から構成される。トークンは、このメッセージ種別に挿
入されて送出される。
の開始時に１つ生成され、以後、プロセッサP1N、P2N、
……、PMN、P1N……のように予め定めた時間で周期的に
転送される。トークンは、パケット形式により転送さ
れ、第ｉ画面から予め定めた時間後に、次の第ｉ＋１画
面（ｉ＝Ｍのときは、第１画面に戻る）を担当するプロ
セッサに送出される。この場合のパケットは、ヘッダ部
と、データ部とからなる。更に、ヘッダ部は、パケット
の長さや、どのような形のパケットかを示すパケット種
別と、送信先アドレスと、発信元アドレスと、メッセー
ジの内容を表わすメッセージ種別とのタイム・スロット
から構成される。トークンは、このメッセージ種別に挿
入されて送出される。
（vi）プロセッサCPは、表示要素を第１段目のプロセッ
サP11、P21、……、PM1に分配すると共に、画面間を識
別可能にするために、表示要素の区切り位置でデータSY
NCを送出する。
サP11、P21、……、PM1に分配すると共に、画面間を識
別可能にするために、表示要素の区切り位置でデータSY
NCを送出する。
第２図は第１図に示す並列画像表示方法による並列画像
表示処理のステップを示すフローチャートである。以
下、第２図に示す第ｉ系における処理のフローチャート
に従って、この発明の動作を説明する。
表示処理のステップを示すフローチャートである。以
下、第２図に示す第ｉ系における処理のフローチャート
に従って、この発明の動作を説明する。
ステップST1では第１系のノードか否かを調べる。イエ
スのときは、ステップST2に進み、ノーのときはステッ
プST3に進む。ここで、イエスとなるのは、処理を開始
したときのみである。
スのときは、ステップST2に進み、ノーのときはステッ
プST3に進む。ここで、イエスとなるのは、処理を開始
したときのみである。
ステップST2では、第１画面の表示を指示する。
ステップST3では、プロセッサCPからの表示要素により
画像の生成を開始する。
画像の生成を開始する。
ステップST4では、データSYNCが検出されるか否かを調
べる。ノーのときはステップ３に戻る。イエスのとき
は、ステップ５に進み、画像の生成を終結させ、生成し
た画像をプロセッサPPiにより画像メモリIMiに書き込
む。
べる。ノーのときはステップ３に戻る。イエスのとき
は、ステップ５に進み、画像の生成を終結させ、生成し
た画像をプロセッサPPiにより画像メモリIMiに書き込
む。
ステップST6では、表示を許可するメッセージであるト
ークンが検出、即ち受信するのを待機する。トークンが
検出されると、ステップST7に行き、第ｉ画面の表示を
指示する。即ち、表示装置DISPは指示された画面を表示
する。
ークンが検出、即ち受信するのを待機する。トークンが
検出されると、ステップST7に行き、第ｉ画面の表示を
指示する。即ち、表示装置DISPは指示された画面を表示
する。
ステップST8では、プロセッサPPiにある図示していない
タイマーをセットする。
タイマーをセットする。
ステップST9では前のｉ−１系のプロセッサPi-1Nに対し
て画像の生成開始を指示する。
て画像の生成開始を指示する。
ステップST10ではタイマーが終了となるのを待機する。
タイマーが終了となると、ステップST11により、トーク
ンを次のｉ＋１系のプロセッサPi+1Nに転送する。
タイマーが終了となると、ステップST11により、トーク
ンを次のｉ＋１系のプロセッサPi+1Nに転送する。
ステップST12では、次のｉ＋１系のプロセッサPi+1Nか
ら画像生成を開始する指示が来るのを待機する。イエス
となると、ステップ３に戻り、次のサイクル処理が始ま
る。
ら画像生成を開始する指示が来るのを待機する。イエス
となると、ステップ３に戻り、次のサイクル処理が始ま
る。
このような処理を繰り返すことによって、各系で生成さ
れた画像を次々と表示する。
れた画像を次々と表示する。
（発明の効果） この発明は、以上詳細に説明したように、直列に接続さ
れた複数のプロセッサからなる系を複数備え、それぞれ
の系において表示すべき画像について処理を分散して並
列に行ない、これらの処理結果をトークンに従って順次
表示するように構成したので、特定のプロセッサに負荷
を集中させたり、プロセッサ間で画面の生成開始及び終
了についての情報を頻繁に授受する必要もなくなるの
で、効率よく処理を進めることができる。
れた複数のプロセッサからなる系を複数備え、それぞれ
の系において表示すべき画像について処理を分散して並
列に行ない、これらの処理結果をトークンに従って順次
表示するように構成したので、特定のプロセッサに負荷
を集中させたり、プロセッサ間で画面の生成開始及び終
了についての情報を頻繁に授受する必要もなくなるの
で、効率よく処理を進めることができる。
第１図はこの発明による並列画像表示処理方法の一実施
例を示すブロック図、第２図は第１図に示す画像表示処
理方式の処理のフローチャートである。 CP……プロセッサ、DISP……表示装置、IM1、IM2、…
…、IMM……画像メモリ。P11、P12、……、PMN……プロ
セッサ、PP1、……、PPM……プロセッサ。
例を示すブロック図、第２図は第１図に示す画像表示処
理方式の処理のフローチャートである。 CP……プロセッサ、DISP……表示装置、IM1、IM2、…
…、IMM……画像メモリ。P11、P12、……、PMN……プロ
セッサ、PP1、……、PPM……プロセッサ。
Claims (1)
- 【請求項１】表示要素をＭ（１≦Ｍ）系に分配する第１
のプロセッサと、該第１のプロセッサから分配される表
示要素に基づいて表示画面を生成するように、前記Ｍ系
にそれぞれ設けられたＮ（１≦Ｎ）段直列接続の第２の
プロセッサと、該第２のプロセッサから受け取る表示画
面を画素に展開するように、前記Ｍ系にそれぞれ設けら
れた第３のプロセッサにより、表示される複数の画面の
生成処理を並列に行う並列画像表示処理方法において、 前記第２のプロセッサは、画像間の区切りを表示するデ
ータ及び表示を許可するメッセージの両方を受信した時
点で、前記第２のプロセッサと同じ系の第３のプロセッ
サに画像の表示を許可するメッセージを転送し、 前記画像の表示を許可するメッセージの転送後、前の系
に画像の生成を許可するメッセージを転送し、 前記画像の表示を許可するメッセージの転送ののち、所
定の時間後に、次の系に表示を許可するメッセージを転
送し、 前記第３のプロセッサは前記第２のプロセッサより前記
画像の表示メッセージを受け取り、前記第２のプロセッ
サにより生成された画像を表示することを特徴とする並
列画像表示処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329342A JPH07104923B2 (ja) | 1988-12-28 | 1988-12-28 | 並列画像表示処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329342A JPH07104923B2 (ja) | 1988-12-28 | 1988-12-28 | 並列画像表示処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176980A JPH02176980A (ja) | 1990-07-10 |
| JPH07104923B2 true JPH07104923B2 (ja) | 1995-11-13 |
Family
ID=18220382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329342A Expired - Lifetime JPH07104923B2 (ja) | 1988-12-28 | 1988-12-28 | 並列画像表示処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104923B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7808499B2 (en) * | 2003-11-19 | 2010-10-05 | Lucid Information Technology, Ltd. | PC-based computing system employing parallelized graphics processing units (GPUS) interfaced with the central processing unit (CPU) using a PC bus and a hardware graphics hub having a router |
| WO2006117683A2 (en) | 2005-01-25 | 2006-11-09 | Lucid Information Technology, Ltd. | Graphics processing and display system employing multiple graphics cores on a silicon chip of monolithic construction |
| US7941637B2 (en) * | 2008-04-15 | 2011-05-10 | Freescale Semiconductor, Inc. | Groups of serially coupled processor cores propagating memory write packet while maintaining coherency within each group towards a switch coupled to memory partitions |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
| JPS59172068A (ja) * | 1983-03-10 | 1984-09-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | マルチプロセツサ・コンピユ−タシステム |
| JPS6146914A (ja) * | 1984-08-13 | 1986-03-07 | Showa Electric Wire & Cable Co Ltd | 光フアイバ心線 |
-
1988
- 1988-12-28 JP JP63329342A patent/JPH07104923B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556699A (en) * | 1978-06-26 | 1980-01-18 | Environmental Res Inst | Near series processor devided in parallel |
| JPS59172068A (ja) * | 1983-03-10 | 1984-09-28 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | マルチプロセツサ・コンピユ−タシステム |
| JPS6146914A (ja) * | 1984-08-13 | 1986-03-07 | Showa Electric Wire & Cable Co Ltd | 光フアイバ心線 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176980A (ja) | 1990-07-10 |
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