JPS6247787A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6247787A JPS6247787A JP60188150A JP18815085A JPS6247787A JP S6247787 A JPS6247787 A JP S6247787A JP 60188150 A JP60188150 A JP 60188150A JP 18815085 A JP18815085 A JP 18815085A JP S6247787 A JPS6247787 A JP S6247787A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野］
この発明は、複数種の第１パイプラインとこれら各第１
パイプラインを統合して走る第２パイプラインとを有す
る多段パイプライン方式の画像処理装置に関する。
パイプラインを統合して走る第２パイプラインとを有す
る多段パイプライン方式の画像処理装置に関する。
［発明の技術的背景とその問題点］
一般にこの種画像９８埋装置は、演算前の画素データ（
画像データ）を格納する複数、例えば２つの第１画像メ
モリモジュールと、画素間演算を行なう画素間演算プロ
セッサと、画素間演算結果を格納する第２画像メモリモ
ジュールとを有している。第２画像メモリモジュールは
、装置全体を制御するＣＰＵにより起動されると上流の
画素間演算プロセッサにデータ転送を要求する。これに
より画素間演算プロセッサは上流の２つの第１画像メモ
リモジュールにデータ転送を要求する。これにより２つ
の第１画像メモリモジュールは下流の画素間演算プロセ
ッサに同時に画素データの転送を行ない、画素間ＩＮプ
ロセッサは転送された両画素データ間の演算を行ないそ
の結果を第２画像メモリモジュールに転送する一連のパ
イプライン動作を行なう。
画像データ）を格納する複数、例えば２つの第１画像メ
モリモジュールと、画素間演算を行なう画素間演算プロ
セッサと、画素間演算結果を格納する第２画像メモリモ
ジュールとを有している。第２画像メモリモジュールは
、装置全体を制御するＣＰＵにより起動されると上流の
画素間演算プロセッサにデータ転送を要求する。これに
より画素間演算プロセッサは上流の２つの第１画像メモ
リモジュールにデータ転送を要求する。これにより２つ
の第１画像メモリモジュールは下流の画素間演算プロセ
ッサに同時に画素データの転送を行ない、画素間ＩＮプ
ロセッサは転送された両画素データ間の演算を行ないそ
の結果を第２画像メモリモジュールに転送する一連のパ
イプライン動作を行なう。
さて上記の画像処理装置では、２つの第１画像メモリモ
ジュールからの各画素データを画素間演算プロセッサに
独立に転送する２つのパイプラインの位相は一致してい
る。しかし、例えば２つの第１画像メモリモジュールの
一方と画素間演算プロセッサとの間に例えばデータ変換
プロセッサを設け、第１画像メモリモジュールからの画
素データのデータ変換を行なった後に画素間演算プロセ
ッサに転送しようとする場合には、第１画像メモリモジ
ュールの一方と画素間演算プロセッサとの間のパイプラ
インと、第１画像メモリモジュールの他方と画素間演算
プロセッサとの間のパイプラインの位相（段数）が異な
るため、パイプライン処理が不可能となる。
ジュールからの各画素データを画素間演算プロセッサに
独立に転送する２つのパイプラインの位相は一致してい
る。しかし、例えば２つの第１画像メモリモジュールの
一方と画素間演算プロセッサとの間に例えばデータ変換
プロセッサを設け、第１画像メモリモジュールからの画
素データのデータ変換を行なった後に画素間演算プロセ
ッサに転送しようとする場合には、第１画像メモリモジ
ュールの一方と画素間演算プロセッサとの間のパイプラ
インと、第１画像メモリモジュールの他方と画素間演算
プロセッサとの間のパイプラインの位相（段数）が異な
るため、パイプライン処理が不可能となる。
［発明の目的〕
この発明は上記事情に鑑みてなされたものでその目的は
、１つのパイプラインに統合される複数種のパイプライ
ンの段数が異なる場合でも、バイブライン処理が正常に
行なえる画像処理装置を提供することにある。
、１つのパイプラインに統合される複数種のパイプライ
ンの段数が異なる場合でも、バイブライン処理が正常に
行なえる画像処理装置を提供することにある。
［発明の概要］
この発明によれば、複数種の第１パイプラインとこれら
各第１パイプラインを統合して走る第２パイプラインと
を有する多段パイプライン方式の画像処理装置が提供さ
れる。第１パイプラインの一部を成す画像メモリモジュ
ールには、第１パイプラインの下流から供給される転送
要求信号に対する転送開始時期を遅延する遅延制御手段
が設けられ、他の第１パイプラインとの位相のずれが調
整できるようになっている。
各第１パイプラインを統合して走る第２パイプラインと
を有する多段パイプライン方式の画像処理装置が提供さ
れる。第１パイプラインの一部を成す画像メモリモジュ
ールには、第１パイプラインの下流から供給される転送
要求信号に対する転送開始時期を遅延する遅延制御手段
が設けられ、他の第１パイプラインとの位相のずれが調
整できるようになっている。
［発明の実施例］
第１図（ａ）はこの発明の一実施例に係る画像処理装置
の半成を示すもので、装置全体を制御す するＣ Ｐ
Ｕ １１には、演簿前画素データ格納用画像メ １
モリモジュール１２．１３、データ変換プロセッサ１４
、画素間演算プロセツナ１５および画素間演算結果格納
用画像メモリモジュール１６が制御バス２０を介して接
続されている。画像メモリモジュール１２．１３゜１６
、データ変換プロセッサ１４および画素間演算プロセッ
サ１５は、画像バス３０に接続されている。画像バス３
０は、４組の画像データライン３１−１〜３１−４およ
び同画像データライン３１−１〜３１−４に対応する制
御ライン３２−１〜３２−４からなる。
の半成を示すもので、装置全体を制御す するＣ Ｐ
Ｕ １１には、演簿前画素データ格納用画像メ １
モリモジュール１２．１３、データ変換プロセッサ１４
、画素間演算プロセツナ１５および画素間演算結果格納
用画像メモリモジュール１６が制御バス２０を介して接
続されている。画像メモリモジュール１２．１３゜１６
、データ変換プロセッサ１４および画素間演算プロセッ
サ１５は、画像バス３０に接続されている。画像バス３
０は、４組の画像データライン３１−１〜３１−４およ
び同画像データライン３１−１〜３１−４に対応する制
御ライン３２−１〜３２−４からなる。
さて、第１図（ａ）の画像処理装置において、画像メモ
リモジュール１２からの画素データのデータ変換後のデ
ータ（データ変換画素データ）と、画像メモリモジュー
ル１３からの画素データとの間り演算を行ない、その結
果を画陳メモリモジューｊし１６に書込む画像処理が行
なわれるものとする。
リモジュール１２からの画素データのデータ変換後のデ
ータ（データ変換画素データ）と、画像メモリモジュー
ル１３からの画素データとの間り演算を行ない、その結
果を画陳メモリモジューｊし１６に書込む画像処理が行
なわれるものとする。
二の場合、ＣＰ Ｕ １１は、画像メモリモジュール１
２゜３．１６、データ変換プロセッサ１４および画素間
演奪プロセッサ１５に対し、上記の処理を可能とするピ
めのセットアツプを制御バス２０を介して順次実缶する
。このセットアツプの内容は、例えば画像メモリモジュ
ール１２．１３であれば、リード・モード指定と、画像
データライン３１−１．３１−２をデータ出力用とする
ライン選択指定であり１画像メモリモジュール１６であ
ればライト・モード指定と、画像データライン３１−４
をデータ入力用とするライン選択指定である。またデー
タ変換プロセッサ１４であれば、画像データライン３１
−１をデータ入力用とし、画像データライン３１−３を
データ出力用とするライン選択指定であり、画素間演算
プロセッサ１５であれば、画像データライン３１−２．
３１−３をデータ入力用とし、画像データライン３１−
４をデータ出力用とするライン選択指定である。
２゜３．１６、データ変換プロセッサ１４および画素間
演奪プロセッサ１５に対し、上記の処理を可能とするピ
めのセットアツプを制御バス２０を介して順次実缶する
。このセットアツプの内容は、例えば画像メモリモジュ
ール１２．１３であれば、リード・モード指定と、画像
データライン３１−１．３１−２をデータ出力用とする
ライン選択指定であり１画像メモリモジュール１６であ
ればライト・モード指定と、画像データライン３１−４
をデータ入力用とするライン選択指定である。またデー
タ変換プロセッサ１４であれば、画像データライン３１
−１をデータ入力用とし、画像データライン３１−３を
データ出力用とするライン選択指定であり、画素間演算
プロセッサ１５であれば、画像データライン３１−２．
３１−３をデータ入力用とし、画像データライン３１−
４をデータ出力用とするライン選択指定である。
画像メモリモジュール１２．１３はＣＰ Ｕ １１から
のセットアツプに応じて自身をリード・モードに設定す
ると共に、図示せぬバスインタフェースにより画像バス
３０を対象とするライン切替えを行なう。
のセットアツプに応じて自身をリード・モードに設定す
ると共に、図示せぬバスインタフェースにより画像バス
３０を対象とするライン切替えを行なう。
またデータ変換プロセッサ１４および画像メモリモジュ
ール１６も、ｃ ｐ ｕ ｉｉからのセットアツプに応
じて図示せぬバスインタフェースにより画像バス３０を
対象とするライン切替えを行なう。このライン切替え後
の画像処理装置の状態を第１図＜ｂ＞に示す。
ール１６も、ｃ ｐ ｕ ｉｉからのセットアツプに応
じて図示せぬバスインタフェースにより画像バス３０を
対象とするライン切替えを行なう。このライン切替え後
の画像処理装置の状態を第１図＜ｂ＞に示す。
さて、上述のセットアツプが終了すると、ＣＰ Ｕ １
１は画像メモリモジュール１６に起動をかける。これに
より画像メモリモジュール１６は、上流の画素間演算プ
ロセッサ１５に対し、データ転送要求信号を例えば（デ
ータ入力用の画像データライン３１−４に対応する）制
御ライン３２−４経由で転送する。画素間演韓プロセッ
サ１５は画像メモリモジュール１６からのデータ要求信
号を受取ると、上流の画像メモリモジュール１３および
データ変換プロセッサ１４に対し、データ転送要求信号
を例えば（データ入力用の画像データライン３１−２．
３１−３に対応する）制御ライン３２−２．３２−３経
由で転送する。
１は画像メモリモジュール１６に起動をかける。これに
より画像メモリモジュール１６は、上流の画素間演算プ
ロセッサ１５に対し、データ転送要求信号を例えば（デ
ータ入力用の画像データライン３１−４に対応する）制
御ライン３２−４経由で転送する。画素間演韓プロセッ
サ１５は画像メモリモジュール１６からのデータ要求信
号を受取ると、上流の画像メモリモジュール１３および
データ変換プロセッサ１４に対し、データ転送要求信号
を例えば（データ入力用の画像データライン３１−２．
３１−３に対応する）制御ライン３２−２．３２−３経
由で転送する。
データ変換プロセッサ１４は画素間演算プロセッサ１５
からのデータ転送要求信号を受取ると、上流の画像メモ
リモジュール１２に対し、データ転送要求信号を例えば
（データ入力用の画像データライン３１−１に対応する
）制御ライン３２−１経由で転送する。画像メモリモジ
ュール１２はデータ変換プロセッサ１４からのデータ転
送要求信号を受取ると、画素クロックに同期して画像デ
ータライン３１−１への画素データの読出し出力を開始
する。データ変換プロセッサ１４は、画像メモリモジュ
ール１２に対するデータ転送要求後所定サイクルが経過
すると、画像データライン３１−１上のく画像メモリモ
ジュール１２からの）画素データを画素クロックに同期
して取込み、同データに対して指定されたデータ変換を
施す。そしてデータ変換プロセッサ１４は、上記画素デ
ータの取込みから所定サイクル後に、そのデータ変換結
果を画像データライン３１−３経由で画素間演算プロセ
ッサ１５に転送する。
からのデータ転送要求信号を受取ると、上流の画像メモ
リモジュール１２に対し、データ転送要求信号を例えば
（データ入力用の画像データライン３１−１に対応する
）制御ライン３２−１経由で転送する。画像メモリモジ
ュール１２はデータ変換プロセッサ１４からのデータ転
送要求信号を受取ると、画素クロックに同期して画像デ
ータライン３１−１への画素データの読出し出力を開始
する。データ変換プロセッサ１４は、画像メモリモジュ
ール１２に対するデータ転送要求後所定サイクルが経過
すると、画像データライン３１−１上のく画像メモリモ
ジュール１２からの）画素データを画素クロックに同期
して取込み、同データに対して指定されたデータ変換を
施す。そしてデータ変換プロセッサ１４は、上記画素デ
ータの取込みから所定サイクル後に、そのデータ変換結
果を画像データライン３１−３経由で画素間演算プロセ
ッサ１５に転送する。
一方、画像メモリモジュール１３は画素間演算プロセッ
サ１５からのデータ転送要求信号を受取ると、所定サイ
クル経過後に画素クロックに同期して画素データの読出
しを開始し、その読出し画素データを画素クロックに同
期して画像データライン３１−２経由で画素間演算プロ
セッサ１５に転送する。
サ１５からのデータ転送要求信号を受取ると、所定サイ
クル経過後に画素クロックに同期して画素データの読出
しを開始し、その読出し画素データを画素クロックに同
期して画像データライン３１−２経由で画素間演算プロ
セッサ１５に転送する。
さて、画像メモリモジュール１３からの画素データはそ
のまま画素間演算プロセッサ１５に転送される。これに
対して画像メモリモジュール１２からの画素データはデ
ータ変換プロセッサ１４にてデータ変換されて画素間演
算プロセッサ１５に転送される。
のまま画素間演算プロセッサ１５に転送される。これに
対して画像メモリモジュール１２からの画素データはデ
ータ変換プロセッサ１４にてデータ変換されて画素間演
算プロセッサ１５に転送される。
したがって、画像メモリモジュール１２．１３が、下流
装置からの転送要求に応じて同一タイミングで画素デー
タの転送を開始するものとすると、対応する両画素デー
タの画素間演算プロセッサ１５への入力タイミングが異
なってしまう。即ち画像メモリモジュール１２２画素間
演算プロセッサ１５間のパイプラインと、画像メモリモ
ジュール１３９画素間演算プロセッサ１５間のパイプラ
インの位相が異なる。この場合、パイプライン処理が正
常に行なわれなくなる。
装置からの転送要求に応じて同一タイミングで画素デー
タの転送を開始するものとすると、対応する両画素デー
タの画素間演算プロセッサ１５への入力タイミングが異
なってしまう。即ち画像メモリモジュール１２２画素間
演算プロセッサ１５間のパイプラインと、画像メモリモ
ジュール１３９画素間演算プロセッサ１５間のパイプラ
インの位相が異なる。この場合、パイプライン処理が正
常に行なわれなくなる。
そこで本実施例では、画素間演算プロセッサ１５からの
転送要求に対する画像メモリモジュール１３の画素デー
タ転送開始タイミングを、データ変換プロセッサ１４の
処理ステップ数だけ画素クロック単位（もし画素間演算
プロセッサ１５が積和演算プロセッサなど１ラスタ以上
の処理時間を要する場合には、画素クロック＋ラスタ単
位）で遅延させ、上記の２系統のパイプラインの位相が
等しくなるようにしている。
転送要求に対する画像メモリモジュール１３の画素デー
タ転送開始タイミングを、データ変換プロセッサ１４の
処理ステップ数だけ画素クロック単位（もし画素間演算
プロセッサ１５が積和演算プロセッサなど１ラスタ以上
の処理時間を要する場合には、画素クロック＋ラスタ単
位）で遅延させ、上記の２系統のパイプラインの位相が
等しくなるようにしている。
第１図（Ｃ）は上記した遅延機能を有する画像メモリモ
ジュール１３の構成を示す。第１図（Ｃ）において、４
１は画像メモリ、４２はＣＰ Ｕ １１からのセットア
ツプにより画像メモリ４１を始めとする画像メモリモジ
ュール１３内各部を制御するコントローラ、４３は画像
バス３０とのインタフェース回路であるバスインタフェ
ースである。本実施例においてバスインタフェース４３
は、第１図（ｂ）に示すように、画像データライン３１
−１〜３１〜４のうちの画像データライン３１−２と、
制御ライン３２−１〜３２−４のうらの制御ライン３２
−２を選択している。
ジュール１３の構成を示す。第１図（Ｃ）において、４
１は画像メモリ、４２はＣＰ Ｕ １１からのセットア
ツプにより画像メモリ４１を始めとする画像メモリモジ
ュール１３内各部を制御するコントローラ、４３は画像
バス３０とのインタフェース回路であるバスインタフェ
ースである。本実施例においてバスインタフェース４３
は、第１図（ｂ）に示すように、画像データライン３１
−１〜３１〜４のうちの画像データライン３１−２と、
制御ライン３２−１〜３２−４のうらの制御ライン３２
−２を選択している。
バスインタフェース４３により選択された画像バス３０
の制御ライン３２−２上のく画素間演算プロセッサ１５
からの）転送要求信号は、信号線５１を介してカウンタ
４４のイネーブル端子ＥＮに供給される。
の制御ライン３２−２上のく画素間演算プロセッサ１５
からの）転送要求信号は、信号線５１を介してカウンタ
４４のイネーブル端子ＥＮに供給される。
このときカウンタ４４には、データ変換プロセッサ１４
の処理時間がｍ画素＋０５２９分であるものとすると、
上記したＣ Ｐ Ｕ １１からのセットア・ノブに応じ
、コントローラ４２によりｍ−１が初期設定されている
。カウンタ４４のクロック端子ＣＫには、コントローラ
４２から信号線５２を介して画素クロックが常時供給さ
れる。カウンタ４４は、例えばダウンカウンタであり、
そのイネーブル端子ＥＮに上記転送要求信号が供給され
ることにより、画素クロックに同期してダウンカウント
動作を行なう。
の処理時間がｍ画素＋０５２９分であるものとすると、
上記したＣ Ｐ Ｕ １１からのセットア・ノブに応じ
、コントローラ４２によりｍ−１が初期設定されている
。カウンタ４４のクロック端子ＣＫには、コントローラ
４２から信号線５２を介して画素クロックが常時供給さ
れる。カウンタ４４は、例えばダウンカウンタであり、
そのイネーブル端子ＥＮに上記転送要求信号が供給され
ることにより、画素クロックに同期してダウンカウント
動作を行なう。
そしてカウンタ４４は、同カウンタ４４がイネーブル状
態となった後にｒｒ＋Ｑｌの画素クロックがそのクロッ
ク端子ＣＫに供給されるとアンダフロー状態となり、ボ
ロー信号を出力する。このボロー信号は転送要求信号と
して信号線５３経出でコントローラ４２に供給される。
態となった後にｒｒ＋Ｑｌの画素クロックがそのクロッ
ク端子ＣＫに供給されるとアンダフロー状態となり、ボ
ロー信号を出力する。このボロー信号は転送要求信号と
して信号線５３経出でコントローラ４２に供給される。
コントローラ４２に供給される転送要求信号は、カウン
タ４４のイネーブル端子ＥＮに供給される転送要求信号
よりｍ画素（画素クロック）分だけ遅れている。即ち本
実施例では、画像メモリモジュール１３に供給される画
素間演算プロセッサ１５からの転送要求信号を、遅延手
段としてのカウンタ４４によりｍ画素（画素クロック）
分だけ遅延させてコントローラ４２に伝達するようにし
ている。
タ４４のイネーブル端子ＥＮに供給される転送要求信号
よりｍ画素（画素クロック）分だけ遅れている。即ち本
実施例では、画像メモリモジュール１３に供給される画
素間演算プロセッサ１５からの転送要求信号を、遅延手
段としてのカウンタ４４によりｍ画素（画素クロック）
分だけ遅延させてコントローラ４２に伝達するようにし
ている。
コントローラ４２は、カウンタ４４からのボロー信号を
受取ると、即ちｍ画素（画素クロック）分遅延された転
送要求信号を受取ると、画素カウンタ４５のクロック端
子ＣＫに信号線５４を介して画素クロックを供給する動
作を開始する。画素カウンタ４５は、１ラスタ分の画素
をカウントする毎にキャリー信号を出力する。画素カウ
ンタ４５からのキャリー信号は、信号Ｉ！５５を介して
カウンタ４６のクロック端子ＣＫに供給される。このと
きカウンタ４６には、前記したＣ Ｐ ｔＪ １１から
のセットアツプに応じ、コン１〜ローラ４２によりｎ−
１が初期設定されている。カウンタ４６は、例えばダウ
ンカウンタであり、画素カウンタ４５からキャリー信号
が出力される毎にダウンカウント動作を行なう。そして
画素カウンタ４５からｎ回キャリー信号が出力されると
、カウンタ４４からボロー信号が出力される。このボロ
ー信号は、信号線５６を介し、カウンタ４６のクリア端
子ＣＬＲ，ラスタカウンタ４７のクロック端子ＣＫおよ
びコン１〜ローラ４２に供給される。
受取ると、即ちｍ画素（画素クロック）分遅延された転
送要求信号を受取ると、画素カウンタ４５のクロック端
子ＣＫに信号線５４を介して画素クロックを供給する動
作を開始する。画素カウンタ４５は、１ラスタ分の画素
をカウントする毎にキャリー信号を出力する。画素カウ
ンタ４５からのキャリー信号は、信号Ｉ！５５を介して
カウンタ４６のクロック端子ＣＫに供給される。このと
きカウンタ４６には、前記したＣ Ｐ ｔＪ １１から
のセットアツプに応じ、コン１〜ローラ４２によりｎ−
１が初期設定されている。カウンタ４６は、例えばダウ
ンカウンタであり、画素カウンタ４５からキャリー信号
が出力される毎にダウンカウント動作を行なう。そして
画素カウンタ４５からｎ回キャリー信号が出力されると
、カウンタ４４からボロー信号が出力される。このボロ
ー信号は、信号線５６を介し、カウンタ４６のクリア端
子ＣＬＲ，ラスタカウンタ４７のクロック端子ＣＫおよ
びコン１〜ローラ４２に供給される。
コントローラ４２は、カウンタ４６からの最初のボロー
信号を受取ると、画像メモリ４１に信号線５７経出でア
クティブな転送許可信号を供給する。これにより画像メ
モリ４１は転送可能状態となる。このとき画像メモリ４
１は、前記したＣ Ｐ ＩＪ １１からのセットアツプ
に応じ、コントローラ４２によりリード・モードに設定
されている。このため画像メモリ４１が転送可能状態と
なることにより、画素カウンタ４５およびラスタカウン
タ４７の両川力で示されるアドレスの画素データが画像
メモリ４１から出力される。この画素データは、バスイ
ンタフェース４３、更には同インタフェース４３により
選択された画像バス３０内の画像データライン３１−２
を介して、第１図（１））に示すように、画素間演算プ
ロセッサ１５に転送される。
信号を受取ると、画像メモリ４１に信号線５７経出でア
クティブな転送許可信号を供給する。これにより画像メ
モリ４１は転送可能状態となる。このとき画像メモリ４
１は、前記したＣ Ｐ ＩＪ １１からのセットアツプ
に応じ、コントローラ４２によりリード・モードに設定
されている。このため画像メモリ４１が転送可能状態と
なることにより、画素カウンタ４５およびラスタカウン
タ４７の両川力で示されるアドレスの画素データが画像
メモリ４１から出力される。この画素データは、バスイ
ンタフェース４３、更には同インタフェース４３により
選択された画像バス３０内の画像データライン３１−２
を介して、第１図（１））に示すように、画素間演算プ
ロセッサ１５に転送される。
明らかなように、画像メモリ４１の画素データの転送開
始時期は、（画像メモリモジュール１２のように）転送
要求に対して直ちにデータ転送を行なう場合に比べてｍ
画素＋０５２９分（即ちデータ変換プロセッサ１４の処
理時間分）遅れる。しだがつて本実施例では、画像メモ
リモジュール１２９画素間演算プロセッサ１５間のパイ
プラインと、画像メモリモジュール１３２画素間演算プ
ロセッサ１５間のパイプラインの位相を、その段数が異
なるにも拘らず、等しくすることができる。
始時期は、（画像メモリモジュール１２のように）転送
要求に対して直ちにデータ転送を行なう場合に比べてｍ
画素＋０５２９分（即ちデータ変換プロセッサ１４の処
理時間分）遅れる。しだがつて本実施例では、画像メモ
リモジュール１２９画素間演算プロセッサ１５間のパイ
プラインと、画像メモリモジュール１３２画素間演算プ
ロセッサ１５間のパイプラインの位相を、その段数が異
なるにも拘らず、等しくすることができる。
さて、ラスタカウンタ４７は、そのクロック端子ＣＫに
カウンタ４６からのボロー信号が供給されることにより
カウントアツプ動作を行ない、ラスタ位置を＋１する。
カウンタ４６からのボロー信号が供給されることにより
カウントアツプ動作を行ない、ラスタ位置を＋１する。
一方、カウンタ４６は、そのクリア端子ＣＬＲにカウン
タ４６からのボロー信号が供給されるとクリアされる。
タ４６からのボロー信号が供給されるとクリアされる。
カウンタ４Ｇは−Ｈクリアされると、以後は両崇カウン
タ４５からキャリー信号が出力される毎にアンダフロー
状態となりボロー信号を出力する。即ちカウンタ４Ｇは
、画素カウンタ４５からの１ラスタ分カウントを示すボ
ロー信号を最初はｎラスタ分遅延し、以後はそのまま出
力する。また画素カウンタ４５は、最初のｎラスタ分は
、ダミーのドツトカウントに用いられる。
タ４５からキャリー信号が出力される毎にアンダフロー
状態となりボロー信号を出力する。即ちカウンタ４Ｇは
、画素カウンタ４５からの１ラスタ分カウントを示すボ
ロー信号を最初はｎラスタ分遅延し、以後はそのまま出
力する。また画素カウンタ４５は、最初のｎラスタ分は
、ダミーのドツトカウントに用いられる。
なお、画像メモリモジュール１２の構成は、第１図（Ｃ
）に示す画康メモリモジュール１３のそれと基本的に同
一・である。但し画像メモリモジュール１２においては
転送時期を遅延させる必要がないため、第１図（Ｃ）に
示すカウンタ４４．４６に相当する両カウンタには０″
が初期設定される。
）に示す画康メモリモジュール１３のそれと基本的に同
一・である。但し画像メモリモジュール１２においては
転送時期を遅延させる必要がないため、第１図（Ｃ）に
示すカウンタ４４．４６に相当する両カウンタには０″
が初期設定される。
ところで前記実旌例では、転送要求に対する転送開始時
期を、画素（画素クロック）＋ラスタ単位で遅延させる
場合について説明したが、単に画素（画素クロック）単
位で遅延させるようにしてもよい。
期を、画素（画素クロック）＋ラスタ単位で遅延させる
場合について説明したが、単に画素（画素クロック）単
位で遅延させるようにしてもよい。
［発明の効果〕
以上詳述したようにこの発明によれば、１つのパイプラ
インに統合される複数種のパイプラインの段数がそれぞ
れ異なる場合でも、これらパイプラインの位相を等しく
することが可能となるので、パイプライン処理が正常に
行なえる。
インに統合される複数種のパイプラインの段数がそれぞ
れ異なる場合でも、これらパイプラインの位相を等しく
することが可能となるので、パイプライン処理が正常に
行なえる。
第１図（ａ）はこの発明の一実施例に係る画像処理装置
のブロック構成図、第１図（ｂ）は第１図（ａ）の画像
処理装置内のライン選択状態を示す図、第１図（Ｃ）は
第１図（ａ）、（ｂンに示す画像メモリモジュール１３
のブロック構成図である。 １１・・・ＣＰＵ１１２．１３．１６川画像メモリモジ
ュール、１４・・・データ変換プロセッサ、１５・・・
画素間演算プロセッサ、３０・・・画像バス、４１・・
・画像メモリ、４２・・・コントローラ、４４．４６・
・・カウンタ、４５・・・画素カウンタ、４７・・・ラ
スタカウンタ。
のブロック構成図、第１図（ｂ）は第１図（ａ）の画像
処理装置内のライン選択状態を示す図、第１図（Ｃ）は
第１図（ａ）、（ｂンに示す画像メモリモジュール１３
のブロック構成図である。 １１・・・ＣＰＵ１１２．１３．１６川画像メモリモジ
ュール、１４・・・データ変換プロセッサ、１５・・・
画素間演算プロセッサ、３０・・・画像バス、４１・・
・画像メモリ、４２・・・コントローラ、４４．４６・
・・カウンタ、４５・・・画素カウンタ、４７・・・ラ
スタカウンタ。
Claims (5)
- （１）複数種の第１パイプラインとこれら各第１パイプ
ラインを統合して走る第２パイプラインとを有する多段
パイプライン方式の画像処理装置において、上記第１パ
イプラインの一部を成す画像メモリモジュールに、上記
第１パイプラインの下流から供給される転送要求信号に
対する転送開始時期を遅延する遅延制御手段を設けたこ
とを特徴とする画像処理装置。 - （２）上記遅延制御手段は、上記転送要求信号に対する
転送開始時期を画素クロック単位で遅延することを特徴
とする特許請求の範囲第１項記載の画像処理装置。 - （３）上記画像メモリモジュールが、画素データを格納
する画像メモリ、および同画像メモリのアドレスを指定
する画素カウンタ並びにラスタカウンタを有しており、
上記遅延制御手段が、上記転送要求信号を画素クロック
単位で遅延する遅延手段と、この遅延手段により遅延さ
れた転送要求信号により上記画素カウンタの駆動を開始
する制御手段とを有していることを特徴とする特許請求
の範囲第２項記載の画像処理装置。 - （４）上記遅延制御手段は、上記転送要求信号に対する
転送開始時期を画素クロック単位およびラスタ単位で遅
延することを特徴とする特許請求の範囲第１項記載の画
像処理装置。 - （５）上記画像メモリモジュールが、画素データを格納
する画像メモリ、および同画像メモリのアドレスを指定
する画素カウンタ並びにラスタカウンタを有しており、
上記遅延制御手段が、上記転送要求信号を画素クロック
単位で遅延する遅延手段と、この遅延手段により遅延さ
れた転送要求信号により上記画素カウンタの駆動を開始
する第１制御手段と、上記画素カウンタのドットカウン
ト動作が予め設定されるラスタ数分行なわれたことを検
出する検出手段と、この検出手段の検出結果に応じて上
記ラスタカウンタの駆動を関始すると共に上記画像メモ
リ内画素データの転送開始を許可する第２制御手段とを
有していることを特徴とする特許請求の範囲第４項記載
の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188150A JPS6247787A (ja) | 1985-08-27 | 1985-08-27 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188150A JPS6247787A (ja) | 1985-08-27 | 1985-08-27 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247787A true JPS6247787A (ja) | 1987-03-02 |
Family
ID=16218624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188150A Pending JPS6247787A (ja) | 1985-08-27 | 1985-08-27 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247787A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464075A (en) * | 1987-09-03 | 1989-03-09 | Nec Corp | Image processor |
| US5892190A (en) * | 1988-01-29 | 1999-04-06 | Hitachi, Ltd. | Method and system of controlling elevators and method and apparatus of inputting requests to the control system |
-
1985
- 1985-08-27 JP JP60188150A patent/JPS6247787A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464075A (en) * | 1987-09-03 | 1989-03-09 | Nec Corp | Image processor |
| US5892190A (en) * | 1988-01-29 | 1999-04-06 | Hitachi, Ltd. | Method and system of controlling elevators and method and apparatus of inputting requests to the control system |
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