JP2853139B2

JP2853139B2 - 画像メモリ用アドレス発生器

Info

Publication number: JP2853139B2
Application number: JP2950189A
Authority: JP
Inventors: 徳一伊藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-02-08
Filing date: 1989-02-08
Publication date: 1999-02-03
Anticipated expiration: 2014-02-03
Also published as: JPH02257292A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像メモリ用アドレス発生器に関し、特にデ
ィジタル画像処理システムに用いて好適なものである。

〔発明の概要〕

２次元画像メモリの各軸のアドレスを指定の増分で指
定の歩進距離（長さ）にわたって発生することができ、
一方の軸の上記距離分のアドレッシング終了で他方の軸
の１回のアドレス歩進を行わせる連鎖的結合により、指
定した矩形の２次元アドレス空間の全域を自動アクセス
し得るように構成した画像メモリ用アドレス発生器であ
る。

〔従来の技術〕

ビデオ画像のディジタル処理システムが種々提案され
ている（例えば、特開昭58−215813号、同昭62−271016
号、同昭62−297932号公報）。

第６図はこの種の画像処理システムの概略ブロック図
で、例えばビデオカメラ１のような映像源からのビデオ
信号を入出力部２を介して画像メモリ３に蓄積し、これ
を読出して画像プロセッサ４でフィルタリング、輪郭強
調等の処理を行う。処理された画像データは再びメモリ
３に書込まれ、入出力部２を介してVTR6やモニタ受像機
７等に導出される。

画像データの標本間隔は例えば70nsec（4f_scサンプリ
ングの場合）で、１画素につきこの時間内で、即ち実時
間軸での信号処理を行うために、画像プロセッサ４は多
数の並列積和演算器群で構成されている（前記特開昭58
−215813号公報）。このようなプロセッサは汎用マイク
ロプロセッサよりも専用のディジタルシグナルプロセッ
サで構成される。また高速データ処理に伴って画像メモ
リ３の書込み／読出しも専用のアドレス発生器５により
コントロールされる。特開昭62−114044号公報には、こ
の種の画像処理システムにおいて、アドレス発生器５を
専用プロセッサで構成することが示されている。

〔発明が解決しようとする課題〕

画像メモリ３は数フィールドの容量を持ち、１フィー
ルドを例えば768（水平）×256（垂直）画素から成る２
次元メモリで構成される。従ってアドレス発生器５は水
平、垂直の２系統のアドレス発生部を備える。

このようなアドレス発生器５を、DMA（Direct Memory
Access）コントローラのようなアドレス発生用の汎用L
SIを２個用いて構成することが考えられる。

しかしこのようなDMAコントローラ用LSIは、本来１次
元メモリを制御対象として考えられているため、水平、
垂直の２系統の各LSIを連動動作させるために複雑な周
辺回路が必要になる。また画像プロセッサ４において水
平ライン単位又は画面上の小矩形領域単位の信号処理を
次々と行うには、各単位ごとに２つのDMAコントローラ
の制御パラメータの設定を行う必要があり、コントロー
ル用マイクロプロセッサが別に必要となる上、そのソフ
トウエア負担が大きくなる。

本発明の目的は、小量の制御パラメータを初期設定す
るだけで、外部の付加回路（周辺回路）なしで、２次元
のアドレスを発生させることができるアドレス発生器を
提供することである。

〔課題を解決するための手段〕

本発明の画像メモリ用アドレス発生器は、２次元アド
レス空間に配置された画像メモリをアクセスするための
２次元アドレスを生成する第１、第２アドレス発生部
（Ａパート12、Ｂパート13）を備える。

上記第１、第２アドレス発生部の夫々は、アドレス歩
進の１回の増分及びアドレス歩進の始端から終端までの
距離を夫々設定するためのレジスタ手段（21、22）と、
上記増分で歩進するアドレスを発生するカウント手段
（14）と、このカウント手段により発生されたアドレス
が上記距離分だけ歩進したことを検出す検出手段（15）
とを備える。

上記第１、第２のアドレス発生部は、その一方におけ
る上記検出手段の出力（A_fin）でもって、他方のアドレ
ス発生部における上記カウント手段の１回の増分を生じ
させるために結合されている。

〔作用〕

増分及び距離のパラメータを初期設定すれば、外部制
御回路（周辺回路）を付加しなくても、第１、第２アド
レス発生部の相互結合により、連動動作が自動的に行わ
れ、２次元メモリ空間の所望の大きさの矩形領域をアク
セスすることができる。

〔実施例〕

A.全体の説明 B.アドレス発生部の詳細 C.ビット逆順及び１次元アドレス D.パラメータ入力部 E.コントロール部 F.ブロックアクセスに適した実施例 A.全体の説明（第１図〜第３図）第１図に本発明の画像メモリ用アドレス発生器の要部
ブロックを示し、第２図にアドレス発生器の全体概略を
示す。また第３図に生成アドレスに基いてアクセスされ
る画像メモリ３の２次元構成を示す。

第３図に示すように、画像メモリ３は例えば768
（Ｈ）×256（Ｖ）画素に対応した領域を有し、１画素
は例えば８ビット分のメモリセルに対応する。アドレス
発生器５は各画素を指定する水平（Ｈ）アドレス及び垂
直（Ｖ）アドレスを発生する。アドレス発生器５に対し
てイニシャルアドレスINIT（H₀，V₀）、長さLENG（H,
V）、増分INCR（ΔH,ΔＶ）を夫々パラメータとして与
えることにより、メモリ３内の任意の矩形領域3aをアク
セスすることができる。第３図の例では、領域3aの○印
の画素が順次アドレスされる。

第２図に示すように、実施例のアドレス発生器５は単
一チップのLSI10によって構成される。このLSI10は２次
元（２系統）のアドレスを発生するためのＡパート12及
びＢパート13を備える。各パート12、13で生成されるア
ドレスは夫々16ビットであり、これにより最大64Kバイ
ト×64Kバイトの２次元メモリ空間をアクセスすること
ができる。

各パート12、13は結合回路手段16によって結合されて
いて、Ａパート12のアドレッシング終了でＢパート13の
１回のアドレス歩進を行わせる連係動作ができるように
なっている。またＡ、Ｂの各パート12、13をペア結合に
して、32ビットの１次元アドレスを発生することもでき
る。この場合には、最大で4Gバイトの１次元メモリ空間
をアクセスすることができる。

Ａパート12及びＢパート13で生成されたアドレスは各
16ビットの出力ポートX_A、X_Bに導出される。この出力ポ
ートはパラメータセット時に入力ポートとしても使用可
能に双方向となっている。この外にパラメータ用入力ポ
ート群P_I、P_SET、P_SEL、各パートにアドレス歩進のイン
ストラクションを与える端子A_NEXT、B_NEXT、状態出力用
端子AG_FIN、ADR_VALID、クリア及びリセット端子A_CLR、B
_CLR、R_ESET等が設けられている。動作クロックは最大20
MHzであり、クロック端子CLKに与えられる。

B.アドレス発生部の詳細（第１図）第１図に示すように、Ａパート12及びＢパート13は略
同一の構成であり、その要部は、16ビットのパラメータ
レジスタ群20、21、22、アドレスカウント手段14を構成
する加算器23及びワークレジスタ24、比較手段15を構成
するコンパレータ25から成る（以下Ａパート12及びＢパ
ート13については、20A、20B、21A、21B……のように添
字Ａ及びＢで示す）。なお各レジスタ20A、20B……はパ
ラレルイン／パラレルアウトであり、セット入力（低レ
ベル）が与えられた後、次のクロックCKの立上りで入力
データを出力にシフトする。

パラメータレジスタ20A、20Bには、アクセスすべきメ
モリ領域3a（第３図）のイニシャルアドレス又はスター
トアドレスINIT（H₀，V₀）が外部から書込まれる。また
パラメータレジスタ21A、21Bには、増分INCR（ΔH,Δ
Ｖ）、パラメータレジスタ22A、22Bには長さLENG（H,
V）が夫々書込まれる。なお後述のようにイニシャルア
ドレスの加算は生成したアドレスの出力部で行われる。
このため長さ又は距離LENGの値は、第３図の領域3aのス
タートアドレスが画像メモリ３の原点アドレス（0,0）
となるように領域3aを再配置した場合のエンドアドレス
に相当する。即ち、長さLENGの値はスタートアドレスか
らエンドアドレスまでの相対距離であり、絶対エンドア
ドレスではない。

パラメータレジスタ21A、21Bにセットされる増分INCR
（ΔH,ΔＶ）は、１、２、３……のようなアドレスステ
ップ巾の値であり、第３図の例ではINCR＝（4,3）であ
る。このレジスタ21A、21Bの出力は加算器23A、23Bの入
力に与えられる。加算器23A、Ｂの出力はアキュムレー
タとしてのワークレジスタ24A、24Bに蓄積され、その蓄
積出力が加算器23A、23Bの他方の入力に与えられる。従
ってワークレジスタ24A、24Bにセット入力としてアドレ
ス歩進パルスA_nxt、B_nxt（立下り有効）が与えられるご
とに、ワークレジスタ24A、24Bの内容な所定増分で増加
する。

各パート12、13のアドレス歩進パルスは、一般的には
第２図の入力端子A_NEXT、B_NEXTに与えられる歩進インス
トラクション・パルスに基いて形成される。２次元メモ
リの最も一般的なアクセス形態では、第３図の領域3aの
水平方向の１ライン分のアドレッシングが終了した後、
垂直方向に１ステップシフトして次の水平ラインのアド
レッシングを行うことが多い。この場合には、後述のよ
うに結合回路手段16を介してＡパート12のアドレッシン
グ終了信号A_finをＢパート13のアドレス歩進パルスA_nxt
として伝達する。

ワークレジスタ24A、24Bの出力は、比較手段５を構成
するコンパレータ25A、25Bに与えられ、パラメータレジ
スタ22A、22Bにセットされている長さデータLENGと比較
される。一致が検出されると、各パートの終了信号
A_fin、B_finが形成される。

以上のようにして生成されたワークレジスタ24A、24B
のアドレス出力は、マルチプレクサ26A、26Bを通って加
算器27A、27Bに与えられ、パラメータレジスタ20A、20B
にセットされているイニシャルアドレスINIT（H₀、V₀）
が加算される。この加算により、原点アドレス（0,0）
を基準にして生成されていたアドレスが、第３図に示す
所望のアクセス領域3aに対応するようにオフセットされ
る。

加算器27A、27Bの出力はレジスタ28A、28Bでラッチさ
れてから、直／交セレクタ29を介し、出力レジスタ30
A、Ｂに送られ、16ビットの各ポートX_A、X_Bに導出され
る。直／交セレクタ29は、Ａパートのアドレスをポート
X_Aに、Ｂパートの出力をポートX_Bに夫々出力する“直”
モードと、ＡパートとＢパートのアドレスを交換して各
ポートX_A、X_Bに出力する“交”モードとを切換えるもの
である。

C.ビット逆順及び１次元アドレス第６図の画像プロセッサ４においてFFT（高速フーリ
エ変換）のアルゴリズムを実行することがある。この場
合、フーリエ交換の演算結果を格納するメモリにビット
逆順アドレスを与えて、正しい配列順序の演算結果を得
る処理を行う。市販のDMAコントローラには、ビット逆
順アドレスを生成する機能を持つものが知られている。

しかし２次元画像メモリ３の原点アドレス（0,0）か
ら水平、垂直方向に所定量オフセットされた或る矩形小
ブロックのメモリ領域のデータに対しFFTの演算を施し
た場合には、ビット逆順アドレスの生成によって演算結
果の再配列を行うことができない。つまり上記オフセッ
ト分を含むビット逆順アドレスは、FFT演算結果を格納
する正しいアドレスと対応しない。

第１図において、ビット逆順アドレスを発生する場合
には、逆順変換器31A、31Bを通して各ワークレジスタ24
A、24Bの出力を導出するように、マルチプレクサ26A、2
6Bの入力を切換える。逆順変換器31A、31Bの夫々は、16
ビットバスの上位、下位を反転結合した配線構造より成
る。

ビット逆順アドレスは各パートＡ、Ｂにおいて生成す
るアドレスの総数が2^N個（Ｎ＝１、２、３……）である
場合にのみ発生する。既述のように生成するアドレスに
対するイニシャル値INITの加算は、ビット逆順処理の後
で加算器27A、27Bによって行われる。従ってビット逆順
処理は画像メモリの原点を基準にしてオフセット無しの
状態で、イメージアドレスを発生することなく行われ
る。このため２次元メモリ空間の如何なる部分において
もビット逆順アドレスを正しく発生させることができ
る。

既述のようにＡパート12及びＢパート13をペアで結合
して、32ビット巾の１次元アドレスを生成することがで
きる。この場合には、パラメータレジスタ20〜22のＡパ
ートには下位16ビット、Ｂパートには上位16ビットのパ
ラメータが夫々セットされる。また加算器23A、27Aのキ
ャリ出力C_outと加算器23B、27Bのキャリ入力C_inとが、
夫々マルチプレクサ32、33を介して結合され、全体とし
て32ビットの加算器が構成される。従ってワークレジス
タ24A及び24B、28A及び28Bを夫々ペアとした32ビット加
算が行われる。

32ビットアドレスに対してビット逆順をとるときに
は、ワークレジスタ24Aの下位を16ビットアドレスとワ
ークレジスタ24Bの上位16ビットアドレスとを交換し、
夫々を逆順変換器34A、34Bでビット逆順にしてからマル
チプレクサ26A、26Bを介して導出する。

D.パラメータ入力部（第４図）第４図はアドレス発生器のパラメータ入力部を示す。
第４図におて、イニシャル値INIT、増分INCR、長さLENG
の各パラメータは、ホストのマイクロプロセッサのプロ
グラムに基いて、16ビットのパラメータ入力ポートP_Iに
順次与えられる。入力されたパラメータは入力レジスタ
40を経てマルチプレクサ41A、41Bから各パートのレジス
タ20〜22の入力P_A、P_Bに分配される。このとき１ビット
のポートセレクト入力端子P_SELをローに固定して、マル
チプレクサ41A、41Bを“0"側に切換える。

同時にホストプロセッサから５ビットのパラメータセ
ット入力ポートP_SETにパラメータレジスタの選択コード
を与える。この選択コードは入力レジスタ42から４ライ
ン/16ラインのデコーダ43に供給され、各パラメータレ
ジスタに対応した数のセット信号setが形成される。な
お選択コードのうちの１ビットはデコーダ43のゲート信
号Ｇとして使用されている。

例えばＡパート12のパラメータレジスタ20Aにイニシ
ャル値INITをセットするときには、対応のレジスタ選択
コードを入力ポートP_SETに与える。これによりA_INITと
して示されているデコーダ43の出力線のセット信号set
がローになり、レジスタ20Aのセット入力がローとなっ
て、入力ポートP_Iに与えられているパラメータINITがレ
ジスタ20Aに書込まれる。これを繰り返すことにより各
パラメータが各レジスタにセットされる。

次に入力ポートP_Iにモード設定パラメータを与える。
このモード設定パラメータは入力レジスタ40からマルチ
プレクサ41Cの“0"側を通り、モードレジスタ42にセッ
トされる。このときのセット信号setは、対応のレジス
タ選択コードを入力ポートP_SETに与え、デコーダ43のMO
DEとして示されている出力線をローにすることにより形
成される。

モード設定パラメータによって16ビットのモードレジ
スタ42の各ビット出力を選択的に“1"にすることによ
り、下記のモード設定が可能となる。

2D/1D …２次元/1次元の選択 A_REV …Ａパートビット逆順 B_REV …Ｂパートビット逆順 X_BAR …A/Bの直／交出力切換 F_IN …アドレス生成の終了条件設定（Ａのみ/A・Ｂ） B_NEXT …Ｂパートのアドレス歩進条件（A_fin／外部）モードレジスタ42の各ビット出力はモード設定信号se
lとして第１図の各マルチプレクサ26A（A_REV）、26B（B
_REV）、29（X_BAR）、32、33（2D/1D）及び第５図の後述
のマルチプレクサ54（F_IN）、65（B_NEXT）の各セレクト
入力に与えられる。

１次元モードのときには、夫々16ビットのアドレス出
力ポートX_A、X_Bをペアにして、32ビットのパラメータ入
力ポートとして使用する。このときポートセレクト入力
端子P_SELをハイレベルに固定してマルチプレクサ41A、4
1B、41Cを“1"側に切換える。従ってポートX_A、X_Bのペ
アに供給するパラメータの下位及び上位の各16ビットは
入力レジスタ44A、44B及びマルチプレクサ41A、41Bを通
り、第１図のペアレジスタ20A、20B〜22A、22Bにセット
される。各レジスタのセット信号setはパラメータセッ
ト入力ポートP_SETに与えるレジスタ選択コードに応じて
デコーダ43の出力線AB_INIT、AB_INCR等から与えられる。
またモード設定パラメータはポートX_Aからマルチプレク
サ41Cを通りモードレジスタ42にセットされる。

E.コントロール部（第５図）第５図に示すコントロール部において、リセット入力
端子R_RESETにローアクティブのリセットパルスを与える
と、入力レジスタ50からLSI10内の全レジスタにリセッ
トパルスが供給され、初期リセットが行われる。また各
パートのクリア入力端子A_CLR、B_CLRにローアクティグの
クリアパルスを与えると、入力レジスタ51A、51Bからア
ンドゲート63A、61Bを通ってワークレジスタ24A、24Bに
クリア信号A_cLr、B_cLrを供給することができ、これによ
って各パートの生成アドレスを独立に（0,0）にセット
することができる。アンドゲート63A、63Bは負論理オア
であり、上述のリセットパルスも他の入力に与えられて
いる。

Ａパート12については、第１図のコンパレータ25Aの
出力信号（Ａパート終了信号）A_finが入力レジスタ53B
を通ってアンドゲート63Aの入力に与えられる。これに
よりＡパートのワークレジスタ24Aは、生成アドレスが
レジスタ22Aに設定した所定長さLENGに達するごとに自
己リセットされる。従って、次にワークレジスタ24Aに
アドレス歩進パルスA_nxtが与えられると、Ａパート12は
０から再びアドレス生成を行い、所定の終了条件（後
述）を達成するまではこれを繰り返す。

Ａパート12のアドレス歩進パルスA_nxtは、入力端子A
_NEXTに与える歩進インストラクションパルスに基いて形
成される。このインストラクションパルスは、例えば画
素サンプリングクロックであり、入力レジスタ52Aから
レジスタ62を通ってアドレス歩進パルスA_nxtとしてワー
クレジスタ24Aのセット入力に与えられる。

一方、Ｂパート13のアドレス歩進パルスB_nxtは、外部
の入力端子B_NEXTに与えられる歩進インストラクション
パルスか又はＡパート終了信号A_finに基いて形成され
る。この歩進インストラクションパルスは例えば水平同
期信号に関連したパルスであり、入力レジスタ52Bから
マルチプレクサ65を通ってアドレス歩進パルスB_nxtとし
てワークレジスタ24Bのセット入力に与えられる。

Ａパート12の終了信号A_finをＢパート13のアドレス歩
進パルスB_nxtとするときには、第４図のモードレジスタ
42のビット出力B_NEXTを“0"にセットしておく。これに
よりマルチプレクサ65が“0"側に切換わり、Ａパート終
了信号A_finがＢパート13のアドレス歩進パルスB_nxtとし
てワークレジスタ24Bに与えられる。このモードでは、
Ａパートが終了するごとにＢパートが１回だけ歩進され
る。従って、例えば第３図の領域3aにおいて一本の水平
ラインのアクセスが終了すると、Ａパートの水平アドレ
スがリセットされると共に、Ｂパートの垂直アドレスが
１ステップ増加する。この繰り返しによりメモリ３の矩
形領域3aの全体がアクセスされる。

またこのモードでは、領域3aの全体のアクセス終了
は、Ａパート、Ｂパートの終了信号A_fin、B_finのアンド
条件の成立により検出される。即ち、第５図において、
各パートの終了信号A_fin、B_finはレジスタ53A、53Bから
オアゲート64（負論理アンド）に供給され、双方の終了
信号がローになったとき、オアゲート14の出力がローに
なる。この出力はマルチプレクサ54の“0"側からアンド
ゲート55（負論理オア）を通ってＤフリップフロップ56
のセット入力に与えられる。なおアンドゲート55には外
部からのリセット信号も供給される。

従ってA_fin及びB_finのアンド条件によりフリップフロ
ップ56はセットされ、そのローレベル出力は、出力レ
ジスタ60を介してアクセス終了信号の出力端子AG_FINか
ら外部に導出される。この終了信号はホストプロセッサ
に伝達される。このモードでは、第４図のモードレジス
タ42のビット出力F_INを“0"にセットし、ローレベルの
選択信号selをマルチプレクサ54に与える。

モードレジスタ42のビット出力F_INを“1"にセットし
ておくと、Ａパート終了信号A_finによりフリップフロッ
プ56がセットされ、ローアクティブのアクセス終了信号
が端子AG_Finに導出される。即ち、このモードではＡパ
ート12のアドレス生成が終了するごとにアドレス発生器
が待機状態となり、ホストプロセッサから次のインスト
ラクションを与えることによりアドレス生成が再開され
る。

アドレス歩進のインストラクションパルスの入力端子
A_NEXT及びＡパートクリア信号の入力端子A_CLRに与えら
れるローアクティブのパルスはアンドゲート57によって
検出される。一方、Ｄフリップフロップ56がＡパートク
リア信号によってリセットされているとき、即ちフリッ
プフロップ56がセットされてアクセス終了になる以前に
は、そのＱ出力を受けるオアゲート59が開いている。こ
のためアンドゲート57の出力のローアクティブパルスは
レジスタ58、オアゲート59、出力レジスタ61を通りアド
レス有効信号として出力端子ADR_VALIDから外部に導出さ
れる。このアドレス有効信号は、現在ポートX_A、X_Bに生
じているアドレスが有効であることを画像プロセッサ４
又はホストプロセッサに知らせるために用いられる。

F.ブロックアクセスに適した実施例（第７図〜第10図）次に第７図〜第９図は別の実施例を示す。２次元メモ
リ３をアクセスする場合には、第８図のように矩形ブロ
ックB₁、B₂……の単位でアクセスすることが多い。B
_i（ｉ＝１〜20）の大きさを全て同じとした場合、第１
図のアドレス発生器では、各ブロックのアクセス開始ご
とにイニシャルアドレスINIT、増分INCR及び長さLENGの
各パラメータを夫々セットする必要がある。即ち、第１
ブロックB₁の各パラメータをセットしてアドレスを生成
した後、次の第２ブロックB₂のイニシャルアドレス
（H₂、V₂）を計算して再セットし、次にB₂のアドレスを
生成し、これを後続のブロックごとに繰り返す。従って
各ブロックのイニシャルアドレスを計算してパラメータ
レジスタにセットするためのコントローラ（プロセッ
サ）が必要となる。

第７図は上述のようなブロックアクセス時のアドレス
計算をアドレス発生器の内部で行えるようにした実施例
を示す。

第７図においては、Ｂパート13において16ビットの加
算器36と、この加算器36の出力をパラメータレジスタ20
Bを介して入力に戻すためのマルチプレクサ37が追加さ
れている点が第１図と異なる。加算器36の他の入力はＢ
パートのワークレジスタ24Bの出力であり、マルチプレ
クサ37の他の入力は外部から与えるパラメータP_Bをパラ
メータレジスタ20Bにセットする経路を形成している。
また第５図に示すオアゲート66がＢパート歩進パルスB
_nxtの生成回路に付加されている。

第９図はブロックアクセス時のアドレス自動計算の一
例を示すメモリ領域図である。この動作例ではＡパート
12で垂直（Ｖ）方向のアドレスを発生し、Ｂパート13で
水平（Ｈ）方向のアドレスを発生している。まず第１ブ
ロックB₁をアクセスするときには、イニシャルアドレス
（H₁、V₁）、増分（ΔＨ、ΔＶ）及び長さ（H_LENG、V
_LENG）が夫々各パートのパラメータレジスタ20〜21にセ
ットされ、矢印a₁、a₂、a₃……のように２次元アドレス
が生成される。なお第１の例で説明したとおり、ワーク
レジスタ24A、24Bでのアドレス計算のイニシャル値は
（0,0）であり、所定の増分（ΔH,ΔＶ）ごとに生成し
たアドレスに対しイニシャルアドレス（H₁、V₁）を最後
に付加することにより、ブロックB₁のアドレスが生成さ
れる。

ブロックB₁の終端では、既述のように各Ａ、Ｂパート
の終了信号A_FIN、B_FINが共にローになって、第５図にお
いてアクセス終了信号AG_FINが発生する。このとき第５
図のフリップフロップ56がリセットからセットに反転す
るが、その直前の高レベルのセット出力Ｑによってオア
ゲート66が開いていて、Ａパート終了信号A_finがマルチ
プレクサ65を介してＢパートのアドレス歩進パルスB_nxt
として第７図のワークレジスタ24Bのセット入力に与え
られる。

この結果、第９図に示すようにワークレジスタ24Bの
内容はAG_FINの直前に増分ΔＨだけ１回増加する。従っ
てこのときのワークレジスタ24Bの値は、次の第２ブロ
ックB₂の先頭アドレスH_LENG（原点からの相対値）を示
している。なおイニシャルパラメータの長さH_LENGは、
ワークレジスタ24Bが零から０、ΔＨ、２ΔＨ、３ΔＨ
……と増加するので、実際にはH_LENG−ΔＨにセットさ
れている。このためAG_FINの直前の１ステップ（ΔＨ）
の増加で正しいH_LENGの値がレジスタ24Bにセットされる
ことになる。

第７図において、ワークレジスタ24Bの出力は加算器3
6に与えられ、パラメータレジスタ20Bの内容H₁と加算さ
れ、B₂ブロックの絶対先頭アドレスH₁＋H_LENGが計算さ
れる。この計算値はパラメータレジスタ20Bにセットさ
れる。従って、Ａパート及びＢパートが（0,0）にクリ
アされ、次に増分（ΔH,ΔＶ）でアドレス歩進しなが
ら、イニシャルアドレス（H₁＋H_LENG、V₁）が加算され
ることにより、第２ブロックB₂をアクセスする２次元ア
ドレスが生成される。

なお、このブロックアクセスモードでは、マルチプレ
クサ37には、第４図のパラメータセット入力ポートP_SET
のLSBを“1"に固定した信号INIT_Bがレジスタ43を通じて
切換信号として与えられていて、マルチプレクサ37は加
算器36の出力を選択する側に切換えられている。またパ
ラメータレジスタ20Bには、このブロックアクセスモー
ド時に各ブロックごとに与える選択コードに基いて、レ
ジスタセット信号set（B_INITF_ROMA_DD）が第４図のデコ
ーダ44から与えられる。従って以後は各ブロックのアク
セス開始ごとにレジスタセット信号B_INITF_ROMA_DDをレジ
スタ20Bに与えれば、イニシャルアドレスはH₁＋２
H_LENG、H₁＋３H_LENG……と増加する。

なお第７図の実施例では、第８図の上段の最後のブロ
ックB₅が終了した後、次の段のブロックB₆に移るには最
初からパラメータ設定をやり直す必要があるが、第10図
のような構成によりブロックB₁、B₆、B₁₁、B₁₆に共通の
イニシャルアドレス（H₁）を保持できるようにしてもよ
い。即ち、パラメータレジスタ20Bにイニシャルアドレ
スH₁をセットした後には、第７図と同様な構成の加算器
36、マルチプレクサ37及びレジスタ20B′を用いて各ブ
ロックの先頭アドレスを計算する。ブロックB₅からB₆に
移るには、マルチプレクサ37を介してレジスタ20Bから2
0B′にイニシャルアドレスを再セットする。

なお第７図及び第10図に示した例は、Ｂパート13にブ
ロックアクセス用のアドレス計算回路を設けているが、
Ａパート12に同様な回路を付加し、AB対称構造にしても
よい。

〔発明の効果〕

本発明は上述のように構成したから、各アドレス発生
部に増分及び距離（長さ）のパラメータを初期設定する
ことにより、２次元メモリ空間の所望の大きさの矩形領
域を所望のステップ巾でアクセスする際に、特別な外部
制御回路を付加することなく、また煩雑な命令操作を行
うことなく、行方向のアドレス歩進と列方向のアドレス
歩進とが連動して行われる。従って２次元画像メモリ用
のアドレスを単一の回路で生成することが可能となり、
画像処理システムの構成が著しく簡単になる。

【図面の簡単な説明】第１図は本発明を適用した画像メ
モリ用アドレス発生器の一実施例を示す要部回路図、第
２図はアドレス発生器の全体概略図、第３図は画像メモ
リの２次元構成を示す図、第４図はアドレス発生器の入
力部の回路図、第５図は制御部の回路図、第６図は画像
処理システムのブロック図、第７図はブロックアクセス
を容易にした実施例を示すアドレス発生器の回路図、第
８図はメモリ内のブロック配列を示すメモリ領域図、第
９図はブロックごとのイニシャルアドレスの計算動作を
示すメモリ領域図、第10図は第７図の要部の変形例を示
す回路図である。なお図面に用いた符号において、１……ビデオカメラ３……画像メモリ４……画像プロセッサ５……アドレス発生器６……VTR ７……モニタ受像機 10……LSI 12……Ａパート 13……Ｂパート 14……アドレスカウント手段 15……比較手段 16……結合回路手段 20〜22……パラメータレジスタである。

Claims

(57)【特許請求の範囲】

【請求項１】２次元アドレス空間に配置された画像メモ
リをアクセスするための２次元アドレスを生成する第
１、第２アドレス発生部を備え、上記第１、第２アドレス発生部の夫々は、アドレス歩進
の１回の増分及びアドレス歩進の始端から終端までの距
離を夫々設定するためのレジスタ手段と、上記増分で歩
進するアドレスを発生するカウント手段と、このカウン
ト手段により発生されたアドレスが上記距離分だけ歩進
したことを検出する検出手段とを備え、上記第１、第２のアドレス発生部は、その一方における
上記検出手段の出力でもって、他方のアドレス発生部に
おける上記カウント手段の１回の増分を生じさせるため
に結合されていることを特徴とする画像メモリ用アドレ
ス発生器。