JPS6411991B2 - - Google Patents
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- Publication number
- JPS6411991B2 JPS6411991B2 JP56163585A JP16358581A JPS6411991B2 JP S6411991 B2 JPS6411991 B2 JP S6411991B2 JP 56163585 A JP56163585 A JP 56163585A JP 16358581 A JP16358581 A JP 16358581A JP S6411991 B2 JPS6411991 B2 JP S6411991B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- image signal
- output
- image
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- Expired
Links
- 230000015654 memory Effects 0.000 claims 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 10
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 8
- 101150046378 RAM1 gene Proteins 0.000 description 8
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 8
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/36—Applying a local operator, i.e. means to operate on image points situated in the vicinity of a given point; Non-linear local filtering operations, e.g. median filtering
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Character Input (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
- Closed-Circuit Television Systems (AREA)
Description
本発明は、TVカメラ等から得られる画像を処
理して、そこに映つている対象の種類や位置など
の質的性状を認識するような画像処理装置に使用
されるデイジタル画像シフト回路に関するもので
ある。 第１図は、デイジタル画像シフトを説明するた
めの説明図、第２図は、従来のデイジタル画像シ
フト回路の一例を示す接続図である。 前記したような画像処理装置においては、第１
図に示すように、画像の一部MA（これをマスク
と呼び、このマスクの形はここに示すように３×
３要素からなる場合の他に、画像処理の目的によ
つて種々選定される）を設定し、マスクMAを画
像上で走査し、各画素間で演算をすることによ
り、新しい画像を作ることが行なわれている。こ
のような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回
路は、AB…Ｘの要素からなる３×３のマスクを
用いる場合のものであつて、画像の横方向の画素
数ｎと同じだけのビツト数をもつｎビツトのシフ
トレジスタSR１，SR２を必要とする。 しかしながら、通常シフトレジスタのビツト数
は２の累乗であつて、横方向の画素数が例えば64
以上と多くなるような場合、これに応じたビツト
数をもつシフトレジスタを用意することは容易で
なく、また高価になる問題点がある。シフトレジ
スタに画素数に対応したものがない場合、ビツト
数の少ないシフトレジスタを複数個並べて使用す
ることとなる。 ここにおいて、本発明は、このような問題点を
解決し、簡単な構成で画素数の多い画像を扱うこ
とのできるデイジタル画像シフト回路を実現しよ
うとするものである。 本発明に係る装置においては、安価なランダム
アクセスメモリ（以下RAMと略す）を用いるこ
とによつて、任意のビツト数のシフトレジスタを
得る点にひとつの特徴がある。 第３図は本発明に係る回路の一例を示す構成ブ
ロツク図、第４図はその動作波形図である。ここ
では、３×３の要素からなるマスクの場合を想定
してある。 図において、１は第１のRAM、２は第２の
RAM、３，４はいずれもゲート回路、５，６は
バツフアアンプ、７は出力シフトレジスタ、８は
出力シフトレジスタ７からの出力信号が印加され
る画像処理ロジツク、９は全体回路を統括制御す
る制御回路で、これには例えばマイクロプロセツ
サが使用される。 第１のRAM１と第２のRAM２とは、制御回
路９から同一のアドレスが与えられており、両者
の間でデータのやりとりができるように結合され
ている。端子INに印加される画像信号Imは、バ
ツフアアンプ５を介して第１のRAM１に印加さ
れており、シフトされたデータは、各RAM１，
２から、出力シフトレジスタ群７に出力されるよ
うになつている。 いま、画像の一行分の走査にｔ秒間かかるもの
とすれば、入力端子INには、第４図ロに示すよ
うに、はじめのｔ秒間は、ｋ行目を走査した画像
信号が印加され、次のｔ秒間は入力されず、その
次のｔ秒間はｋ＋１行目を走査した画像信号が印
加されるようになつている。また、第２のRAM
２のアドレスφ〜ｎ−１には、ｋ行目を走査した
画像信号が印加されている状態において、D0に
はｋ−１行目（前回の走査）のデータが、D1に
はｋ−２行目（前々回の走査）のデータが既に書
き込まれているものとする。 ｋ行目を走査するとき、制御回路９は、ゲート
回路３のひとつの入力線ODDを、第４図ニに示
すようにローレベルとし、第１のRAM１のOE
端子（出力イネーブル端子）をハイレベルとする
とともに、バツフアアンプ群５をイネーブルとす
る。これによつて、第１のRAM１は、出力デイ
スエーブルとなり、入力状態になる。一方、ゲー
ト回路４のひとつの入力線EVENを第４図ホに
示すようにハイレベルとすることにより、第２の
RAM２のOE端子をローレベルとするとともに、
バツフアアンプ群６をデイスエーブルとし、第２
のRAM２を出力状態とする。 このような状態において、各RAM１，２のア
ドレス端子に、第４図イに示すようにφ〜ｎ−１
と順次アドレス信号を与えるとともに、第４図ハ
に示すようにライトパルス（書き込み信号）をゲ
ート回路３，４に与えると、第１のRAM１のD0
には、アドレスφ〜ｎ−１に入力INに印加され
ているｋ行目のデータがバツフアアンプを介して
順次書き込まれる。また、RAM１のD1には、バ
ツフアアンプ５を介してRAM２のD0からの出力
データが書き込まれる。ここで、RAM２のD0に
は、既に前回走査時に得られたｋ−１行目のデー
タが書き込まれているので、このｋ−１行目のデ
ータがRAM１のD1に書き込まれることとなる。
同様にRAM１のD2には、バツフアアンプ５を介
してRAM２のD1からの出力データ、即ち、ｋ−
２行目のデータが書き込まれる。したがつて、こ
のときは、出力シフトレジスタ７には、順にｋ行
目、ｋ−１行目、ｋ−２行目の各データが入力さ
れ、これが画像処理ロジツク８に出力される。 次のｔ秒間（画像信号Imが入力されていない
期間）では、制御回路９は、ODD線をハイレベ
ル、EVEN線をローレベルとすることによつて、
第１のRAM１を出力状態とし、第２のRAM２
を入力状態とさせる。 このような状態において、アドレス信号がφ〜
ｎ−１と順次変化すると、第１のRAM１のD0か
らは、ｋ行目のデータが、出力シフトレジスタ７
側に出力されるとともに、バツフアアンプ６を介
して第２のRAM２のD0に書き込まれる。また、
同様にRAM１のD1から、ｋ−１行目のデータ
が、出力シフトレジスタ７側に出力されるととも
に、RAM２のD1へ書き込まれる。なお、RAM
１のD2からは、ｋ−２行目のデータが出力シフ
トレジスタ７側に出力される。したがつて、この
状態では、出力シフトレジスタ７には、ｔ秒前と
同様に、順にｋ行目、ｋ−１行目、ｋ−２行目の
各データが入力される。 以下、同じようにして２個のRAM１，２間で
データのやり取りを行うことによつて、出力シフ
トレジスタ７から、順次画像シフトされたデータ
を得ることができる。 第１表は、以上の動作において、RAM１，２
間のデータのやり取りを示したものである。
理して、そこに映つている対象の種類や位置など
の質的性状を認識するような画像処理装置に使用
されるデイジタル画像シフト回路に関するもので
ある。 第１図は、デイジタル画像シフトを説明するた
めの説明図、第２図は、従来のデイジタル画像シ
フト回路の一例を示す接続図である。 前記したような画像処理装置においては、第１
図に示すように、画像の一部MA（これをマスク
と呼び、このマスクの形はここに示すように３×
３要素からなる場合の他に、画像処理の目的によ
つて種々選定される）を設定し、マスクMAを画
像上で走査し、各画素間で演算をすることによ
り、新しい画像を作ることが行なわれている。こ
のような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回
路は、AB…Ｘの要素からなる３×３のマスクを
用いる場合のものであつて、画像の横方向の画素
数ｎと同じだけのビツト数をもつｎビツトのシフ
トレジスタSR１，SR２を必要とする。 しかしながら、通常シフトレジスタのビツト数
は２の累乗であつて、横方向の画素数が例えば64
以上と多くなるような場合、これに応じたビツト
数をもつシフトレジスタを用意することは容易で
なく、また高価になる問題点がある。シフトレジ
スタに画素数に対応したものがない場合、ビツト
数の少ないシフトレジスタを複数個並べて使用す
ることとなる。 ここにおいて、本発明は、このような問題点を
解決し、簡単な構成で画素数の多い画像を扱うこ
とのできるデイジタル画像シフト回路を実現しよ
うとするものである。 本発明に係る装置においては、安価なランダム
アクセスメモリ（以下RAMと略す）を用いるこ
とによつて、任意のビツト数のシフトレジスタを
得る点にひとつの特徴がある。 第３図は本発明に係る回路の一例を示す構成ブ
ロツク図、第４図はその動作波形図である。ここ
では、３×３の要素からなるマスクの場合を想定
してある。 図において、１は第１のRAM、２は第２の
RAM、３，４はいずれもゲート回路、５，６は
バツフアアンプ、７は出力シフトレジスタ、８は
出力シフトレジスタ７からの出力信号が印加され
る画像処理ロジツク、９は全体回路を統括制御す
る制御回路で、これには例えばマイクロプロセツ
サが使用される。 第１のRAM１と第２のRAM２とは、制御回
路９から同一のアドレスが与えられており、両者
の間でデータのやりとりができるように結合され
ている。端子INに印加される画像信号Imは、バ
ツフアアンプ５を介して第１のRAM１に印加さ
れており、シフトされたデータは、各RAM１，
２から、出力シフトレジスタ群７に出力されるよ
うになつている。 いま、画像の一行分の走査にｔ秒間かかるもの
とすれば、入力端子INには、第４図ロに示すよ
うに、はじめのｔ秒間は、ｋ行目を走査した画像
信号が印加され、次のｔ秒間は入力されず、その
次のｔ秒間はｋ＋１行目を走査した画像信号が印
加されるようになつている。また、第２のRAM
２のアドレスφ〜ｎ−１には、ｋ行目を走査した
画像信号が印加されている状態において、D0に
はｋ−１行目（前回の走査）のデータが、D1に
はｋ−２行目（前々回の走査）のデータが既に書
き込まれているものとする。 ｋ行目を走査するとき、制御回路９は、ゲート
回路３のひとつの入力線ODDを、第４図ニに示
すようにローレベルとし、第１のRAM１のOE
端子（出力イネーブル端子）をハイレベルとする
とともに、バツフアアンプ群５をイネーブルとす
る。これによつて、第１のRAM１は、出力デイ
スエーブルとなり、入力状態になる。一方、ゲー
ト回路４のひとつの入力線EVENを第４図ホに
示すようにハイレベルとすることにより、第２の
RAM２のOE端子をローレベルとするとともに、
バツフアアンプ群６をデイスエーブルとし、第２
のRAM２を出力状態とする。 このような状態において、各RAM１，２のア
ドレス端子に、第４図イに示すようにφ〜ｎ−１
と順次アドレス信号を与えるとともに、第４図ハ
に示すようにライトパルス（書き込み信号）をゲ
ート回路３，４に与えると、第１のRAM１のD0
には、アドレスφ〜ｎ−１に入力INに印加され
ているｋ行目のデータがバツフアアンプを介して
順次書き込まれる。また、RAM１のD1には、バ
ツフアアンプ５を介してRAM２のD0からの出力
データが書き込まれる。ここで、RAM２のD0に
は、既に前回走査時に得られたｋ−１行目のデー
タが書き込まれているので、このｋ−１行目のデ
ータがRAM１のD1に書き込まれることとなる。
同様にRAM１のD2には、バツフアアンプ５を介
してRAM２のD1からの出力データ、即ち、ｋ−
２行目のデータが書き込まれる。したがつて、こ
のときは、出力シフトレジスタ７には、順にｋ行
目、ｋ−１行目、ｋ−２行目の各データが入力さ
れ、これが画像処理ロジツク８に出力される。 次のｔ秒間（画像信号Imが入力されていない
期間）では、制御回路９は、ODD線をハイレベ
ル、EVEN線をローレベルとすることによつて、
第１のRAM１を出力状態とし、第２のRAM２
を入力状態とさせる。 このような状態において、アドレス信号がφ〜
ｎ−１と順次変化すると、第１のRAM１のD0か
らは、ｋ行目のデータが、出力シフトレジスタ７
側に出力されるとともに、バツフアアンプ６を介
して第２のRAM２のD0に書き込まれる。また、
同様にRAM１のD1から、ｋ−１行目のデータ
が、出力シフトレジスタ７側に出力されるととも
に、RAM２のD1へ書き込まれる。なお、RAM
１のD2からは、ｋ−２行目のデータが出力シフ
トレジスタ７側に出力される。したがつて、この
状態では、出力シフトレジスタ７には、ｔ秒前と
同様に、順にｋ行目、ｋ−１行目、ｋ−２行目の
各データが入力される。 以下、同じようにして２個のRAM１，２間で
データのやり取りを行うことによつて、出力シフ
トレジスタ７から、順次画像シフトされたデータ
を得ることができる。 第１表は、以上の動作において、RAM１，２
間のデータのやり取りを示したものである。
【表】
このように構成される装置によれば、アドレス
の最大値ｎ−１は、RAM１，２のワード数に応
じて任意に決めることができるので、容易にビツ
ト数の多にシフトレジスタと同様の機能をさせる
ことができる。例えば、８ビツト×2048ワードの
RAMでは、最大2048ビツトのシフトレジスタと
同様の機能をもたせることが可能である。 なお、この実施例では、マスクとして３×３要
素のものについて例示したが、このマスクの形は
任意でよく、RAMのデータ入出力D3，D4…を
使用することによつて、多くの行のシフトが行な
える。 第５図は本発明の他の実施例を示す構成ブロツ
ク図である。 この実施例においては、RAM１の出力と
RAM２の出力を交互に切換えて出力シフトレジ
スタ７に入力させるマルチプレクサ１０を設けた
ものである。また、画像信号をRAM１，２の
DI0入力に与え、各RAM１，２のDO1，DO2を他
方のRAMのDI1，DI2にそれぞれ接続し、各
RAM１，２のDO0〜DO2出力をマルチプレクサ
１０によつて切換えて取り出すようにしている。 この装置において、RAM２には、既に順番に
ｋ−1，ｋ−2，ｋ−3行目のデータが書き込まれ
ているとし、画像信号としてｋ行目のデータが入
力された場合、RAM１，２間のデータのやり取
りは、第２表の通りとなる。
の最大値ｎ−１は、RAM１，２のワード数に応
じて任意に決めることができるので、容易にビツ
ト数の多にシフトレジスタと同様の機能をさせる
ことができる。例えば、８ビツト×2048ワードの
RAMでは、最大2048ビツトのシフトレジスタと
同様の機能をもたせることが可能である。 なお、この実施例では、マスクとして３×３要
素のものについて例示したが、このマスクの形は
任意でよく、RAMのデータ入出力D3，D4…を
使用することによつて、多くの行のシフトが行な
える。 第５図は本発明の他の実施例を示す構成ブロツ
ク図である。 この実施例においては、RAM１の出力と
RAM２の出力を交互に切換えて出力シフトレジ
スタ７に入力させるマルチプレクサ１０を設けた
ものである。また、画像信号をRAM１，２の
DI0入力に与え、各RAM１，２のDO1，DO2を他
方のRAMのDI1，DI2にそれぞれ接続し、各
RAM１，２のDO0〜DO2出力をマルチプレクサ
１０によつて切換えて取り出すようにしている。 この装置において、RAM２には、既に順番に
ｋ−1，ｋ−2，ｋ−3行目のデータが書き込まれ
ているとし、画像信号としてｋ行目のデータが入
力された場合、RAM１，２間のデータのやり取
りは、第２表の通りとなる。
【表】
マルチプレクサ１０は、出力状態にあるRAM
からの出力データを選択し、これを出力シフトレ
ジスタ７に送り出す。これによつて、この実施例
においては、シフトされた画像データをｔ秒ごと
に連続的に得ることができる。 以上説明したように、本発明によれば、高価な
シフトレジスタを使用することなく画素数の多い
画像を扱うことのできるデイジタル画像シフト回
路が実現できる。
からの出力データを選択し、これを出力シフトレ
ジスタ７に送り出す。これによつて、この実施例
においては、シフトされた画像データをｔ秒ごと
に連続的に得ることができる。 以上説明したように、本発明によれば、高価な
シフトレジスタを使用することなく画素数の多い
画像を扱うことのできるデイジタル画像シフト回
路が実現できる。
第１図はデイジタル画像シフトを説明するため
の説明図、第２図は従来のデイジタル画像シフト
回路の一例を示す接続図、第３図は本発明に係る
回路の一例を示す構成ブロツク図、第４図はその
動作波形図、第５図は本発明の他の実施例を示す
構成ブロツク図である。 １，２……ランダムアクセスメモリ、３，４…
…ゲート回路、５，６……バツフアアンプ、７…
…出力シフトレジスタ、８……画像処理ロジツ
ク、９……制御回路。
の説明図、第２図は従来のデイジタル画像シフト
回路の一例を示す接続図、第３図は本発明に係る
回路の一例を示す構成ブロツク図、第４図はその
動作波形図、第５図は本発明の他の実施例を示す
構成ブロツク図である。 １，２……ランダムアクセスメモリ、３，４…
…ゲート回路、５，６……バツフアアンプ、７…
…出力シフトレジスタ、８……画像処理ロジツ
ク、９……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも前回の走査時の画像信号と今回の
走査時の画像信号が書き込み可能な第１、第２の
ランダムアクセスメモリ（RAM）と、 この第１、第２のRAMに互いに同一のアドレ
スを与えると共に一方がリード状態（出力状態）、
他方がライト状態（入力状態）に交互に入れ換わ
るように制御する制御回路と、 シフトすべき画像信号を前記第１または第２の
RAMに与える画像信号印加手段と、 前記第１のRAMから読み出された画像信号を
前記第２のRAMに書き込む信号経路と、 前記第２のRAMから読み出された画像信号を
前記第１のRAMに書き込む信号経路と、 前記第１または第２のRAMから読み出された
画像信号が印加される出力シフトレジスタとを備
え、 前記第１、第２のRAMには少なくとも前回の
走査時の画像信号が書き込まれ、 前記制御回路は一方のRAMに今回の走査時の
画像信号が書き込まれている状態のとき、他方の
RAMから読み出されている前回の走査時の画像
信号も同時に当該RAMに書き込まれるように制
御し、他方のRAMから読み出された画像信号を
シフトされた画像信号として得るようにしたデイ
ジタル画像シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163585A JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163585A JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864577A JPS5864577A (ja) | 1983-04-16 |
| JPS6411991B2 true JPS6411991B2 (ja) | 1989-02-28 |
Family
ID=15776704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163585A Granted JPS5864577A (ja) | 1981-10-14 | 1981-10-14 | ディジタル画像シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864577A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60151789A (ja) * | 1984-01-19 | 1985-08-09 | Hitachi Ltd | 多機能画像処理プロセツサ |
-
1981
- 1981-10-14 JP JP56163585A patent/JPS5864577A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864577A (ja) | 1983-04-16 |
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