JPH0638319B2 - 可変段数シフトレジスタ - Google Patents
可変段数シフトレジスタInfo
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- JPH0638319B2 JPH0638319B2 JP60285576A JP28557685A JPH0638319B2 JP H0638319 B2 JPH0638319 B2 JP H0638319B2 JP 60285576 A JP60285576 A JP 60285576A JP 28557685 A JP28557685 A JP 28557685A JP H0638319 B2 JPH0638319 B2 JP H0638319B2
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- shift register
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、空間積和演算等の局所近傍画像処理を実行す
る局所並列型の画像処理プロセツサにおいて、局所近傍
画像を切り出すシフトレジスタに係り、特に時分割処理
に適した可変段数シフトレジスタに関する。
る局所並列型の画像処理プロセツサにおいて、局所近傍
画像を切り出すシフトレジスタに係り、特に時分割処理
に適した可変段数シフトレジスタに関する。
デイジタル計算機を用いて画像処理を行う場合、通常、
画像データは、ラスタ走査と呼ばれる走査方式−主走査
方向が左から右、副走査方向が上から下の走査方式−に
より走査される。このため、空間積和演算などの局所近
傍演算を高速に実行する場合は、第２図のような回路を
用いて、局所画像を切り出す。
画像データは、ラスタ走査と呼ばれる走査方式−主走査
方向が左から右、副走査方向が上から下の走査方式−に
より走査される。このため、空間積和演算などの局所近
傍演算を高速に実行する場合は、第２図のような回路を
用いて、局所画像を切り出す。
第２図において、入力画像１はラスタ走査により走査さ
れる。走査された画像データは、シフトレジスタ１１と
ラインバツフア２に入力される。ラインバツフア２は、
画像データを入力画像１の１ラインを走査する時間だけ
遅延させる。ラインバツフア２の出力は、シフトレジス
タ２１とラインバツフア３に入力される。ラインバツフ
ア３は、ラインバツフア２と同様に、画像データを入力
画像１の１ラインを走査する時間だけ遅延させて、シフ
トレジスタ３１に出力する。シフトレジスタ１１，２
１，３１内の画像データは、それぞれシフトレジスタ１
２，２２，３２へ、さらにシフトレジスタ１３，２３，
３３へ順次転送される。この結果、９個のシフトレジス
タには隣接する３×３個の画素データが切り出される。
このようにして切り出された画素データと同数の演算回
路を用いることにより、これらの画素データを同時に演
算することができ、局所近傍画像演算の高速化を実現で
きる。
れる。走査された画像データは、シフトレジスタ１１と
ラインバツフア２に入力される。ラインバツフア２は、
画像データを入力画像１の１ラインを走査する時間だけ
遅延させる。ラインバツフア２の出力は、シフトレジス
タ２１とラインバツフア３に入力される。ラインバツフ
ア３は、ラインバツフア２と同様に、画像データを入力
画像１の１ラインを走査する時間だけ遅延させて、シフ
トレジスタ３１に出力する。シフトレジスタ１１，２
１，３１内の画像データは、それぞれシフトレジスタ１
２，２２，３２へ、さらにシフトレジスタ１３，２３，
３３へ順次転送される。この結果、９個のシフトレジス
タには隣接する３×３個の画素データが切り出される。
このようにして切り出された画素データと同数の演算回
路を用いることにより、これらの画素データを同時に演
算することができ、局所近傍画像演算の高速化を実現で
きる。
しかし、上記の方法によれば、局所近傍画像を形成する
画素データと同数の演算回路が必要となるため、ハード
ウエア量が大きくなる。これに対し、ハードウエア量を
小さくしたい場合や、同じハードウエア量でさらに大き
な局所近傍画像を処理したい場合がある。このような場
合には時分割に演算回路を使用し、部分的に並列演算す
る構成とする必要がある。
画素データと同数の演算回路が必要となるため、ハード
ウエア量が大きくなる。これに対し、ハードウエア量を
小さくしたい場合や、同じハードウエア量でさらに大き
な局所近傍画像を処理したい場合がある。このような場
合には時分割に演算回路を使用し、部分的に並列演算す
る構成とする必要がある。
特公昭56-35219では、時分割に演算した結果をため込ん
で記憶するシフトレジスタを設けることにより、積和演
算の時分割処理を実現している。しかし、この方法で
は、実現できる機能が積和演算に限られている。また、
この方法では、局所近傍画像を切り出すシフトレジスタ
がないため、局所近傍画像を保持できない。このため、
局所近傍画像とその中央の画素との演算を実現するよう
な場合には、回路が複雑になつてしまう。多くの局所近
傍画像演算を実現するためには、局所近傍画像を保持す
るシフトレジスタが必要となる。
で記憶するシフトレジスタを設けることにより、積和演
算の時分割処理を実現している。しかし、この方法で
は、実現できる機能が積和演算に限られている。また、
この方法では、局所近傍画像を切り出すシフトレジスタ
がないため、局所近傍画像を保持できない。このため、
局所近傍画像とその中央の画素との演算を実現するよう
な場合には、回路が複雑になつてしまう。多くの局所近
傍画像演算を実現するためには、局所近傍画像を保持す
るシフトレジスタが必要となる。
特開昭59-146366では、第３図に示すように、可変段数
のシフトレジスタ４１，４２，４３を直列接続した構成
が記載され、ステイツク走査−主走査方向が上から下、
副走査方向が左から右、副々走査方向が上から下の走査
方式−により入力画像１を走査することにより、局所近
傍演算の時分割処理を実現している。この方式では、ハ
ードウエア構成を非常に簡単にできる。しかし、ステイ
ツク走査は、繰返し同じ画像データを走査することにな
り、データのアクセス回数が多くなつてしまうという問
題がある。さらにステイツク走査は、主走査方向が上か
ら下であるため、メモリをアクセスする場合、メモリの
構造上、主走査方向が左から右のラスタ走査に比べ、ア
クセス速度が遅く、高速化に限界がある。
のシフトレジスタ４１，４２，４３を直列接続した構成
が記載され、ステイツク走査−主走査方向が上から下、
副走査方向が左から右、副々走査方向が上から下の走査
方式−により入力画像１を走査することにより、局所近
傍演算の時分割処理を実現している。この方式では、ハ
ードウエア構成を非常に簡単にできる。しかし、ステイ
ツク走査は、繰返し同じ画像データを走査することにな
り、データのアクセス回数が多くなつてしまうという問
題がある。さらにステイツク走査は、主走査方向が上か
ら下であるため、メモリをアクセスする場合、メモリの
構造上、主走査方向が左から右のラスタ走査に比べ、ア
クセス速度が遅く、高速化に限界がある。
前記特公昭56-35219では時分割処理が可能であるが、シ
フトレジスタを演算装置の後段に設けているので、時分
割演算の処理が積和演算に限定されてしまうという問題
点を有していた。
フトレジスタを演算装置の後段に設けているので、時分
割演算の処理が積和演算に限定されてしまうという問題
点を有していた。
更に、特開昭59-146366号では、可変段数のシフトレジ
スタ構成であるがステイツク走査という特殊な走査法を
用いて時分割処理を実現したため、ラスタ走査に比べて
メモリのアクセス速度がどうしても遅くなり、ラスタ走
査を用いた時分割処理について配慮がなされていなかつ
た。
スタ構成であるがステイツク走査という特殊な走査法を
用いて時分割処理を実現したため、ラスタ走査に比べて
メモリのアクセス速度がどうしても遅くなり、ラスタ走
査を用いた時分割処理について配慮がなされていなかつ
た。
本発明の目的は、高速走査可能なラスタ走査により走査
された画像データから、局所近傍画像を形成する画素デ
ータを切り出し、時分割に演算回路に供給し、局所近傍
画像演算の部分的な並列演算を可能とする可変段数シフ
トレジスタを提供することにある。
された画像データから、局所近傍画像を形成する画素デ
ータを切り出し、時分割に演算回路に供給し、局所近傍
画像演算の部分的な並列演算を可能とする可変段数シフ
トレジスタを提供することにある。
上記目的を達成するための本発明の特徴は、入力された
ｍ行×ｎ列（ｍ、ｎは、２以上の整数）の外部データを
保持するために、ｎ段のデータ遅延を行なうｍ個のシフ
トレジスタと、該シフトレジスタの各段の出力を選択出
力するセレクタを備え、 ｍ×ｎクロック毎に１回、外部データを入力して１段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、ｍ×ｎクロック毎に１回、上記
１段のシフト動作をする間に、第１段目のｍ個のデータ
から第ｎ段目のｍ個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことである。
ｍ行×ｎ列（ｍ、ｎは、２以上の整数）の外部データを
保持するために、ｎ段のデータ遅延を行なうｍ個のシフ
トレジスタと、該シフトレジスタの各段の出力を選択出
力するセレクタを備え、 ｍ×ｎクロック毎に１回、外部データを入力して１段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、ｍ×ｎクロック毎に１回、上記
１段のシフト動作をする間に、第１段目のｍ個のデータ
から第ｎ段目のｍ個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことである。
局所近傍画像を形成する画素データを切り出す可変段数
シフトレジスタにおいて、可変段数シフトレジスタへ画
素データを入力、シフトする操作を、クロック信号に対
して間欠的に行うよう制御するシフト操作制御手段を設
けたことにより、１つの局所近傍画像を時分割処理する
間、これらの画素データは可変段数シフトレジスタ内に
保持される。
シフトレジスタにおいて、可変段数シフトレジスタへ画
素データを入力、シフトする操作を、クロック信号に対
して間欠的に行うよう制御するシフト操作制御手段を設
けたことにより、１つの局所近傍画像を時分割処理する
間、これらの画素データは可変段数シフトレジスタ内に
保持される。
また、可変段数シフトレジスタの出力を選択するセレク
タの選択制御信号をクロック毎に切り換える出力選択制
御手段を設けたことにより、可変段数シフトレジスタ内
に保持された画素データを時分割に演算回路に供給でき
る。
タの選択制御信号をクロック毎に切り換える出力選択制
御手段を設けたことにより、可変段数シフトレジスタ内
に保持された画素データを時分割に演算回路に供給でき
る。
以下、本発明の実施例を図面を用いて説明する。
第４図は、ラスタ走査により走査される入力画像１に対
し、３回の時分割処理により３×３の局所近傍画像演算
を実行し、出力画像４を算出する画像処理プロセツサ５
の構成を示す。
し、３回の時分割処理により３×３の局所近傍画像演算
を実行し、出力画像４を算出する画像処理プロセツサ５
の構成を示す。
ラスタ走査された入力画像１は、３マシンサイクルに１
画素ずつ可変段数シフトレジスタ（VSR）１０およびラ
インバツフア２に入力される。ラインバツフア２は、画
像データを入力画像１の１ラインを走査する時間だけ遅
延させる。ラインバツフア２の出力は、ＶＳＲ２０とラ
インバツフア３に入力される。ラインバツフア３は、ラ
インバツフア２と同様に、画像データを入力画像１の１
ラインを走査する時間だけ遅延させと、ＶＳＲ３０に出
力する。ＶＳＲ１０，２０，３０は、３マシンサイクル
に一度画素データを入力するとともにシフトを行う。こ
のとき、出力画像４の１つの画素データを算出するのに
必要な９個の局所近傍画像データが、ＶＳＲ１０，２
０，３０の内部に３マシンサイクルの間保持されること
になる。
画素ずつ可変段数シフトレジスタ（VSR）１０およびラ
インバツフア２に入力される。ラインバツフア２は、画
像データを入力画像１の１ラインを走査する時間だけ遅
延させる。ラインバツフア２の出力は、ＶＳＲ２０とラ
インバツフア３に入力される。ラインバツフア３は、ラ
インバツフア２と同様に、画像データを入力画像１の１
ラインを走査する時間だけ遅延させと、ＶＳＲ３０に出
力する。ＶＳＲ１０，２０，３０は、３マシンサイクル
に一度画素データを入力するとともにシフトを行う。こ
のとき、出力画像４の１つの画素データを算出するのに
必要な９個の局所近傍画像データが、ＶＳＲ１０，２
０，３０の内部に３マシンサイクルの間保持されること
になる。
ＶＳＲ１０，２０，３０に保持された局所近傍画像デー
タは、３マシンサイクルの間に時分割に読出され、それ
ぞれ演算回路（ＰＥ）１５，２５，３５に入力される。
ＰＥ１５，２５，３５では、それぞれ、ＶＳＲ１０，２
０，３０から供給される画素データと、対応する係数メ
モリ（Ｍ）１４，２４，３４から供給される荷重係数と
の積が計算され、その演算結果がＡＬＵ４０で統合され
る。このようにして、１つの局所近傍画像を形成する画
素データの演算結果は、ＡＬＵ４０から３回に分けて出
力され、ＡＬＵ４５およびレジスタ４６により３マシン
サイクルの間に結合され、出力画像４として画像処理プ
ロセツサ５から出力される。また、コントロールロジツ
ク４７は、画像処理プロセツサ５のタイミング制御、フ
アンクシヨン設定等を行う。
タは、３マシンサイクルの間に時分割に読出され、それ
ぞれ演算回路（ＰＥ）１５，２５，３５に入力される。
ＰＥ１５，２５，３５では、それぞれ、ＶＳＲ１０，２
０，３０から供給される画素データと、対応する係数メ
モリ（Ｍ）１４，２４，３４から供給される荷重係数と
の積が計算され、その演算結果がＡＬＵ４０で統合され
る。このようにして、１つの局所近傍画像を形成する画
素データの演算結果は、ＡＬＵ４０から３回に分けて出
力され、ＡＬＵ４５およびレジスタ４６により３マシン
サイクルの間に結合され、出力画像４として画像処理プ
ロセツサ５から出力される。また、コントロールロジツ
ク４７は、画像処理プロセツサ５のタイミング制御、フ
アンクシヨン設定等を行う。
第１図に、ＶＳＲ１０の詳細を示す。本実施例では、Ｖ
ＳＲ１０は、シフト操作を行なう読出し信号制御部１
８、出力選択制御部１９、可変段数シフトレジスタセル
（ｖｓｒ）１００からなる。入力画像１からラスタ走査
された画素データは、８ビツトのデータとして入力デー
タ線1007からｖｓｒ１００に入力される。また、ｖｓｒ
１００の出力は、出力データ線１００８を介してPE15に
入力される。ｖｓｒ１００は、１マシンサイクルの間
に、データの読出し、書込みを行うことにより、データ
の入力、シフトを実行する。本実施例では、ｖｓｒ１０
０は、クロックに同期した書込み可能信号φ１1001と、
読出し信号制御部１８から出力される読出し可能信号φ
２′1006により、データの書込み、読出しを実行する。
また、出力選選択制御部１９から出力される出力選択信
号1015は、ｖｓｒ１００内に埋込まれた、セレクタを構
成するクロックトゲート1500に入力される。出力選択信
号1015がHighとなつたｖｓｒ１００内のデータが、セレ
クタの出力として出力データ線1008に出力される。
ＳＲ１０は、シフト操作を行なう読出し信号制御部１
８、出力選択制御部１９、可変段数シフトレジスタセル
（ｖｓｒ）１００からなる。入力画像１からラスタ走査
された画素データは、８ビツトのデータとして入力デー
タ線1007からｖｓｒ１００に入力される。また、ｖｓｒ
１００の出力は、出力データ線１００８を介してPE15に
入力される。ｖｓｒ１００は、１マシンサイクルの間
に、データの読出し、書込みを行うことにより、データ
の入力、シフトを実行する。本実施例では、ｖｓｒ１０
０は、クロックに同期した書込み可能信号φ１1001と、
読出し信号制御部１８から出力される読出し可能信号φ
２′1006により、データの書込み、読出しを実行する。
また、出力選選択制御部１９から出力される出力選択信
号1015は、ｖｓｒ１００内に埋込まれた、セレクタを構
成するクロックトゲート1500に入力される。出力選択信
号1015がHighとなつたｖｓｒ１００内のデータが、セレ
クタの出力として出力データ線1008に出力される。
読出し信号制御部１８は、クロックに同期した読出し可
能信号1002を入力とし、間欠的にHighとなる読出し可能
信号1006を出力する。第１図では、シフト操作を行なう
読出し信号制御部１８は、４ｂｉｔダウンカウンタ１０
４、ハーフレジスタ（ＨＲ）１０２、遅延回路１０１か
らなる。
能信号1002を入力とし、間欠的にHighとなる読出し可能
信号1006を出力する。第１図では、シフト操作を行なう
読出し信号制御部１８は、４ｂｉｔダウンカウンタ１０
４、ハーフレジスタ（ＨＲ）１０２、遅延回路１０１か
らなる。
４ｂｉｔダウンカウンタ１０４は、クロック毎にカウン
トダウンするカウンタである。リセツト信号1000がHigh
になるか、カウンタ出力1004がゼロになつたとき、ロー
ド信号1024がHighになり、その次のマシンサイクルで４
ｂｉｔデータMSKTMS1014が、４ｂｉｔダウンカウンタ１
０４にロードされる。ＨＲ１０２および遅延回路１０１
は、ロード信号1024がHighとなつた次のマシンサイクル
で読出し可能信号1006がHighとなるように、ロード信号
1024を半マシンサイクル遅らせた読出し制御信号1005を
生成する。
トダウンするカウンタである。リセツト信号1000がHigh
になるか、カウンタ出力1004がゼロになつたとき、ロー
ド信号1024がHighになり、その次のマシンサイクルで４
ｂｉｔデータMSKTMS1014が、４ｂｉｔダウンカウンタ１
０４にロードされる。ＨＲ１０２および遅延回路１０１
は、ロード信号1024がHighとなつた次のマシンサイクル
で読出し可能信号1006がHighとなるように、ロード信号
1024を半マシンサイクル遅らせた読出し制御信号1005を
生成する。
出力選択制御部１９は、３ｂｉｔアツプカウンタ１０３
およびデコーダ1015からなり、出力選択信号1015を、１
マシンサイクル毎に切り換える。３ｂｉｔアツプカウン
タは、クロツク毎にカウントアツプするカウンタであ
る。リセツト信号1000がHighになるか、カウンタ出力10
03が３ｂｉｔデータＴＷＳと一致したときリセツト信号
1023がHighとなり、その次のマシンサイクルで３ｂｉｔ
アツプカウンタ１０３がリセツトされる。３ｂｉｔアツ
プカウンタ１０３の出力1003は、デコーダ１０５により
デコードされ、出力選択信号1015となる。尚、シフトレ
ジスタの段数はＴＭＳ信号により可変とすることがで
き、ＴＭＳを所定値に設定すると段数は（ＴＭＳ＋１）
となる。
およびデコーダ1015からなり、出力選択信号1015を、１
マシンサイクル毎に切り換える。３ｂｉｔアツプカウン
タは、クロツク毎にカウントアツプするカウンタであ
る。リセツト信号1000がHighになるか、カウンタ出力10
03が３ｂｉｔデータＴＷＳと一致したときリセツト信号
1023がHighとなり、その次のマシンサイクルで３ｂｉｔ
アツプカウンタ１０３がリセツトされる。３ｂｉｔアツ
プカウンタ１０３の出力1003は、デコーダ１０５により
デコードされ、出力選択信号1015となる。尚、シフトレ
ジスタの段数はＴＭＳ信号により可変とすることがで
き、ＴＭＳを所定値に設定すると段数は（ＴＭＳ＋１）
となる。
第５図は、１ｂｉｔ１段のｖｓｒ１００の詳細を示す、
ｖｓｒ１００は、１マシンサイクルの前半にｖｓｒ１０
０内のデータを出力線1011に読出し、後半に入力線1010
からのデータをｖｓｒ100内に書込むことにより、デー
タのシフトを実行する。入力線1010は、初段のｖｓｒ１
００では入力データ線1007と接続され、初段以外のｖｓ
ｒ100では前段のｖｓｒ１００の出力線1011と接続され
る。ｖｓｒ１００内のデータは、出力選択信号1015がHi
ghとなつたとき、出力データ線1008に出力される。
ｖｓｒ１００は、１マシンサイクルの前半にｖｓｒ１０
０内のデータを出力線1011に読出し、後半に入力線1010
からのデータをｖｓｒ100内に書込むことにより、デー
タのシフトを実行する。入力線1010は、初段のｖｓｒ１
００では入力データ線1007と接続され、初段以外のｖｓ
ｒ100では前段のｖｓｒ１００の出力線1011と接続され
る。ｖｓｒ１００内のデータは、出力選択信号1015がHi
ghとなつたとき、出力データ線1008に出力される。
第６図は、MSKTMS＝５，ＴＭＳ＝２としたときのＶＳＲ
１０の動作を、第７図はそのタイミングチヤートを示
す。ＶＳＲ１０は、（MSKTMS＋１）マシンサイクルに一
度データを入力、シフトし、（ＴＭＳ＋１）マシンサイ
クルでＶＳＲ１０内のデータを順次出力する。第６図の
場合、６マシンサイクルに一度データが入力、シフトさ
れ、３マシンサイクルの間にＶＳＲ１０内のデータが順
次出力される。
１０の動作を、第７図はそのタイミングチヤートを示
す。ＶＳＲ１０は、（MSKTMS＋１）マシンサイクルに一
度データを入力、シフトし、（ＴＭＳ＋１）マシンサイ
クルでＶＳＲ１０内のデータを順次出力する。第６図の
場合、６マシンサイクルに一度データが入力、シフトさ
れ、３マシンサイクルの間にＶＳＲ１０内のデータが順
次出力される。
第６図，第７図の，……は、それぞれ第１，……，
第９のマシンサイクルを示している。第１のマシンサイ
クルは、ＶＳＲ１０にデータＡ，Ｂが格納されており、
データＣが入力データ線1007に到達している状態を示
す。このとき、リセツト信号1000をHighにすると、第２
のマシンサイクルで４ｂｉｔダウンカウンタ，３ｂｉｔ
アツプカウンタがそれぞれ初期状態になる。さらに、第
１のマシンサイクルから第２のマシンサイクルにかけ
て、読出し制御信号（ＲＤＥＮ）1005がHighとなるた
め、第２のマシンサイクルにおいて読出し可能信号
φ２′がHighとなる。その結果、第１のマシンサイクル
から第２のマシンサイクルにかけて、データＣがＶＳＲ
１０に入力されるとともに、データＡ，Ｂがそれぞれ右
へ１段シフトされることになる。
第９のマシンサイクルを示している。第１のマシンサイ
クルは、ＶＳＲ１０にデータＡ，Ｂが格納されており、
データＣが入力データ線1007に到達している状態を示
す。このとき、リセツト信号1000をHighにすると、第２
のマシンサイクルで４ｂｉｔダウンカウンタ，３ｂｉｔ
アツプカウンタがそれぞれ初期状態になる。さらに、第
１のマシンサイクルから第２のマシンサイクルにかけ
て、読出し制御信号（ＲＤＥＮ）1005がHighとなるた
め、第２のマシンサイクルにおいて読出し可能信号
φ２′がHighとなる。その結果、第１のマシンサイクル
から第２のマシンサイクルにかけて、データＣがＶＳＲ
１０に入力されるとともに、データＡ，Ｂがそれぞれ右
へ１段シフトされることになる。
一方、第２のマシンサイクルから、第７のマシンサイク
ルの間、３ｂｉｔアツプカウンタ１０３が０，１，２，
０，１，２とカウントを続ける。この結果、出力データ
線1008に、ＶＳＲ１０内のデータＡ，Ｂ，Ｃが、Ｃ，
Ｂ，Ａ，Ｃ，Ｂ，Ａの順に出力される。
ルの間、３ｂｉｔアツプカウンタ１０３が０，１，２，
０，１，２とカウントを続ける。この結果、出力データ
線1008に、ＶＳＲ１０内のデータＡ，Ｂ，Ｃが、Ｃ，
Ｂ，Ａ，Ｃ，Ｂ，Ａの順に出力される。
第７のマシンサイクルでは、次の画素データＤが、入力
データ線1007に到達する。このとき、４ｂｉｔダウンカ
ウンタ１０４が０を出力し、第７のマシンサイクルから
第８のマシンサイクルにかけてＲＤＥＮ1005がHighとな
り、第１，第２のマシンサイクルと同様に、第７のマシ
ンサイクルから第８のマシンサイクルにかけて、データ
ＤがＶＳＲ１０に入力されるとともに、データＢ，Ｃが
右へ１段シフトされ、データＡが捨てられる。以後、第
８のマシンサイクルから６マシンサイクルの間データ
Ｂ，Ｃ，Ｄが保持され、第２から第７のマシンサイクル
と同様に、ＶＳＲ１０内のデータＢ，Ｃ，Ｄが、Ｄ，
Ｃ，Ｂ，Ｄ，Ｃ，Ｂの順に順次読出される。
データ線1007に到達する。このとき、４ｂｉｔダウンカ
ウンタ１０４が０を出力し、第７のマシンサイクルから
第８のマシンサイクルにかけてＲＤＥＮ1005がHighとな
り、第１，第２のマシンサイクルと同様に、第７のマシ
ンサイクルから第８のマシンサイクルにかけて、データ
ＤがＶＳＲ１０に入力されるとともに、データＢ，Ｃが
右へ１段シフトされ、データＡが捨てられる。以後、第
８のマシンサイクルから６マシンサイクルの間データ
Ｂ，Ｃ，Ｄが保持され、第２から第７のマシンサイクル
と同様に、ＶＳＲ１０内のデータＢ，Ｃ，Ｄが、Ｄ，
Ｃ，Ｂ，Ｄ，Ｃ，Ｂの順に順次読出される。
本実施例によれば、間欠的に入力される。ラスタ走査さ
れた入力画像１から、局所近傍画像を切り出して可変段
数シフトレジスタに保持することができる。また、保持
された局所近傍画像データを、時分割に順次演算回路に
供給することができる。
れた入力画像１から、局所近傍画像を切り出して可変段
数シフトレジスタに保持することができる。また、保持
された局所近傍画像データを、時分割に順次演算回路に
供給することができる。
第８図に他の実施例を示す。第８図はＶＳＲ１０の別の
構成を示す。ここでは、ＶＳＲ１０は、シフト操作を行
なう書込み信号制御部２８、出力選択制御部１９、可変
段数シフトレジスタセル（ｖｓｒ）１００からなる。本
実施例では、ｖｓｒ１００は、書込み信号制御部２８か
ら出力される書込み可能信号φ１′1106と、クロックに
同期した読出し可能信号φ２1002により、データの書込
み、読出しを実行する。
構成を示す。ここでは、ＶＳＲ１０は、シフト操作を行
なう書込み信号制御部２８、出力選択制御部１９、可変
段数シフトレジスタセル（ｖｓｒ）１００からなる。本
実施例では、ｖｓｒ１００は、書込み信号制御部２８か
ら出力される書込み可能信号φ１′1106と、クロックに
同期した読出し可能信号φ２1002により、データの書込
み、読出しを実行する。
書込み信号制御部２８は、第１図に示した読出し信号制
御部１８に対応しており、シフト操作を行なうものでク
ロックに同期した書込み可能信号1001を入力とし、間欠
的にHighとなる書込み可能信号1106を出力する。第８図
では、書込み信号制御部２８は、４ｂｉｔダウンカウン
タ１０４からなる。ここでは、４ｂｉｔダウンカウンタ
１０４のロード信号1024を、そのまま書込み制御信号と
して用いる。
御部１８に対応しており、シフト操作を行なうものでク
ロックに同期した書込み可能信号1001を入力とし、間欠
的にHighとなる書込み可能信号1106を出力する。第８図
では、書込み信号制御部２８は、４ｂｉｔダウンカウン
タ１０４からなる。ここでは、４ｂｉｔダウンカウンタ
１０４のロード信号1024を、そのまま書込み制御信号と
して用いる。
第９図に、本実施例において、MSKTMS＝５，ＴＭＳ＝２
としたときの、ＶＳＲ１０のタイミングチヤートを示
す。ＶＳＲ１０の動作は、第６図に示した前記実施例と
同じである。第９図では、第１および第７のマシンサイ
クルにおいて、４ｂｉｔダウンカウンタ１０４のロード
信号1024がHighとなり、書込み可能信号φ１′がHighに
なる。この結果、第１のマシンサイクルから第２のマシ
ンサイクルにかけて、データＣがＶＳＲ１０に入力され
るとともに、データＡ，Ｂがそれぞれ右へ１段シフトさ
れる。また、第７のマシンサイクルから第８のマシンサ
イクルにかけて、データＤがＶＳＲ１０に入力され、デ
ータＢ，Ｃがそれぞれ右へ１段シフトされる。
としたときの、ＶＳＲ１０のタイミングチヤートを示
す。ＶＳＲ１０の動作は、第６図に示した前記実施例と
同じである。第９図では、第１および第７のマシンサイ
クルにおいて、４ｂｉｔダウンカウンタ１０４のロード
信号1024がHighとなり、書込み可能信号φ１′がHighに
なる。この結果、第１のマシンサイクルから第２のマシ
ンサイクルにかけて、データＣがＶＳＲ１０に入力され
るとともに、データＡ，Ｂがそれぞれ右へ１段シフトさ
れる。また、第７のマシンサイクルから第８のマシンサ
イクルにかけて、データＤがＶＳＲ１０に入力され、デ
ータＢ，Ｃがそれぞれ右へ１段シフトされる。
本実施例によれば、前記実施例と同じ効果を、前記実施
例に比べ少ないハードウエア量で実現できる。
例に比べ少ないハードウエア量で実現できる。
第１０図に、さらに他の実施例を示す。ここでは、ＶＳ
Ｒ１０は、シフト操作を行なう書込み制御部２８、出力
選択制御部２９、可変段数シフトレジスタセル（ｖｓ
ｒ）１００からなる。
Ｒ１０は、シフト操作を行なう書込み制御部２８、出力
選択制御部２９、可変段数シフトレジスタセル（ｖｓ
ｒ）１００からなる。
本実施例における出力選択制御部２９は、３ｂｉｔアツ
プカウンタ１０３、ＲＡＭ２０３、デコーダ１０５から
なる。３ｂｉｔアツプカウンタ１０３のカウンタ出力線
1003は、ＲＡＭ２０３のアドレス線となり、カウンタ出
力線1003により指定されたアドレスの内容がＲＡＭ出力
線2003から出力され、デコーダ１０５に入り、出力選択
信号1015に変換され、ｖｓｒ１００に供給される。
プカウンタ１０３、ＲＡＭ２０３、デコーダ１０５から
なる。３ｂｉｔアツプカウンタ１０３のカウンタ出力線
1003は、ＲＡＭ２０３のアドレス線となり、カウンタ出
力線1003により指定されたアドレスの内容がＲＡＭ出力
線2003から出力され、デコーダ１０５に入り、出力選択
信号1015に変換され、ｖｓｒ１００に供給される。
ＲＡＭ２０３のアドレス０，１，２に、それぞれ０，
２，４をあらかじめ記憶させた場合の、ＶＳＲ１０の動
作を第１１図に、タイムチヤートを第１２図に示す。第
１１図，第１２図では、MSKTMS，ＴＭＳは、それぞれ
５，２である。
２，４をあらかじめ記憶させた場合の、ＶＳＲ１０の動
作を第１１図に、タイムチヤートを第１２図に示す。第
１１図，第１２図では、MSKTMS，ＴＭＳは、それぞれ
５，２である。
第１のマシンサイクルから第２のマシンサイクルにかけ
てデータの入力およびシフトが実行された後、第２のマ
シンサイクルから第７のマシンサイクルまで、クロック
毎にＲＡＭ出力2003により指定されるｖｓｒ１００の内
容Ａ，Ｃ，Ｅが、Ｅ，Ｃ，Ａ，Ｅ，Ｃ，Ａの順に読出さ
れる。第７のマシンサイクルから第８のマシンサイクル
にかけてデータのシフト、入力が実行された後は、第８
のマシンサイクル以降、ＲＡＭ出力2003により、ｖｓｒ
１００の内容Ｂ，Ｄ，Ｆが、Ｆ，Ｄ，Ｂ，Ｆ，Ｄ，Ｂの
順に読出されることになる。
てデータの入力およびシフトが実行された後、第２のマ
シンサイクルから第７のマシンサイクルまで、クロック
毎にＲＡＭ出力2003により指定されるｖｓｒ１００の内
容Ａ，Ｃ，Ｅが、Ｅ，Ｃ，Ａ，Ｅ，Ｃ，Ａの順に読出さ
れる。第７のマシンサイクルから第８のマシンサイクル
にかけてデータのシフト、入力が実行された後は、第８
のマシンサイクル以降、ＲＡＭ出力2003により、ｖｓｒ
１００の内容Ｂ，Ｄ，Ｆが、Ｆ，Ｄ，Ｂ，Ｆ，Ｄ，Ｂの
順に読出されることになる。
本実施例によれば、ＲＡＭにあらかじめデータを設定し
ておくことにより、可変段数シフトレジスタ内の任意の
データを、任意の順序で読出すことが可能となり、飛び
飛びの局所近傍画像の時分割処理を効率良く実現できる
効果がある。
ておくことにより、可変段数シフトレジスタ内の任意の
データを、任意の順序で読出すことが可能となり、飛び
飛びの局所近傍画像の時分割処理を効率良く実現できる
効果がある。
尚、今まで述べた実施例は画像データを処理する場合に
ついて述べたが、本発明は一般に積和演算を行なうもの
について広く適用可能である。
ついて述べたが、本発明は一般に積和演算を行なうもの
について広く適用可能である。
上記のように、本発明の可変段数シフトレジスタによれ
ば、高速走査可能なラスタ走査により走査された入力画
像から、局所近傍画像データを切り出し、該局所近傍画
像データを時分割に演算回路に供給できるので、局所近
傍画像演算を少ないハードウエア量で高速に実現できる
効果がある。
ば、高速走査可能なラスタ走査により走査された入力画
像から、局所近傍画像データを切り出し、該局所近傍画
像データを時分割に演算回路に供給できるので、局所近
傍画像演算を少ないハードウエア量で高速に実現できる
効果がある。
第１図は本発明の一実胞例にかかる可変段数シフトレジ
スタの構成を示す図、第２図，第３図は局所近傍画像演
算の演算方法を示す図、第４図は画像処理プロセツサの
全体構成図、第５図は可変段数シフトレジスタ（ｖｓ
ｒ）を示す図、第６図は一実施例にかかる可変段数のシ
フトレジスタの動作説明図、第７図は第６図のタイミン
グチヤート、第８図は他の実施例にかかる可変段数シフ
トレジスタを示す図、第９図は他の実施例のタイムチヤ
ート、第１０図は他の実施例にかかる可変段数シフトレ
ジスタを示す図、第１１図は他の実施例にかかる動作説
明図、第１２図は第１１図のタイミングチヤートであ
る。 １……入力画像、２，３……ラインバツフア、４……出
力画像、５……画像処理プロセツサ、１０，２０，３０
……可変段数シフトレジスタ、１８……読出し信号制御
部、１９……出力選択制御部、２８……書込み信号制御
部、１００……可変段数シフトレジスタセル（ｖｓ
ｒ）。
スタの構成を示す図、第２図，第３図は局所近傍画像演
算の演算方法を示す図、第４図は画像処理プロセツサの
全体構成図、第５図は可変段数シフトレジスタ（ｖｓ
ｒ）を示す図、第６図は一実施例にかかる可変段数のシ
フトレジスタの動作説明図、第７図は第６図のタイミン
グチヤート、第８図は他の実施例にかかる可変段数シフ
トレジスタを示す図、第９図は他の実施例のタイムチヤ
ート、第１０図は他の実施例にかかる可変段数シフトレ
ジスタを示す図、第１１図は他の実施例にかかる動作説
明図、第１２図は第１１図のタイミングチヤートであ
る。 １……入力画像、２，３……ラインバツフア、４……出
力画像、５……画像処理プロセツサ、１０，２０，３０
……可変段数シフトレジスタ、１８……読出し信号制御
部、１９……出力選択制御部、２８……書込み信号制御
部、１００……可変段数シフトレジスタセル（ｖｓ
ｒ）。
フロントページの続き (72)発明者 浅田 和佳 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (56)参考文献 特開 昭58−124325（ＪＰ，Ａ)
Claims (7)
- 【請求項１】入力されたｍ行×ｎ列（ｍ、ｎは、２以上
の整数）の外部データを保持するために、ｎ段のデータ
遅延を行なうｍ個のシフトレジスタと、該シフトレジス
タの各段の出力を選択出力するセレクタを備え、 ｍ×ｎクロック毎に１回、外部データを入力して１段の
シフト動作をするように前記シフトレジスタを制御する
シフト操作制御手段と、ｍ×ｎクロック毎に１回、上記
１段のシフト動作をする間に、第１段目のｍ個のデータ
から第ｎ段目のｍ個のデータまでを順次切り換えて出力
データとするように前記セレクタを制御する出力選択制
御手段とを設けたことを特徴とする可変段数シフトレジ
スタ。 - 【請求項２】特許請求の範囲第１項において、前記シフ
ト操作制御手段を、前記シフトレジスタの各段のデータ
のシフト出力を可能とする読出し可能信号の制御を行
い、かつ該読出し可能信号をクロック信号に対して間欠
的に発生させる読出し信号制御手段としたことを特徴と
する可変段数シフトレジスタ。 - 【請求項３】特許請求の範囲第２項において、前記読出
し信号制御手段を、クロック毎にカウントを実行し、あ
らかじめ設定された間隔で初期状態となるカウンタと、
該カウンタの出力が、一定の条件を満たすとき該読出し
可能信号を発生させる読出し信号発生回路により構成す
ることを特徴とした可変段数シフトレジスタ。 - 【請求項４】特許請求の範囲第１項において、前記シフ
ト操作制御手段を、前記シフトレジスタの各段のデータ
のシフト入力を可能とする書込み可能信号の制御を行
い、該書込み可能信号をクロツク信号に対して間欠的に
発生させる書込み信号制御手段とした可変段数シフトレ
ジスタ。 - 【請求項５】特許請求の範囲第４項において、前記書込
み信号制御手段を、クロック毎にカウントを実行し、あ
らかじめ設定された間隔で初期状態となるカウンタと、
該カウンタの出力が、一定の条件を満たすとき該書込み
可能信号を発生させる書込み信号発生回路により構成す
ることを特徴とした可変段数シフトレジスタ。 - 【請求項６】特許請求の範囲第４項において、前記出力
選択制御手段を、クロック毎にカウントを実行し、あら
かじめ設定された間隔で初期状態となるカウンタと、該
カウンタの出力をデコードし、該セレクタの出力選択制
御信号を発生するデコードにより構成することを特徴と
した可変段数シフトレジスタ。 - 【請求項７】特許請求の範囲第１項において、前記出力
選択制御手段を、クロック毎にカウントを実行し、あら
かじめ設定された間隔で初期状態となるカウンタと、該
カウンタの出力をアドレスとする情報記憶手段と、該情
報記憶手段からの出力をデコードし、該セレクタの出力
選択制御信号を発生するデコードにより構成することを
特徴とする可変段数シフトレジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285576A JPH0638319B2 (ja) | 1985-12-20 | 1985-12-20 | 可変段数シフトレジスタ |
| CA000500718A CA1249376A (en) | 1985-02-01 | 1986-01-30 | Parallel image processor |
| EP19860101338 EP0189943B1 (en) | 1985-02-01 | 1986-01-31 | Parallel image processor |
| DE19863686822 DE3686822T2 (de) | 1985-02-01 | 1986-01-31 | Parallel- bildverarbeitungsgeraet. |
| US07/963,675 US5274717A (en) | 1985-02-01 | 1992-10-20 | Parallel image processor for performing local neighboring image processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285576A JPH0638319B2 (ja) | 1985-12-20 | 1985-12-20 | 可変段数シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145599A JPS62145599A (ja) | 1987-06-29 |
| JPH0638319B2 true JPH0638319B2 (ja) | 1994-05-18 |
Family
ID=17693342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285576A Expired - Lifetime JPH0638319B2 (ja) | 1985-02-01 | 1985-12-20 | 可変段数シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638319B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112992248A (zh) * | 2021-03-12 | 2021-06-18 | 西安交通大学深圳研究院 | 一种基于fifo的可变长循环移位寄存器的pe计算单元结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
-
1985
- 1985-12-20 JP JP60285576A patent/JPH0638319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145599A (ja) | 1987-06-29 |
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