DE3686822T2

DE3686822T2 - Parallel- bildverarbeitungsgeraet.

Info

Publication number: DE3686822T2
Application number: DE19863686822
Authority: DE
Inventors: Kazuyoshi Asada; Tadashi Fukushima; Kotaro Hirasawa; Takeshi Katoh; Yoshiki Kobayashi; Shuuichi Miura; Yoshiyuki Okuyama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-01
Filing date: 1986-01-31
Publication date: 1993-03-25
Anticipated expiration: 2006-02-01
Also published as: EP0189943B1; EP0189943A3; DE3686822D1; CA1249376A; EP0189943A2

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft einen Prozessor für parallele Bildverarbeitung, der Ortsnachbarschafts(kern)-Bildverarbeitungen ausführt, wie eine räumliche Faltungsbearbeitung.
Bildverarbeitung zum Verarbeiten von Bilddaten wird in eine Vorverarbeitung, eine Merkmalsentnahmeverarbeitung, eine Beurteilungsverarbeitung, usw. klassifiziert, und der erfindungsgemäße Parallel-Bildverarbeitungsprozessor ist dafür geeignet, hauptsächlich die Vorverarbeitung auszuführen.
Es ist erwünscht, daß diese Vorverarbeitung durch einen Bildprozessor ausgeführt wird, der vielseitig ist und Hochgeschwindigkeitsverarbeitung zuläßt. Da sich die zu verarbeitenden Bilddaten jedoch zweidimensional erstrecken, ist es schwierig, alle Bilddaten parallel zu verarbeiten. Daher wird Parallelverarbeitung oft für Operationen zwischen örtlich benachbarten Bilddaten ausgeführt, wie eine räumliche Faltungsbearbeitung, die zur Störungsverringerung und Kantenverbesserung dienen soll. Um derartige örtlich benachbarte Bilddaten zu verarbeiten, wurde eine LSI-Schaltung eines Bildprozessors vom Typ mit örtlich paralleler Verarbeitung vorgeschlagen, der in EP-A-0118053 (die einen Bildprozessor mit den im ersten Teil von Anspruch 1 enthaltenen Merkmalen zeigt) und US-A-4,550,437 offenbart ist. Diese Schaltung war großintegriert, unter Verwendung einer Parallelbearbeitungsschaltung als Hauptmodul, die Teile der örtlich benachbarten Daten parallel bearbeitet; mehrere Hauptmodule sind vorhanden, oder ein Hauptmodul wird einer Zeitmultiplexverarbeitung unterzogen, um die Größe des örtlichen Bildbereichs zu erweitern, wodurch Parallelverarbeitung örtlich benachbarter Bearbeitungen mit hoher Geschwindigkeit und Vielseitigkeit ausgeführt wird.
Genauer gesagt, weist dieser Prozessor eine m · n (m. n: ganze Zahlen) örtlich parallele Bildverarbeitung in solcher Weise auf, daß (1) m Hauptmodule mit jeweils einer Arithmetikeinheit (Prozessorelemente, PEs) vorhanden sind und einen Prozeß in einem Maschinenzyklus ausführen, oder (2) ein einziger Hauptmodul mit n PEs in Zeitmultiplexweise verwendet wird, der die Verarbeitung in m Maschinenzyklen ausführt.
Wo beim Stand der Technik mehrere Hauptmodule zum Ausführen einer Bildverarbeitung genutzt werden, werden Zeilenpufferschaltungen als extern eingerichtete Schaltungen verwendet, um die Bilddaten parallel den jeweiligen Hauptmodulen zuzuführen. Dadurch ist der örtliche Bildbereich, der Parallelverarbeitung erlaubt, in nachteiliger Weise festgelegt, wenn einmal die Verdrahtung vorgenommen ist. Darüber hinaus müssen zusätzliche Zeilenpufferschaltungen verwendet werden, um den Ortsnachbarschaftsbereich zu erweitern. Wenn z. B. eine 3 · 3 örtliche Parallelbearbeitung mit einer Betriebsfrequenz von 6 MHz für ein Bild von 256 · 256 Pixeln vorgenommen wird, wobei jeder Pixeldatenwert durch 8 Bits gegeben ist, ist ein 4 Kbit Hochgeschwindigkeitsspeicher oder ein Schieberegisterbetrieb mit einer Frequenz von 6 MHz erforderlich, so daß die erforderliche Menge an Hardware groß wird.
Wo andererseits die Zeitmultiplexverarbeitung für die Bildverarbeitung ausgeführt wird, ist die obige Zeilenpufferschaltung nicht erforderlich. Jedoch müssen die Bilddaten dem Hauptmodul durch ein besonderes Abtastverfahren gemäß einer Stababtastung zugeführt werden. Um die gewöhnlichen rasterabgetasteten Bilddaten in stababgetastete umzuwandeln, ist ein größerer Aufwand als Hardware erforderlich als bei der obigen Zeilenpufferschaltung.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe dieser Erfindung ist es, einen Parallelbildprozessor anzugeben, der dazu in der Lage ist, die obigen Nachteile des Standes der Technik zu vermeiden und den einer örtlich benachbarten Bearbeitung zu unterziehenden örtlichen Bildbereich leicht mit kleinerem Aufwand an Hardware zu erweitern.
Eine andere Aufgabe dieser Erfindung ist es, einen Parallelbildprozessor anzugeben, der mit demselben Hardwareaufbau auf mehrere örtliche Bildbereiche angewendet werden kann.
Diese Aufgaben werden mit dem in Anspruch 1 definierten Parallelbildprozessor gelöst.
Gemäß dieser Erfindung kann der Hardwareaufwand verringert werden, da die Zeilenpufferschaltungen in der LSI enthalten sind und die verzögerten Bilddaten ausgegeben werden, und die Größe des örtlichen Bildbereichs kann leicht nur durch den Anschluß von LSIs erweitert werden. Darüber hinaus sind Datenflußschaltstufen als Peripherieschaltungen eingeschlossen, um Schieberegister mit variabler Stufenzahl in Zeitmultiplexweise zu betreiben, so daß der erfindungsgemäße Parallelbildprozessor frei an verschiedene örtliche Bildbereiche angepaßt werden kann, ohne daß die externe Verdrahtung geändert wird.
Die obige und andere Aufgaben und Merkmale dieser Erfindung werden aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlich, in denen sich gleiche Bezugszeichen in den verschiedenen Ansichten auf gleiche Elemente beziehen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das eine Anordnung des Hauptmoduls zeigt, wie er beim Parallelbildprozessor gemäß einem Ausführungsbeispiel dieser Erfindung verwendet wird;
Fig. 2 ist eine Darstellung zum Erläutern eines örtlichen Parallelbearbeitungssystems;
Fig. 3 ist ein Blockdiagramm eines Parallelbearbeitungsabschnitts innerhalb des Hauptmoduls;
Fig. 4 ist ein Blockdiagramm, das eine Vereinheitlichungsschaltung innerhalb des Hauptmoduls zeigt;
Fig. 5 ist ein Blockdiagramm zum Erläutern von Beispielen des Betriebs der Vereinheitlichungsschaltung;
Fig. 6 ist ein Blockdiagramm, das die Anordnung eines Zeilenpuffers innerhalb des Hauptmoduls zeigt;
Fig. 7 ist ein Blockdiagramm, das eine Anordnung eines Schieberegisters mit variabler Stufenzahl innerhalb des Hauptmoduls zeigt;
Fig. 8 ist ein Schaltungsdiagramm jeder der Zellen im Schieberegister mit variabler Stufenzahl;
Fig. 9 ist eine Ansicht zum Erläutern des Betriebs des Schieberegisters mit variabler Stufenzahl von Fig. 7;
Fig. 10 ist ein Zeitablaufsdiagramm für das Schieberegister mit variabler Stufenzahl von Fig. 7;
Fig. 11 ist ein Blockdiagramm, das eine andere Anordnung eines Schieberegisters mit variabler Stufenzahl innerhalb des Hauptmoduls zeigt;
Fig. 12 ist ein Zeitablaufdiagramm des Schieberegisters mit variabler Stufenzahl von Fig. 11;
Fig. 13 ist ein Blockdiagramm, das noch eine weitere Anordnung eines Schieberegisters mit variabler Stufenzahl innerhalb des Hauptmoduls zeigt;
Fig. 14 ist eine Ansicht zum Erläutern des Betriebs des Schieberegisters mit variabler Stufenzahl von Fig. 13;
Fig. 15 ist ein Zeitablaufdiagramm des Schieberegisters mit variabler Stufenzahl von Fig. 13;
Fig. 16 bis 18 sind Blockdiagramme, die jeweils Beispiele der Anwendung des Hauptmoduls veranschaulichen;
Fig. 19 ist ein Blockdiagramm, das eine Anordnung des Hauptmoduls zeigt, wie er im Parallelbildprozessor gemäß einem anderen Ausführungsbeispiel dieser Erfindung verwendet wird;
Fig. 20 bis 22 sind Blockdiagramme, die Beispiele für jeweilige Anwendungen des Hauptmoduls veranschaulichen;
Fig. 23 ist ein Blockdiagramm, das eine Anordnung des Hauptmoduls zeigt, wie er bei einem Parallelbildprozessor gemäß einem noch weiteren Ausführungsbeispiel dieser Erfindung verwendet wird; und
Fig. 24 bis 27 sind Blockdiagramme, die Beispiele für jeweilige Anwendungen des Hauptmoduls veranschaulichen.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Mehrere Ausführungsbeispiele dieser Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen erläutert.
Fig. 2 zeigt ein örtliches Parallelbetriebssystems zum Ausführen einer 3 · 3 (m · n; m, n: ganze Zahlen) örtlich benachbarten Bildverarbeitung mit hoher Geschwindigkeit, die ein Hauptbetriebsablauf des Betriebsablaufs der Bildvorverarbeitung ist. Es wird angenommen, daß das zu verarbeitende Eingangsbild 1 ein Graustufenbild mit 10 · 10 Bilddaten ist und daß das Bild in der Reihenfolge , , . . . rasterabgetastet wird, wie in Fig. 2 dargestellt. Fig. 2 zeigt den Zustand, wenn die Rasterabtastung bis einschließlich der Bilddaten abgeschlossen wurde.
Die rasterabgetasteten Bilddaten des Eingangsbildes 1 werden einem Register 31-00 und einem Zeilenpuffer 20-0 zugeführt. Die dem Register 31-00 zugeführten Bilddaten werden der Reihenfolge nach in Register 31-01 und 31-02 geschoben. Die dem Zeilenpuffer 20-0 zugeführten Bilddaten werden um die Zeitspanne verzögert, die erforderlich ist, um eine Zeile der Bilddaten abzutasten, und sie werden aus diesem abgerufen.
Die aus dem Zeilenpuffer 20-0 abgerufenen Bilddaten werden einem Register 31-10 und einem Zeilenpuffer 20-1 zugeführt. Die dem Register 31-10 zugeführten Bilddaten werden in Register 31-11 und 31-12 geschoben. Die in den Zeilenpuffer 20-1 abgerufenen Bilddaten werden um die Zeitspanne verzögert, die erforderlich ist, um eine Zeile der Bilddaten abzutasten, und sie werden aus diesem abgerufen.
Die aus dem Zeilenpuffer 20-1 abgerufenen Bilddaten werden einem Register 31-20 zugeführt. Die dem Register 31-20 zugeführten Bilddaten werden in Register 31-21 und 31-22 der Reihenfolge nach geschoben.
So sind, wenn die Bilddaten im Register 31-00 und im Zeichenpuffer 20-0 sind, 3 · 3 örtlich benachbarte Bilddaten , , , , , , , und in jeweils 9 Register 31 eingespeichert, wobei die Bilddaten zentrisch liegen. Durch Verwenden derselben Anzahl an Arithmetikeinheiten wie Register 31 vorliegen, können daher die Bilddaten in den jeweiligen Registern 31 parallel bearbeitet werden, so daß Hochgeschwindigkeitsverarbeitung derselben realisiert werden kann.
Fig. 1 zeigt eine Anordnung des Hauptmoduls 10 des Parallelbildprozessors gemäß einem Ausführungsbeispiel der Erfindung, der dazu in der Lage ist, das obige örtliche Parallelbearbeitungssystem zu realisieren. Der Hauptmodul 10 weist einen Bilddateneingangsport 54, über den Bilddaten eingegeben werden, einen Bilddatenausgangsport 55, aus dem innerhalb des Hauptmoduls 10 verzögerte Bilddaten ausgegeben werden, einen Bearbeitungsdateneingangsport 64, in den das Bearbeitungsergebnis von einem anderen Hauptmodul 1 eingegeben wird, und einen Bearbeitungsergebnisausgabeport 65 auf, aus dem das interne Verarbeitungsergebnis ausgegeben wird.
Die rasterabgetasteten Bilddaten des Eingangsbildes 1 werden einem Schieberegister mit variabler Stufenzahl (VSR) 31-0, einem Zeilenpuffer 20-0 und einer Wählstufe 70 über den Bilddateneingangsport 54 zugeführt. Der Zeilenpuffer 20-0 verzögert die Eingangsbilddaten durch die Zeitspanne, die erforderlich ist, uni eine Zeile der Bilddaten abzutasten, und er liefert die verzögerten Bilddaten an eine Wählstufe 33-0, einen Zeilenpuffer 20-1 und die Wählstufe 70. Der Zeilenpuffer 20-1 verzögert die vom Zeilenpuffer 20-0 zugeführten Bilddaten um die Zeitspanne, die erforderlich ist, um eine weitere Zeile der Bilddaten abzutasten, und er liefert die verzögerten Bilddaten an die Wählstufen 33-1 und 70.
Die Wählstufe 70 wählt abhängig von einem Steuersignal von einer Steuerschaltung 21 entweder einen Bilddatenwert vom Bilddateneingangsport 54, das Ausgangssignal vom Bilddatenzeilenpuffer 20-0 oder das Ausgangssignal vom Zeilenpuffer 20-1 aus und gibt es am Bilddatenausgangsport 55 aus. Genauer gesagt, wird einer der gegenüber den Eingangsbilddaten um 0, 1 und 2 Zeilen der Daten verzögerter Bilddatenwert von der Wählstufe 70 ausgewählt und vom Bilddatenausgangsport 55 ausgegeben (übrigens ist das Ausgangssignal vom Bilddatenausgangsport 55 ein Eingangsbilddatenwert für einen nächsten Hauptmodul 10, wenn mehrere Hauptmodule verwendet werden).
Das VRS 31-0 führt ein Verschiebeablauf gemäß einem Steuersignal von der Steuerung 21 aus und liefert die Bilddaten an ein Parallelbearbeitungsabschnitt 30 und die Wählstufe 33-0.
Die Wählstufe 33-0 wählt entweder das Ausgangssignal vom Zeilenpuffer 20-0 oder das Ausgangssignal vom VRS 31-0 gemäß einem Steuersignal von der Steuerschaltung 21 aus und liefert dieses an ein VSR 31-1. Das VSR 31-1 führt ein Verschiebeablauf auf dieselbe Weise aus wie das VSR 31-0 und liefert die Bilddaten an den Parallelbearbeitungsabschnitt 30 und die Wählstufe 33-1.
Die Wählstufe 33-1 wählt entweder das Ausgangssignal vom Zeilenpuffer 20-1 oder das Ausgangssignal vom VSR 31-1 auf dieselbe Steuerungsweise aus wie in der Wählstufe 33-0 und liefert es an ein VSR 31-2. Das VSR 31-2 führt einen Verschiebeablaufin derselben Weise aus wie das VSR 31-0 und liefert die Bilddaten an den Parallelbearbeitungsabschnitt 30. Auf diese Weise können VSRs 31 in einer von zwei Arten mit 1 · 3 und 3 · 1 durch Schaltbetrieb der Wählstufen 33 angeordnet werden. Die Anordnung der VSRs 31 entspricht derjenigen der örtlichen Bilddaten, die gleichzeitig während eines Maschinenzyklus bearbeitet werden können.
Der Parallelbearbeitungsabschnitt 30 bearbeitet die Bilddaten von den VSRs 31-0, 31-1 und 31-2 parallel und liefert das Betriebsergebnis an eine Vereinheitlichungsschaltung 40. Die Vereinheitlichungsschaltung 40 vereinheitlicht die vom Bearbeitungsdateneingabeanschluß 64 zugeführten Bearbeitungsdaten und das Ausgangssignal vom Parallelbearbeitungsabschnitt 30. Die vereinheitlichten Daten werden über einen Betriebsdatenausgangsport 65 abgerufen und in einem Ausgangsbild 2 gespeichert.
Der Hauptmodul 10 gemäß diesem Ausführungsbeispiel erlaubt es, daß drei Bilddaten gleichzeitig von drei VSRs 31 zugeführt werden, die parallel im Parallelbearbeitungsabschnitt 30 zu bearbeiten sind.
Andererseits ist die üblichste örtlich benachbarten Bearbeitung ein Bearbeitungsablauf einer Verarbeitung für 3 · 3 Ortsnachbarbilddaten, wie in Fig. 2 dargestellt, wobei 9 (neun) Bilddaten erforderlich sind, um einen Ausgangsbilddatenwert zu berechnen. Eine solche 3 · 3 örtlich benachbarte Bearbeitung unter Verwendung des Hauptmoduls 10 kann durch die folgenden zwei Systeme realisiert werden:
(1) Zeitmultiplexverarbeitung
(2) Vorsehen mehrerer Module.
Das System gemäß (1) bearbeitet neun Ortsnachbarbilddaten in solcher Weise, daß drei Bilddaten jedem der drei Maschinenzyklen zugeordnet werden, und es vereinheitlicht die Betriebsergebnisse in der Vereinheitlichungsschaltung 40 in drei Maschinenzyklen. In diesem System wird die Eingabe der Bilddaten und die Ausgabe der Bearbeitungsergebnisse einmal während drei Maschinenzyklen ausgeführt. Der Hauptmodul 10 gemäß diesem Ausführungsbeispiel erlaubt eine Zeitmultiplexverarbeitung von maximal acht Maschinenzyklen und maximal 24 Bilddaten können in Zeitmultiplexweise unter Verwendung eines Hauptmoduls 10 verarbeitet werden.
Im Fall einer n-Zeitmultiplexverarbeitung wird einmal in n Maschinenzyklen auf den Zeilenpuffer 20 zugegriffen, und das VSR 31 führt einen Verschiebeablauf einmal während n Maschinenzyklen, was 1 · n örtlich benachbarte Bilddaten während n Maschinenzyklen sichert. Das VSR 31 sendet ferner n Bilddatenwerte einen nach dem anderen während der n Maschinenzyklen an den Parallelbearbeitungsabschnitt 30. Der Parallelbearbeitungsabschnitt 30 führt eine arithmetische Verknüpfung zwischen den zu n Zeitpunkten zugeführten Bilddaten und den n Koeffizientendaten aus, die entsprechend den Bilddaten mit jedem Maschinenzyklus erzeugt werden, und er liefert das Bearbeitungsergebnis (Daten) mit jedem Maschinenzyklus an die Vereinheitlichungsschaltung 40. Die Vereinheitlichungsschaltung 40 vereinheitlicht die zu n Zeitpunkten von Parallelbearbeitungsschnitt 30 in n Maschinenzyklen zugeführten Bearbeitungsdaten und gibt die vereinheitlichten Daten vom Bearbeitungsdatenausgangsport 65 aus. Auf diese Weise ist die Verarbeitungsgeschwindigkeit des Systems niedrig, jedoch ist nur ein Hauptmodul und ein geringerer Aufwand an Hardware erforderlich.
Das System gemäß (2) bearbeitet die 3 · 3 örtlich benachbarten Bilddaten während eines Maschinenzyklusses unter Verwendung dreier Hauptmodule 10 gleichzeitig. In diesem System werden 3 Bilddaten in jedem Hauptmodul bearbeitet und die Bearbeitungsdaten werden über diese drei Hauptmodule vereinheitlicht. Dieses System erfordert mehr Hardwareaufwand als beim System (1), kann die Abläufe jedoch mit hoher Geschwindigkeit ausführen.
Der Hauptmodul 10 gemäß diesem Ausführungsbeispiel ist auch für Mehrtaskverarbeitung ausgebildet. Mehrtaskverarbeitung, bei der eine Anzahl von Masken auf den Wert m gesetzt ist, ist eine Verarbeitung zum Ausführen von m örtlich benachbarten Bildbearbeitungen für ein Eingangsbild 1 und zum Vereinheitlichen von m Ausgangsbildern 2, die so erhalten werden, um ein endgültiges Ergebnis zu liefern. Diese Mehrtaskverarbeitung wird für eine Kantenverbesserungsverarbeitung, usw. verwendet. Der Hauptmodul 10 gemäß dieser Erfindung erlaubt es, daß die Verarbeitungen vor der Vereinheitlichung in der Mehrtaskverarbeitung für eine Bildabtastung ausgeführt werden können. Im Fall der Mehrtaskverarbeitung, bei der die Anzahl von Masken auf m gesetzt ist, werden die Bilddaten einmal in m Maschinenzyklen entnommen und auch der Zeilenpuffer 20 und das VSR 31 arbeiten einmal in m Maschinenzyklen. Das VSR 31 fährt damit fort, dieselben Bilddaten in m Maschinenzyklen an die Parallelbearbeitungseinheit 30 zu liefern. Die Parallelbearbeitungseinheit 30 erzeugt m Koeffizientenmuster für einen Bilddatenwert während m Maschinenzyklen und führt die Arithmetikbearbeitung dafür mit den Bilddaten mit jedem Maschinenzyklus aus. M Bearbeitungsergebnisse werden sequenziell während m Maschinenzyklen vom Bearbeitungsdatenausgangsport 65 ausgegeben. Darüber hinaus kann diese Mehrtaskverarbeitung mit der oben angegebenen Zeitmultiplexverarbeitung kombiniert werden. Im Fall der Zeitmultiplex-Mehrtask-Verarbeitung, bei der die Anzahlen der Zeitunterteilung und der Masken auf t bzw. m gesetzt sind, werden die Bilddaten einmal in t · m Maschinenzyklen entnommen und m Bearbeitungsergebnisse werden sequenziell nach jeweils t Maschinenzyklen ausgegeben.
Die obige Zeitmultiplex-Mehrtask-Verarbeitung kann durch eine externe Bearbeitungssteuerungschaltung 21 realisiert werden, um ein Steuersignal MSKTMS von der Steuerschaltung 21 einzustellen, das (Maskenanzahl · Zeitmultiplexanzahl - 1) vorgibt, und um ein anderes Steuersignal TMS von der Steuerschaltung 21 einzustellen, das (Zeitmultiplexanzahl - 1) ergibt.
Fig. 3 veranschaulicht eine detaillierte Anordnung des Parallelbearbeitungsabschnitts 30. In dieser Figur sind Ausgangssignalleitungen 300, 301 und 302 von den VSRs 31-0, 31-1 und 31-2 mit jeweils einem Eingang von drei Prozessorelementen (PEs) 37-0, 37-1 bzw. 37-2 verbunden. Die anderen Eingänge derselben sind mit drei Koeffizientenspeichern 36-0, 36-1 und 36-2 verbunden, die die vorab eingespeicherten Koeffizientendaten an die jeweiligen Prozessorelemente 37 abhängig von Adressausgangssignalen von einem Zähler 35 liefern. Die Ausgangssignale der Bearbeitungsschaltungen werden durch ein Arithmetikelement 38 vereinheitlicht und die vereinheitlichten Daten werden der Vereinheitlichungsschaltung 40 über eine Signalleitung 400 zugeführt.
Im Fall von MSKTMS 1014 ≠ 0, ist Zeitmultiplexverarbeitung oder Mehrtaskverarbeitung realisiert und aus den Koeffizientenspeichern 36 werden die Koeffizientendaten unter den Adressen ausgelesen, die vom Zähler 35 geliefert werden, und sie werden mit jedem Maschinenzyklus geändert und den Prozessorelementen 37 zugeführt.
Fig. 4 veranschaulicht eine detaillierte Anordnung der Vereinheitlichungsschaltung 40. Das Ausgangssignal des Parallelbearbeitungsabschnitts 30 wird einem Register 41 und einer Wählstufe 42 über die Signalleitung 400 zugeführt. Das Ausgangssignal des Registers 41 wird einer Wählstufe 43 zugeführt. Die Wählstufe 42 wählt die vom Bearbeitungsdateneingangsport 64 über eine Signalleitung 640 zugeführten Bearbeitungsdaten oder das Ausgangssignal vom Parallelbearbeitungsabschnitt 30 aus und liefert diese an eine Arithmetikeinheit 44. Die Wählstufe 43 wählt entweder die Ausgangsleitung 410 vom Register 41 oder eine Ausgangsleitung 650 aus der Vereinheitlichungsschaltung 40 aus und liefert dies an die Arithmetikeinheit 44. Das Ausgangssignal der Arithmetikeinheit 44 wird vom Bearbeitungsdatenausgangsport 65 über die Signalleitung 650 nach außen geliefert.
Die Wählstufen 42 und 43 werden durch Steuersignale 420 bzw. 430 von einem Zähler 46 gesteuert. Der Zähler 46 wird durch ein Rücksetzsignal 450 und ein Steuersignal TMS 1013 gesteuert, das (Zeitmultiplexanzahl - 1) ergibt, die von der Steuerschaltung 21 in solcher Weise geliefert werden, das er rückgesetzt wird, wenn das Rücksetzsignal "HOCH" ist und er das Hochzählen von 0 bis TMS wiederholt. Bei TMS = 0 wählen die Wählstufen 42 und 43 immer die Signalleitungen 640 bzw. 410 aus. Bei TMS ≠ 0 wählt die Wählstufe 42 die Signalleitung 640 nur dann aus, wenn der Wert des Zählers 46 mit TMS gleich wird, und die Wählstufe 43 wählt die Signalleitung 410 nur aus, wenn der Wert des Zählers 46 null wird.
Fig. 5 zeigt den Betrieb der Vereinheitlichungsschaltung 40, wenn TMS = 2 gilt. Die Vereinheitlichungsschaltung 40 vereinheitlicht während (TMS + 1) Maschinenzyklen (TMS + 1) Bearbeitungsdaten, die während der Zyklen zugeführt werden, und einen Bearbeitungsdatenwert, der von der Datenleitung 640 zugeführt wird.
In dem in Fig. 5 dargestellten Fall werden Bearbeitungsdaten a, b und c auf der Datenleitung 400 und ein Bearbeitungsdatenwert l auf der Datenleitung 640 durch Addition derselben vereinheitlicht. Während eines ersten Maschinenzyklus werden die Bearbeitungsdaten a und b addiert. Während eines zweiten Maschinenzyklus werden a + b und c addiert, um a + b + c zu liefern. Während eines dritten Maschinenzyklus werden a + b + c und l addiert. Und während des anschließenden Maschinenzyklus wird vom Register 45 auf das Vereinheitlichungsergebnis a + b + c + l zugegriffen.
Fig. 6 veranschaulicht eine detaillierte Anordnung der zwei Zeilenpuffer 20-0 und 20-1 von Fig. 1, die durch RAMs gebildet wird.
Die in Fig. 6 dargestellte Anordnung ist so ausgebildet, daß sie es erlaubt, daß die Anzahl von Verzögerungsschritten verändert werden kann, d. h., daß zwei Zeilenpuffer gebildet werden, die 8-Bit-Daten um maximal 1024 Schritte verzögern können, oder einen Zeilenpuffer, der 8-Bit-Daten um maximal 2048 Schritte verzögern kann.
In Fig. 6 weisen RAMs 241 und 242 eine Speicherkapazität von jeweils 8 · 1024 Bits auf. Wenn ein Taktsignal 2102 auf seinem hohen Pegel steht (nachfolgend einfach als "hoch" bezeichnet) werden die 8-Bit-daten der RAMs 241 und 242, die dem Ausgangssignal einer Zeilenadreßsteuerschaltung 245, 10-Bit-Zeilenadreßsignal 2103 entsprechen, über die Signalleitungen 252 bzw. 253 ausgelesen. Wenn das Taktsignal 2102 auf seinem niedrigen Pegel steht (nachfolgend einfach als "niedrig" bezeichnet, und ein Ausgangsdatenwert 2104 von einer Eingangs/Ausgangs-Informationssteuerschaltung 246 "niedrig" ist, wird der 8-Bit-Datenwert auf der Eingangssignalleitung 540 unter der Adresse des RAM 241 gespeichert, die dem Zeilenadreßsignal 2103 entspricht. Wenn andererseits das Taktsignal 2102 "niedrig" ist und der Ausgangsdatenwert 2104 der Eingangs/Ausgangs-Informationssteuerschaltung 246 "hoch" ist, wird der 8-Bit-Datenwert auf der Signalleitung 540 unter der Adresse des RAM 242 gespeichert, die dem Zeilenadreßsignal 2103 entspricht. Die jeweiligen 8-Bit-Daten auf den Signalleitungen 252 und 253, wie sie aus den RAMs 241 und 242 ausgelesen werden, werden jeweils Wählstufen 243 bzw. 244 zugeführt.
Die Wählstufe 243 wählt die Daten auf der Signalleitung 252 aus, wenn die Signalleitung 2104 "niedrig" ist, und sie wählt die Daten auf der Signalleitung 253 aus, wenn die Signalleitung 2104 "hoch" ist, und sie liefert sie an eine Ausgangssignalleitung 200. Andererseits wählt die Wählstufe 244 die Daten auf der Signalleitung 253 aus, wenn die Signalleitung 2104 "niedrig" ist, und sie wählt die Daten auf der Signalleitung 252 aus, wenn die Signalleitung 2104 "hoch" ist, und liefert sie an eine Ausgangssignalleitung 201.
Eine Zeilenadreßsteuerschaltung 245 ist ein 10-Bit-Binärzähler, der jedes Mal dann hochgezogen wird, wenn ein Steuersignal 2101 "niedrig" wird und das Taktsignal 2102 "hoch" wird, und er wird auf null initialisiert, wenn das Steuersignal 2101 "hoch" wird. Die Zeilenadreßsteuerschaltung 245 liefert die Zähldaten an eine Logikschaltung 245, wie auch an die RAMs 241 und 242 als 10-Bit-Zeilenadreßsignal 2103. Die Logikschaltung 247 gibt ein Ausgangsignal vom Pegel "hoch" auf eine Signalleitung 2106, wenn alle 10-Bit-Zeilenadreßsignale "hoch" sind oder wenn die Signalleitung 2101 "hoch" ist. In anderen Fällen gibt die Logikschaltung 247 ein Ausgangssignal vom Pegel "niedrig" aus.
Eine Eingangs/Ausgangs-Informationssteuerschaltung 246 ist ein Ein-Bit-Zähler (d. h. ein T-Flip-Flop), der den Status der Signalleitung 2104 von "hoch" auf "niedrig" oder von "niedrig" auf "hoch" jedes Mal dann ändert, wenn ein Initialisierungssignal 2105 "niedrig" wird und die Signalleitung 2106 auf "hoch" geht. Wenn das Initialisierungssignal 2105 "hoch" ist, wird die Signalleitung 2104 auf "niedrig" initialisiert.
Die Schaltung von Fig. 6 arbeitet wie folgt.
Als Anfangszustand wird angenommen, daß das Steuersignal 2101, das Taktsignal 2102 und das Initialisierungssignal 2105 alle "niedrig" sind. Nun wird, nachdem das Initialisierungssignal 2105 auf "hoch" und "niedrig" geändert wurde, das Steuersignal 2101 auf "hoch" gestellt. Dann ist das Ausgangssignal 2103 der Zeilenadreßsteuerschaltung 245 null und das Ausgangssignal 2104 von der Eingangs/Ausgangs-Informationsstueuerschaltung 246 ist "niedrig". Danach wird das Steuersignal 2101 auf "niedrig" geändert und das Taktsignal 2102 wird von "niedrig" auf "hoch" und weiterhin- auf "niedrig" geändert. Zu dieser Zeit wird, während das Taktsignal 2102 "hoch" ist, der 8-Bit-Inhalt unter der 0-ten Adresse des RAM 241 über eine Signalleitung 252 und die Wählstufe 243 auf die Ausgangssignalleitung 200 ausgelesen, und der 8-Bit-Inhalt unter der 0-ten Adresse des RAM 242 wird über die Signalleitung 253 und die Wählstufe 244 auf die Ausgangssignalleitung 201 ausgelesen. Wenn das Taktsignal 2102 "niedrig" wird, wird der 8-Bit-Datenwert auf der Eingangssignalleitung 540 unter der 0-ten Adresse des RAM 241 abgespeichert oder eingeschrieben. Dann ändern sich die Inhalte des RAM 241 bei keiner Zeilenadresse mehr.
Danach wird jedesmal dann, wenn das Zeittaktsignal 2102 von "niedrig" auf "hoch" und weiterhin auf "niedrig" geändert wird, die Zeilenadresse zum Auslesen und Einschreiben um eins erhöht, jedoch werden auf dieselbe Weise wie oben beschrieben die aus dem RAM 241 ausgelesenen Daten der Ausgangssignalleitung 200 zugeführt, die aus dem RAM 242 ausgelesenen Daten werden der Ausgangssignalleitung 201 zugeführt und der 8-Bit-Datenwert auf der Eingangssignalleitung 540 wird unter der Adresse des RAM 241 abgespeichert, die dem aktuellen Zeilenadreßsignal entspricht.
Nun wird angenommen, daß die Steuersignalleitung 2101 auf "hoch" ging, bevor die Zeilenadreßsignalleitung 2103 den Wert 1023 erreicht. Dann wird die Signalleitung 2106 von "niedrig" auf "hoch" umgeschaltet. Die Pegeländerung der Signalleitung 2106 ändert den Zustand der Eingangs/Ausgangs- Informationssteuerschaltung 246, was die Signalleitung 2104 auf "hoch" führt. Dadurch werden die Auswählzustände in den Wählstufen 243 und 244 so umgeschaltet, daß die Signalleitung 252 mit der Ausgangssignalleitung 201 verbunden wird und die Signalleitung 253 mit der Ausgangssignalleitung 200 verbunden wird. Der Zustand des schreibbaren RAMs wird vom RAM 241 auf den RAM 242 überführt, so daß der RAM 241 nicht beschreibbar ist. Das Ausgangssignal (Zeilenadreßsignalleitung) 2103 der Zeilenadreßsteuerschaltung 245 wird auf null initialisiert.
Danach wird, falls nach dem Schalten des Steuersignals 2101 auf "hoch" das Taktsignal 2101 gepulst wird, das Zeilenadreßsignal 2101 von null ausgehend jeweils um eins erhöht.
Wenn das Taktsignal 2101 "hoch" ist, gemäß dem aktuellen Zeilenadreßsignal, wird der aus dem RAM 241 ausgelesene Datenwert der Ausgangssignalleitung 201 über die Signalleitung 252 und die Wählstufe 244 zugeführt, während der aus dem RAM 242 ausgelesene Datenwert der Ausgangssignalleitung 200 über die Signalleitung 253 und die Wählstufe 243 zugeführt wird.
Wenn das Taktsignal 2102 "niedrig" ist, wird der Datenwert auf der Eingangssignalleitung 540 unter der Adresse des RAM 242 abgespeichert, die dem aktuellen Zeilenadreßsignal 2103 entspricht.
Die Beziehung zwischen der Anordnung von Fig. 6 und dem Hauptmodul von Fig. 1 wird unten stehend erläutert.
Es wird nun angenommen, daß die Inhalte der RAMs 241 und 242 in Fig. 6 wie ihr Anfangszustand undefiniert sind und daß die Anzahl der Pixel des Eingangsbildes 1 in horizontaler Richtung 100 ist.
In Fig. 6 werden die Bilddaten des Eingangsbildes 1 über die Eingangssignalleitung 540 eingegeben und zuerst in den RAM 241 eingeschrieben. Genauer gesagt, werden 100 Bilddaten, die zum ersten Raster gehören, sequenziell unter den Zeilenadressen 0 bis 99 des RAM 241 eingeschrieben. Dann werden die nicht definierten Daten aus den RAMs 241 und 242 ausgelesen. Danach werden 100 Bilddaten (Pixeldaten), die zum zweiten Raster gehören, unter den Zeilenadressen 0 bis 99 des RAM 242 eingeschrieben. Dann werden die ersten Rasterbilddaten aus dem RAM 241 ausgelesen, während die nicht definierten Daten aus dem RAM 242 ausgelesen werden.
100 Bilddaten, die zum dritten Raster gehören, werden unter den Zeilenadressen 0 bis 99 des RAM 242 eingeschrieben. Dann werden die ersten Rasterbilddaten aus dem RAM 241 über die Signalleitung 252 und die Wählstufe 243 auf die Ausgangssignalleitung 200 ausgelesen, während die zweiten Rasterbilddaten aus dem RAM 242 über die Signalleitung 253 und die Wählstufe 244 auf die Ausgangssignalleitung ausgelesen werden. Darüber hinaus werden 100 Bilddaten, die zum vierten Raster gehören, unter den Zeilenadressen 0 bis 99 des RAM 242 eingeschrieben. Dann werden die zweiten Rasterbilddaten aus dem RAM 242 über die Signalleitung 253 und die Wählstufe 243 auf die Ausgangssignalleitung 200 ausgelesen, während die dritten Rasterbilddaten aus dem RAM 241 über die Signalleitung 252 und die Wählstufe 244 auf die Ausgangssignalleitung 201 ausgelesen werden.
Genauer gesagt geben dann, wenn die dritten Rasterbilddaten eingegeben werden, die RAMs 241 und 242 die Daten als Zeilenpuffer 20-1 bzw. 20-0 aus. Andererseits geben dann, wenn die vierten Rasterbilddaten eingegeben werden, die RAMs 241 und 242 die Daten als Zeilenpuffer 20-0 bzw. 20-1 aus.
Im allgemeinen werden die ungeradzahligen Rasterbilddaten in den RAM 241 eingeschrieben, während die geradzahligen Rasterbilddaten in den RAM 242 eingeschrieben werden. Die aus den RAMs 241 und 242 ausgelesenen Rasterbilddaten werden auf die Ausgangssignalleitungen 200 und 201 in solcher Weise ausgegeben, daß die Rasterbilddaten mit der kleineren Zahl auf die Ausgangssignalleitung 200 ausgegeben werden, während die Rasterbilddaten mit der größeren Zahl auf die Ausgangssignalleitung 201 ausgegeben werden.
Wenn die Anzahl der Verzögerungsschritte den Wert 1024 überschreitet, d. h., die Zeilenadreßzahl den Wert 1023 erreicht, wird die Signalleitung 2106 "hoch", so daß der Zustand des Ausgangssignals 2104 der Eingangs/Ausgangs-Informationsteuerschaltung 246 geändert wird. Dadurch wird das Einschreiben in den bisher beschriebenen RAM beendet und das Einschreiben in den anderen RAM wird angewiesen (dieses Einschreiben beginnt ab der 0-ten Adresse desselben). Auch werden dann, wenn das Signal 2104 seinen Zustand ändert, die Verbindungszustände zwischen den RAMs 241 und 242 und den Ausgangssignalleitungen 200 und 201 umgeschaltet. Demgemäß kann die in Fig. 6 dargestellte Anordnung als 8-Bit-Zeilenpuffer mit 2048 Schritten verwendet werden, mit einem Eingangssignal 540 und einem Ausgangssignal 200.
Die oben beschriebenen Zeilenpuffer waren durch RAMs gebildet, was für LSI geeignet ist, es erübrigt sich jedoch zu sagen, daß sie auch durch Schieberegister gebildet sein können.
Fig. 7 veranschaulicht ein detailliertes Ausführungsbeispiel des VSR 31-0.
Das VSR 31-0 besteht aus einem Auslesesignalsteuersignalabschnitt 18 zum Ausführen eines Verschiebeablaufs, einem Ausgangsauswahlsteuerabschnitt 19 und Schieberegisterzellen für variable Schrittzahl (vsr) 100. Die rasterabgetasteten Bilddaten des Eingangsbildes 1 werden von der Eingangsdatenleitung 540 als 8-Bit-Daten in die vsr-Zellen 100 eingegeben. Das Ausgangssignal der vsr-Zel1en 100 wird an den Parallelbearbeitungsabschnitt 30 und die Wählstufe 33-0 gegeben. Jede vsr-Zelle 100 führt die Eingabe und die Verschiebung von Daten beim Auslesen und Einschreiben von Daten während eines Maschinenzyklus aus. In dem in Fig. 6 dargestellten VSR 31-0 führt jede vsr-Zelle 100 das Einschreiben und Auslesen von Daten abhängig von einem Schreibfreigabesignal Φ&sub1; 1001 synchron mit einem Takt und einem Lesefreigabesignal Φ2' 1006 aus, das vom Auslesesignalsteuerabschnitt 18 zugeführt wird.
Das vom Ausgabeauswahlsteuerabschnitt 19 zugeführte Ausgabeauswahlsignal 1015 wird einem aus einer Wählstufe bestehenden Takttor 1500 (Fig. 8) zugeführt, das in die vsr-Zelle 100 integriert ist. Wenn das Ausgabeauswahlsignal 1015 auf "hoch" geht, wird der Datenwert in der vsr-Zelle 100 von der Wählstufe als Ausgangssignal auf die Ausgangsdatenleitung 300 gegeben.
Der Auslesesignalsteuerabschnitt 18 in Fig. 7 nimmt ein Lesefreigabesignal 1002 synchron mit einem Takt auf (gibt es ein), und gibt ein Lesefreigebesignal 1006 aus, das intermittierend "hoch" wird.
Der Auslesesignalsteuerabschnitt zum Ausführen eines Verschiebeablaufs besteht aus einem 4-Bit-Abwärtszähler 104, einem Halbregister (HR) 102 und einer Verzögerungsschaltung 101. Der 4-Bit-Abwärtszähler 104 ist ein solcher, der mit jedem Takt nach unten zählt. Wenn ein Rücksetzsignal 1000 "hoch" wird oder der Zählerausgangswert 1004 null wird, wird ein Ladesignal 1024 "hoch" und während des anschließenden Maschinenzyklus wird ein 4-Bit-Datenwert MSKTMS 1014 von der Steuerschaltung 21 in den 4-Bit-Abwärtszähler 104 geladen. Das HR 102 und die Verzögerungsschaltung 101 erzeugen ein Lesesteuersignal 1005 mit einem um einen halben Maschinenzyklus verzögerten Ladesignal 1024, so daß das Lesefreigabesignal 1006 während eines Maschinenzyklus "hoch" sein kann, der auf den Maschinenzyklus folgt, während dem das Ladesignal 1024 "hoch" wurde.
Der Ausgangsauswahlsteuerabschnitt 19 besteht aus einem 3-Bit-Aufwärtszähler 103 und einem Dekodierer 105 und schaltet das Ausgangsauswahlsignal 1015 mit jedem Maschinentakt um. Der 3-Bit-Aufwärtszähler 103 ist ein solcher, der mit jedem Takt aufwärts gezählt wird. Wenn das Rücksetzsignal 1000 "hoch" wird oder wenn der Zählerausgangswert mit dem 3-Bit-Datenwert TMS 1013 übereinstimmt, wie er von der Steuerschaltung 21 zugeführt wird, wird ein Rücksetzsignal 1023 "hoch" und während des anschließenden Maschinenzyklus wird der 3-Bit-Aufwärtszähler 103 rückgesetzt. Das Ausgangssignal 1003 vom 3-Bit-Aufwärtszähler 103 wird von einem Dekodierer 105 dekodiert und wird das Ausgangsauswahlsignal 1015.
Es ist zu beachten, daß die Schrittzahl des Schieberegisters 31-0 durch das Signal TMS geändert werden kann und (TMS + 1) ist, wenn ein vorgegebener Wert auf TMS gesetzt ist.
Fig. 8 zeigt eine vsr-Zelle 100 im Detail, bei der es sich um ein einstufiges Schieberegister für ein Bit handelt. Die VSR-Zelle 100 führt eine Datenverschiebung dadurch aus, daß sie den Datenwert in der VSR-Zelle 100 während der ersten Hälfte eines Maschinenzyklus auf eine Ausgangsleitung 1011 ausliest und den Datenwert von einer Eingangsleitung 1010 in die vsr-Zelle 100 einschreibt. Die Eingangsleitung 1010 ist an der vsr-Zelle 100 der ersten Stufe mit der Eingangsdatenleitung 540 verbunden, und sie ist an anderen vsr-Zellen als der vsr-Zelle der ersten Stufe mit der Ausgangsleitung 1011 der vsr-Zelle 100 der vorigen Stufe verbunden. Der Datenwert in der vsr-Zelle 100 wird auf die Ausgangsdatenleitung 300 ausgegeben, wenn das Ausgangsauswahlsignal 1015 "hoch" ist.
Fig. 9 zeigt den Betrieb des VSR 31-0 für MSKTMS = 5 und TMS = 2, und Fig. 10 ist ein Zeitablaufdiagramm dafür. Das VSR 31-0 gibt die Daten einmal in (MSKTMS + 1) Maschinenzyklen ein und verschiebt sie und gibt die im VSR 31-0 enthaltenen Daten sequenziell während (TMS + 1) Maschinenzyklen aus. Im Fall von Fig. 9 werden die Daten einmal in sechs Maschinenzyklen in das VSR 30-0 eingegeben und verschoben und die im VSR 31-0 enthaltenen Daten werden während drei Maschinenzyklen sequenziell ausgegeben.
Symbole , . . . , , wie sie in den Fig. 9 und 10 dargestellt sind, bezeichnen jeweils einen ersten, . . . , einen neunten Maschinenzyklus. Der erste Maschinenzyklus entspricht dem Zustand, bei dem Daten A und B im VSR 31-0 gespeichert werden und ein Datenwert C die Eingangsdatenleitung 540 erreicht hat. Wenn dann das Rücksetzsignal 1000 auf "hoch" geschaltet wird, werden der 4-Bit-Abwärtszähler und der 3-Bit-Aufwärtszähler jeweils initialisiert. Auch ist im zweiten Maschinenzyklus das Freigabesignal Φ2' 1006 "hoch", da das Auslesesteuersignal (RDEN) 1005 vom ersten Maschinenzyklus auf den zweiten Maschinenzyklus "hoch" ist. Dadurch wird vom ersten Maschinenzyklus auf den zweiten Maschinenzyklus der Datenwert C in das VSR 31-0 eingegeben und die Daten A und B werden um einen Schritt nach rechts verschoben.
Während des zweiten Maschinenzyklus bis zum siebten Maschinenzyklus fährt der 3-Bit-Aufwärtszähler 103 mit seinem Zählen gemäß 0, 1, 2, 0, 1, 2 fort, so daß die Daten A, B und C, wie sie im VSR 31-0 gespeichert sind, in der Reihenfolge C, B, A, C, B, A ausgegeben werden.
Im siebten Maschinenzyklus erreicht der folgende Datenwert D die Eingangsdatenleitung 540. Dann gibt der 4-Bit-Abwärtszähler den Wert null aus, und das Auslesesteuersignal (RDEN) 1005 ist vom siebten Maschinenzyklus auf den achten Maschinenzyklus "hoch", so daß, wie beim ersten auf den zweiten Maschinenzyklus vom siebten Maschinenzyklus auf den achten Maschinenzyklus ein Datenwert D in das VSR 31-0 eingegeben wird und ferner die Daten B und D um einen Schritt nach rechts verschoben werden und der Datenwert A aufgegeben wird. Danach werden während sechs Maschinenzyklen ab dem achten Maschinenzyklus die Daten B, C und D bewahrt und Sequenziell aus dem VSR 31-0 in der Reihenfolge D, C, B, D, C, B ausgelesen.
Gemäß einer Anordnung eines VSR 31-0, wie es in Fig. 7 dargestellt ist, kann ein örtlich benachbartes (Kern) Bild aus dem intermittierend zugeführten, rasterabgetasteten Eingangsbild 1 ausgelesen werden und im Schieberegister mit variabler Stufenzahl (VSR) aufbewahrt werden. Auch können die aufbewahrten, örtlich benachbarten Bilddaten einer Bearbeitungsschaltung in Zeitmultiplexweise zugeführt werden.
Fig. 11 zeigt eine andere Anordnung des VSR 31-0. Bei dieser Anordnung besteht das VSR 31-0 aus einem Schreibsignalsteuerabschnitt 38 zum Ausführen eines Verschiebeablaufs, einem Ausgabeauswahlsteuerabschnitt 19 und Schieberegisterzellen mit variabler Stufenzahl (vsr) 100. Bei dieser Anordnung führt jede der VSR-Zellen 100 das Einschreiben und Auslesen von Daten gemäß einem Schreibfreigabesignal Φ1' 1106 aus, das vom Schreibsignalsteuerabschnitt 28 ausgegeben wird, bzw. dem Lesefreigabesignal Φ&sub2; 1002 synchron mit einem Takt.
Der Schreibsignalsteuerabschnitt 28 entspricht dem Lesesignalsteuerabschnitt 18 von Fig. 7, der einen Verschiebeablauf ausführt, und er nimmt Schreibfreigabesignale 1001 synchron mit einem Takt herein (gibt ein) und gibt ein Schreibfreigabesignal 1106 aus, das intermittierend "hoch" wird. Bei der Anordnung von Fig. 11 besteht der Schreibfreigabesteuerabschnitt 28 nur aus dem 4-Bit-Abwärtszähler 104, und das Ladesignal 1024 vom 4-Bit-Abwärtszähler 104 wird unverändert als Schreibsteuersignal verwendet.
Fig. 12 zeigt ein Zeitsteuerdiagramm für den Betrieb des VSR 31-0, wenn bei dieser Anordnung MSKTMS = 5 und TSM = 2 sind. Der Betrieb bei dieser Anordnung ist derselbe wie der bei der Anordnung von Fig. 9. Im Zeitablaufdiagramm von Fig. 12 wird das Ladesignal 1024 vom 4-Bit-Abwärtszähler 104 im ersten und siebten Maschinenzyklus "hoch" und das Schreibfreigabesignal Φ1' 1106 wird ebenfalls "hoch". Auf diese Weise wird der Datenwert C vom ersten Maschinenzyklus auf den zweiten Maschinenzyklus in das VSR 31-0 eingegeben und es werden auch die Daten A und B jeweils um einen Schritt nach rechts verschoben; der Datenwert D wird vom siebten Maschinenzyklus auf den achten Maschinenzyklus in das VSR 31-0 eingegeben und es werden auch die Daten B und C jeweils um einen Schritt nach rechts verschoben.
Gemäß diesem Ausführungsbeispiel des VSR 31-0 kann derselbe Effekt wie bei der vorigen, in Fig. 7 dargestellten Anordnung durch weniger Hardwareaufwand als bei der letzteren erzielt werden.
Fig. 13 zeigt noch eine andere Anordnung eines VSR 31-0. Bei dieser Anordnung besteht das VSR 31-0 aus einem Schreibsteuerabschnitt 28 zum Ausführen eines Verschiebeablaufs, einem Ausgangsauswahlsteuerabschnitt 29 und Schieberegisterzellen mit variabler Stufenzahl (vsr) 100.
Der Ausgangsauswahlsteuerabschnitt 29 bei dieser Anordnung besteht aus einem 3-Bit-Aufwärtszähler, einem RAM 230 und einem Dekodierer 105. Die Zählerausgangsleitung 1003 bildet eine Adreßleitung für den RAM 203, und der Inhalt unter der Adresse, wie sie durch die Zählerausgangsleitung spezifiziert wird, wird über die RAM-Ausgangsleitung 2003 abgerufen, dem Dekodierer 105 zugeführt und in ein Ausgangsauswahlsignal 1015 umgewandelt, das einer vsr-Zelle 100 zugeführt wird.
In Fig. 14 ist der Betrieb des VSR-0 dargestellt, wenn 0, 2 und 4 vorab unter den Adressen des RAM 203 eingespeichert wurden, und in Fig. 5 ist das zugehörige Zeitablaufdiagramm dargestellt. In den Fig. 14 und 15 sind MSKTMS und TMS auf 5 bzw. 2 gesetzt.
Das Eingeben und das Verschieben der Daten werden vom ersten Maschinenzyklus auf den zweiten Maschinenzyklus ausgeführt und danach während des zweiten bis siebten Maschinenzyklus, und die Inhalte A, C und E der vsr-Zelle 100, die mit jedem Takt durch die RAM-Ausgangsleitung spezifiziert wird, wird in der Reihenfolge E, C, A, E, C, A ausgelesen. Darüber hinaus werden das Eingeben und Verschieben von Daten vom siebten auf den achten Maschinenzyklus ausgeführt und danach werden die Inhalte B, D und E der vsr-Zelle in der Reihenfolge F, D, B, F, D, B gemäß dem RAM-Ausgangssignal 2003 ausgelesen.
Gemäß diesem Ausführungsbeispiel des VSR 31-0 können durch vorab Eingeben der Daten in den RAM beliebige im Schieberegister mit variablen Stufen gespeicherte Daten in beliebiger Reihenfolge ausgelesen werden, so daß verstreute, örtlich benachbarte Bilder wirkungsvoll auf Zeitmultiplexweise bearbeitet werden können.
Fig. 16 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 3 · 3 örtlich benachbarte Bilddaten mit jeweils drei Maschinenzyklen auf Zeitmultiplexweise unter Verwendung eines in Fig. 1 dargestellten Hauptmoduls 10. Bei dieser Anordnung bewahrt jedes der VSRs 31-0, 31-1 und 31-2 1 · 3 örtlich benachbarte Bilddaten in drei Zeitmultiplexverarbeitungen, und diese VSRs sind in 3 · 1 Weise durch Schalten der Wählstufen 33-0 und 33-1 angeordnet. Dadurch werden insgesamt 3 · 3 örtlich benachbarte Bilddaten in diesen VSRs bewahrt. Diese Anordnung ist in solcher Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 2 gesetzt sind und die Wählstufen 33-0 und 33-1 die Datenleitungen 200 bzw. 201 auswählen können. Es ist zu beachten, daß nur ein Hauptmodul 10 verwendet wird, so daß es nicht erforderlich ist, daß die Daten über eine Wählstufe 70 an den Bilddatenausgangsport 55 geliefert werden.
Das Eingangsbild 1 wird einmal in drei Maschinenzyklen rasterabgetastet und wird mit jeweils einem Bilddatenwert während drei Maschinenzyklen über den Bilddateneingangsport 54 dem VSR 31-0 und Zeilenpuffer 20-0 zugeführt. Der Zeilenpuffer 20-0 verzögert die Bilddaten durch die Zeitspanne, die erforderlich ist, um eine Zeile des Eingangsbildes 1 abzutasten. Das Ausgangssignal vom Zeilenpuffer 20-0 wird dem VSR 31-1 und dem Zeilenpuffer 20-1 zugeführt. Der Zeilenpuffer 20-1 verzögert, wie der Zeilenpuffer 20-0 die Bilddaten um die Zeitspanne, die erforderlich ist, um eine Zeile des Eingangsbildes 1 abzutasten, und er liefert die verzögerten Bilddaten an den VSR 31-2. Die VSRs 31-0, 31-1 und 31-2 nehmen Bilddaten einmal in drei Maschinenzyklen auf und verschieben diese jeweils. Dann werden neun örtlich benachbarte Bilddaten A, B, C, D, E, F, G, H und I, wie sie zum Berechnen eines Bilddatenwertes eines Ausgangsbildes 2 erforderlich sind, innerhalb der VSRs 31-0, 31-1, 31-2 während der drei Maschinenzyklen bewahrt.
Die in den VSRs 31-0, 31-1 und 31-2 bewahrten, örtlich benachbarten Bilddaten werden auf Zeitmultiplexweise während der drei Maschinenzyklen ausgelesen und Verarbeitungselementen (PEs) 37-0, 37-1 und 37-2 (Fig. 3) im Parallelbearbeitungsabschnitt 30 zugeführt. In den PEs 37-0, 37-1 und 37-2 werden Arithmetikabläufe zwischen den Bilddaten ausgeführt, wie sie von den VSRs 31-0, 31-1 und 31-2 zugeführt wurden, und den Koeffizientendaten, wie sie von den entsprechenden Koeffizientenspeichern 36-0, 36-1 und 36-2 zugeführt wurden.
Die so erhaltenen Bearbeitungsergebnisse werden im Arithmetikelement 38 vereinheitlicht. Auf diese Weise wird auf die Bearbeitungsergebnisse für die Bilddaten, die ein örtlich benachbartes Bild bilden, von der Arithmetikschaltung 38 in den drei unterteilten Teilen zugegriffen. Sie werden in der Vereinheitlichungsschaltung 40 während dieser drei Maschinenzyklen vereinheitlicht und vom Hauptmodul 10 als Ausgangsbild 2 ausgegeben.
Fig. 17 zeigt eine Anordnung zum Ausführen einer Verarbeitung für 3 · 3 örtlich benachbarte Bilddaten mit jedem Maschinenzyklus unter Verwendung dreier Hauptmodule 10, von denen einer in Fig. 1 dargestellt ist. Bei dieser Anordnung sind drei VSRs 31 auf 1 · 3 Weise durch Schalten der Wählstufen 33-0 und 33-1 angeordnet. Auch werden die gegenüber den Eingangsbilddaten durch den Zeilenpuffer 20-0 um eine Zeile verzögerten Bilddaten vom Bilddatenausgangsport 55 dadurch ausgegeben, daß die Wählstufe so geschaltet wird, daß die drei Hauptmodule 10 auf 3 · 1 Weise angeordnet sind.
Dadurch werden insgesamt 3 · 3 örtlich benachbarte Bilddaten gleichzeitig abgerufen. Diese Anordnung wird auf solche Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 0 gesetzt werden und die Wählstufen 33-0, 33-1 und 70 jeweils die Datenleitungen 300, 301 bzw. 200 auswählen können. Es ist zu beachten, daß jeder Hauptmodul 10 das Ausgangssignal vom Zeilenpuffer 20-0 über die Wählstufe 70 auswählt und die Daten auf der Datenleitung 200 am Bilddatenausgangsport 55 ausgibt.
Das Eingangsbild 1 wird mit jedem Maschinenzyklus rasterabgetastet. Die durch das Rasterabtasten ausgelesenen Bilddaten werden dem Bilddateneingangsport 54 eines Hauptmoduls 10A zugeführt. Der um eine Datenzeile durch den Zeilenpuffer 20-0 im Hauptmodul 10A verzögerte Bilddatenwert wird vom Bilddatenausgangsport 55 des Hauptmoduls 10A ausgegeben und dem Bilddateneingangsport 54 eines Hauptmoduls 10B zugeführt. Auf dieselbe Weise wird der Bilddatenwert, der um eine weitere Datenzeile verzögert ist, vom Hauptmodul 10B an den Hauptmodul 10C geliefert. Das vom Bearbeitungsdatenausgangsport 55 des Hauptmoduls 10A ausgegebene arithmetische Ergebnis wird dem Arithmetikdateneingangsport 56 des Hauptmoduls 10B zugeführt und mit dem Bearbeitungsergebnis eines Parallelbearbeitungsabschnitts 30 durch die Vereinheitlichungsschaltung 40 im Hauptmodul 10B vereinheitlicht. Auf dieselbe Weise wird das Bearbeitungsergebnis vom Hauptmodul 10B dem Hauptmodul 10C zugeführt und mit dem Bearbeitungsergebnis des Parallelprozessors 30 im Hauptmodul 10C vereinheitlicht und die vereinheitlichten Daten werden mit jedem Maschinenzyklus am Bearbeitungsdatenausgangsport 65 ausgegeben.
Innerhalb der Hauptmodule 10A, 10B und 10C werden die jeweiligen Bilddaten in das VSR 31-0 eingegeben und sequenziell an die VSRs 31-1 und 31-2 verschoben. Dadurch werden 3 · 3 örtlich benachbarte Daten A, B, C, D, E, F, G, H und I gleichzeitig in den insgesamt neun VSRs 31 in den drei Hauptmodulen 10 aufbewahrt. Die Arithmetikabläufe derselben werden während eines Maschinenzyklus durch die insgesamt drei Parallelprozessorabschnitte 30 ausgeführt.
Fig. 18 zeigt eine Anordnung zum Ausführen einer 7 · 7 örtlich benachbarten Bearbeitung mit jeweils sieben Maschinenzyklen unter Verwendung dreier Hauptmodule, die auf dieselbe Weise miteinander verbunden sind wie in Fig. 17. Bei dieser Anordnung bewahrt jedes VSR 31-0, 31-2 1 · 7 örtlich benachbarte Bilddaten in sieben Zeitmultiplexverarbeitungen auf, und diese drei VSRs sind auf 3 · 1 Weise durch Schalten der Wählstufen 33-0 und 33-1 angeordnet. Auf diese Weise werden 3 · 7 örtlich benachbarte Daten in diesen VSRs für einen Hauptmodul aufbewahrt. Der gegenüber dem Eingangsbilddatenwert um zwei Datenzeilen verzögerte Bilddatenwert wird vom Bilddatenausgangsport 55 dadurch ausgegeben, daß die Wählstufe 70 so umgeschaltet wird, daß diese drei Hauptmodule 10 auf 3 · 1 Weise angeordnet sind. Jedoch ist die Größe der abzurufenden örtlich benachbarten Bilddaten nicht 9 · 7, sondern 7 · 7. Das, da eine Zeile der Bilddaten in den benachbarten Hauptmodulen wiederholt wird. Die Wiederholungen können dadurch verhindert werden, daß drei Zeilenpuffer 20 in einem Hauptmodul 10 vorgesehen werden.
Diese Anordnung wird auf solche Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 6 gesetzt werden und die Wählstufen 33-0, 33-1 und 70 die Datenleitungen 200, 201 bzw. 201 auswählen können. Es ist zu beachten, daß jeder Hauptmodul 10 das Ausgangssignal vom Zeilenpuffer 20-1 durch die Wählstufe 10 auswählt und die Daten auf der Datenleitung 201 über den Bilddatenausgangsport 55 ausgibt.
Das Eingangsbild 1 wird einmal in sieben Maschinenzyklen rasterabgetastet und wird dem Bilddateneingangsport 54 des Hauptmoduls mit einem Pixel während jeweils sieben Maschinenzyklen zugeführt. Der gegenüber dem Eingangsbild um zwei Datenzeilen durch die Zeilenpuffer 20-0 und 20-1 im Hauptmodul 10A verzögerte Bilddatenwert wird vom Bilddatenausgangsport 55 desselben ausgegeben und dem Bilddateneingangsport 54 des Hauptmoduls 10B zugeführt. Auf dieselbe Weise wird der um weitere zwei Datenzeilen verzögerte Bilddatenwert vom Hauptmodul 10B an den Hauptmodul 10C geliefert. Das Bearbeitungsergebnis, das vom Bearbeitungsdatenausgangsport 65 des Hauptmoduls 10A ausgegeben wird, wird dem Bearbeitungsdateneingangsport 64 des Hauptmoduls 10B zugeführt und mit dem Bearbeitungsergebnis des Parallelverarbeitungsabschnitts 30 durch die Vereinheitlichungsschaltung 40 innerhalb des Hauptmoduls 10B vereinheitlicht. Auf dieselbe Weise wird das Bearbeitungsergebnis vom Hauptmodul 10B an den Hauptmodul 10C geliefert und mit dem Bearbeitungsergebnis der Parallelverarbeitungseinheit 30 im Hauptmodul 10C vereinheitlicht, und der vereinheitlichte Datenwert wird vom Bearbeitungsdatenausgangsport 65 alle sieben Maschinenzyklen als Ausgangsbilddatenwert ausgegeben.
Innerhalb des Hauptmoduls 10A werden 3 · 7 örtlich benachbarte Bilddaten in den VSRs 31-0, 31-1 und 31-2 desselben aufbewahrt. Innerhalb der Hauptmodule 10B und 10C werden 2 · 7 (also nicht 3 · 7) örtliche Bilddaten als tatsächliche Bilddaten in den VSRs 31-1 bzw. 31-2 derselben während sieben Maschinenzyklen aufbewahrt, da die in den jeweiligen VSRs 31-0 aufbewahrten Bilddaten dieselbe sind, wie die in den VSRs 31-2 der jeweiligen Vorstufenhauptmodule aufbewahrten Bilddaten. Dadurch werden 7 · 7 örtlich benachbarte Bilddaten während der sieben Maschinenzyklen in den insgesamt sieben VSRs 31 in den drei Hauptmodulen 10A, 10B und 10C aufbewahrt. Die 7 · 7 örtlich benachbarten Bilddaten werden während der sieben Maschinenzyklen auf Zeitmultiplexweise ausgelesen und durch die insgesamt drei Parallelverarbeitungsabschnitte 30 alle sieben Maschinenzyklen bearbeitet.
Übrigens kann durch Setzen von MSKTMS und TMS auf 4 bei der obigen Anordnung Arithmetikbearbeitung von 5 · 5 örtlich benachbarten Bilddaten alle fünf Maschinenzyklen ausgeführt werden. In diesem Fall ist zu beachten, daß die Auswahl der Ausgangssignale der Zeilenpuffer 20 durch die Wählstufe 70 in jedem Hauptmodul 10 durch die Steuerschaltung 21 gesteuert wird.
Demgemäß kann gemäß diesem Ausführungsbeispiel der Erfindung, wie oben angegeben, die Arithmetikbearbeitung von 3 · 3 örtlich benachbarten Bilddaten alle drei Maschinenzyklen unter Verwendung eines Hauptmoduls 10 ausgeführt werden. Auch können drei Arten von Arithmetikbearbeitungen für 3 · 3, 5 · 5 und 7 · 7 örtlich benachbarte Bilddaten unter Verwendung von drei Hauptmodulen 10 ausgeführt werden, ohne daß die Verbindungsweise derselben über den Arbeitsablauf der Steuerschaltung 21 verändert wird.
Fig. 19 zeigt eine andere Anordnung des Hauptmoduls des erfindungsgemäßen Parallebildprozessors. Bei dem in Fig. 19 dargestellten Hauptmodul werden vier VSRs 31, vier Arithmetikschaltungen (PE) innerhalb der Parallelverarbeitungseinheit 30, drei Wählstufen 33 und drei Zeilenpuffer 20 verwendet, d. h., daß ein Element mehr für diese drei Komponenten verwendet wird als im in Fig. 1 dargestellten Hauptmodul. Die Wählstufe 33-1 ist eine Wählstufe für 3- auf -1, die eine von drei Datenleitungen 200, 201 und 301 auswählt, und so kann die Anordnung des VSR 31 durch Umschalten der Wählstufe 33-1 in drei Weisen auf 1 · 4, 2 · 2 und 4 · 1 geändert werden. Die Wählstufe 70 ist eine Wählstufe für 4- auf -1, die eine von vier Datenleitungen 540, 200, 201 und 202 auswählt, und so kann durch Schalten der Wählstufe 70 einer der gegenüber dem Eingangsbilddatenwert um null, eine, zwei und drei Zeilen verzögerten Bilddatenwerte ausgewählt werden und am Bilddatenausgangsport 55 ausgegeben werden.
Fig. 20 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 4 · 4 örtlich benachbarte Bilddaten alle vier Maschinenzyklen auf Zeitmultiplexweise unter Verwendung eines Hauptmoduls 10, wie in Fig. 19 dargestellt. Bei dieser Anordnung sind Schaltungen neben den Zeilenpuffern 20 und den VSRs 31 der Kürze halber weggelassen. Auch bei dieser Anordnung bewahrt ein VSR 31 1 · 4 örtlich benachbarte Bilddaten in vier Zeitmultiplexverarbeitungen auf, und vier VSRs 31 sind durch Umschalten der Wählstufen 33 auf 4 · 1 Weise angeordnet. Dadurch werden insgesamt 4 · 4 örtlich benachbarte Bilddaten in diesen VSRs aufbewahrt. Diese Anordnung wird auf solche Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 2 gesetzt werden und die Wählstufen 33-0, 33-1 und 33-2 die Datenleitungen 200, 201 bzw. 202 auswählen können.
Fig. 21 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 4 · 4 örtlich benachbarte Bilddaten mit jeweils einem Maschinenzyklus unter Verwendung von vier Hauptmodulen, von denen einer in Fig. 19 dargestellt ist. Bei dieser Anordnung sind vier VSRs 31 durch Schalten der in Fig. 19 dargestellten Wählstufen 33 auf 1 · 4 Weise angeordnet. In jedem Modul wird auch der gegenüber dem Eingangsbilddatenwert um eine Datenzeile verzögerte Bilddatenwert vom Bilddatenausgangsport dadurch ausgegeben, daß die Wählstufe 70 so geschaltet wird, daß vier Module 10 auf 4 · 1 Weise angeordnet sind. Dadurch können insgesamt 4 · 4 örtlich benachbarte Bilddaten gleichzeitig abgerufen werden. Diese Anordnung wird auf solche Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 0 gesetzt sind und die Wählstufen 33-0, 33-1, 33-2 und 70 die Datenleitungen 300, 301, 302 bzw. 200 auswählen können. Es ist zu beachten, daß die Wählstufe 70 in Fig. 19 dazu dient, den Zeilenpuffer 20-0 auszuwählen und die Daten auf der Datenleitung 200 am Bilddatenausgangsport 55 aus zugeben.
Bei der Anordnung von Fig. 21 wird ein Eingangsbilddatenwert dem Bilddateneingangsport 25 des Hauptmoduls 10A zugeführt. Der gegenüber dem Eingangsbilddatenwert um eine Datenzeile verzögerte Bilddatenwert wird vom Bilddatenausgangsport 55 des Hauptmoduls 10A ausgegeben und dem Bilddateneingangsport 54 des Hauptmoduls 10B zugeführt. Auf dieselbe Weise wird der Bilddatenwert vom Hauptmodul 10B an den Hauptmodul 10C und vom Hauptmodul 10C an den Hauptmodul 10D geliefert. Darüber hinaus wird das vom Bearbeitungsdatenausgangsport 65 des Hauptmoduls 10A ausgegebene Bearbeitungsergebnis dem Bearbeitungdateneingangsport 64 des Hauptmoduls 10B zugeführt. Auf dieselbe Weise wird das Betriebsergebnis vom Hauptmodul 10B an den Hauptmodul 10C und vom Hauptmodul 10C an den Hauptmodul 10D geliefert. Schließlich wird ein Ausgangsbilddatenwert mit jedem Maschinentakt vom Bearbeitungsdatenausgangsport 65 des Hauptmoduls 10D ausgegeben.
Fig. 22 zeigt eine Anordnung zum Ausführen einer Verarbeitung mit 8 · 8 örtlich benachbarten Bilddaten alle vier Maschinenzyklen unter Verwendung von vier Hauptmodulen 10, die auf dieselbe Weise wie in Fig. 21 miteinander verbunden sind. Bei dieser Anordnung bewahrt jeder VSR 1 · 4 örtlich benachbarte Daten in vier Zeitmultiplexverarbeitungen auf, und diese vier VSRs 31 sind durch Schalten der Wählstufen 33 in Fig. 19 auf 2 · 2 Weise geschaltet. Dadurch werden pro Hauptmodul 2 · 8 örtlich benachbarte Bilddaten aufbewahrt. Der gegenüber dem Eingangsbilddatenwert um zwei Datenzeilen verzögerte Bilddatenwert wird vom Bilddatenausgangsport 55 dadurch ausgegeben, daß die Wählstufe 70 in solcher Weise geschaltet wird, daß die vier Hauptmodule 10 auf 4 · 1 Weise angeordnet sind. Insgesamt werden von dieser Anordnung 8 · 8 örtlich benachbarte Bilddaten aufbewahrt. Diese Anordnung wird auf solche Weise realisiert, daß die Steuerschaltung 21 extern so betrieben wird, daß MSKTMS und TMS auf 3 gesetzt werden und die Wählstufen 33-0, 33-1, 33-2 und 70 die Datenleitungen 300, 200, 302 bzw. 201 auswählen können. Es ist zu beachten, daß der Hauptmodul 10 in Fig. 19 das Ausgangssignal vom Zeilenpuffer 20-1 durch die Wählstufe 70 auswählt und den Datenwert auf der Datenleitung 201 über den Bilddatenausgangsport 55 ausgibt.
Bei der Anordnung von Fig. 22 wird das Eingangsbild 1 einmal alle vier Maschinenzyklen rasterabgetastet und mit einem Pixel während jeweils vier Maschinenzyklen dem Bilddateneingangsport 54 des Hauptmoduls 10A zugeführt. Der gegenüber dem Eingangsbild durch die Zeilenpuffer 20-0 und 20-1 im Hauptmodul 10A um zwei Datenzeilen verzögerte Bilddatenwert wird von dessen Bilddatenausgangsport 55 ausgegeben und dem Bilddateneingangsport 54 des Hauptmoduls 10B zugeführt. Auf dieselbe Weise wird der um weitere zwei Datenzeilen verzögerte Bilddatenwert vom Hauptmodul 10B an den Hauptmodul 10C, darüber hinaus vom Hauptmodul 10C an den Hauptmodul 10D geliefert. Das Bearbeitungsergebnis wird vom Hauptmodul 10D alle vier Maschinenzyklen als Ausgangsbilddatenwert ausgegeben.
Gemäß diesem Ausführungsbeispiel der Erfindung kann, wie oben angegeben, die Arithmetikverarbeitung von 4 · 4 örtlich benachbarten Bilddaten unter Verwendung eines Hauptmoduls 10 alle vier Maschinenzyklen ausgeführt werden. Auch können mehrere Arten von Arithmetikverarbeitung für 4 · 4, 8 · 8, usw. örtlich benachbarte Bilddaten unter Verwendung mehrerer Hauptmodule 10 ausgeführt werden, ohne daß die Weise verändert wird, mit der sie durch die externe Betätigung der Steuerschaltung 21 miteinander verbunden sind.
Fig. 23 zeigt noch ein anderes Ausführungsbeispiel des Hauptmoduls des Parallelbildprozessors, der drei Zeilenpuffer 20, neun VSRs und ebenfalls neun Prozessorelemente (PE) 37 im Parallelprozessorabschnitt 30 aufweist.
Fig. 24 zeigt eine Anordnung zum Ausführen eines Betriebs für 3 · 3 örtlich benachbarte Bilddaten mit jeweils einem Maschinenzyklus unter Verwendung eines Hauptmoduls 10. Fig.
25 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 3 · 9 örtlich benachbarte Bilddaten alle drei Maschinenzyklen in Zeitmultiplexweise unter Verwendung derselben Hardware wie in Fig. 24.
Fig. 26 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 9 · 9 örtlich benachbarte Bilddaten mit jeweils einem Maschinenzyklus unter Verwendung von neun Hauptmodulen 10.
Ein Bilddatenwert f wird dem Bilddateneingang 54 eines Hauptmoduls 10A zugeführt. Er wird auch durch ein Schieberegister 3 um drei Pixel verzögert und dem Bilddateneingangsport 54 des Hauptmoduls 10B zugeführt. Der verzögerte Bilddatenwert wird ferner durch ein Schieberegister 4 um drei Pixel verzögert und dem Bilddateneingangsport 54 des Hauptmoduls 10C zugeführt. Die gegenüber dem Eingangsbilddatenwert f um drei Datenzeilen verzögerte Bilddatenwerte, wie sie von den jeweiligen Bilddatenausgangsports 55 der Hauptmodule 10A, 10B und 10C ausgegeben werden, werden dem Bilddateneingangsport 54 der Hauptmodule 10D, 10E bzw. 10F zugeführt. Die Bilddatenwerte, die gegenüber dem Eingangsbilddatenwert f um sechs Datenzeilen verzögert sind, wie sie von den jeweiligen Bilddatenausgangsports 55 der Hauptmodule 10D, 10E und 10F ausgegeben werden, werden den Bilddateneingangsports 54 der Hauptmodule 10G, 10H bzw. 10I zugeführt. Darüber hinaus wird das vom Bearbeitungsdatenausgangsport 65 des Hauptmoduls 10A ausgegebene Bearbeitungsergebnis dem Bearbeitungsdateneingangsport 64 des Hauptmoduls 10D zugeführt. Auf dieselbe Weise wird das Bearbeitungsergebnis vom Hauptmodul 10D auf den Hauptmodul 10G, von 10G auf 10B und weiter auf 10E, 10H, 10C, 10F und 10I gegeben. Schließlich wird ein Ausgangsbilddatenwert g mit jedem Maschinenzykluß vom Bearbeitungsdatenausgangsport 65 des Hauptmoduls 101 ausgegeben.
Fig. 27 zeigt eine Anordnung zum Ausführen einer Bearbeitung für 9 · 9 örtlich benachbarte Bilddaten mit jeweils drei Maschinenzyklen auf Zeitmultiplexweise unter Verwendung von drei Hauptmodulen 10. Bei dieser Anordnung kann dieselbe Bearbeitung für 9 · 9 örtlich benachbarte Bilddaten wie bei der Anordnung von Fig. 26 unter Verwendung eines Hardwareaufwandes realisiert werden, der 1/3 dessen bei der letzteren Anordnung ist.
Gemäß diesem Ausführungsbeispiel dieser Erfindung kann Arithmetikverarbeitung für 3 · 3 örtlich benachbarte Bilddaten unter Verwendung eines Hauptmoduls 10 mit jedem Maschinenzyklus ausgeführt werden. Unter Verwendung mehrerer Hauptmodule 10 kann auch eine Arithmetikverarbeitung unter Verwendung eines größeren Ortsbildbereichs mit jedem Maschinenzyklus ausgeführt werden, z. B. eine Nullüberkreuzungsbearbeitung, Musteranpassung, usw. Darüber hinaus kann eine Arithmetikbearbeitung unter Verwendung eines größeren Ortsbildbereichs durch geringeren Hardwareaufwand in Zeitmultiplexverarbeitung ausgeführt werden.
So wurden oben verschiedene Ausführungsbeispiel dieser Erfindung erläutert. Bei jedem Ausführungsbeispiel ist zu beachten, daß die jeweiligen Anzahlen von Zeilenpuffern 20, VSRs 31 und Prozessorelementen (PE) 37 in einem Parallelprozessorabschnitt 30 so festgelegt werden können, wie dies in bezug auf den LSI-Integrationsgrad erforderlich ist. Wenn bei m oder m-1 Zeilenpuffern und m Arithmetikschaltungen im Hauptmodul ein solcher einzelner Hauptmodul für Zeitmultiplexverarbeitung in n Zyklen verwendet wird, kann eine Verarbeitung von m · n örtlich benachbarten Bilddaten in m Maschinenzyklen ausgeführt werden. Oder wenn die oben genannten n Hauptmodule für Parallelverarbeitung der jeweiligen Zeilenpufferausgangssignale, wie sie von der Wählstufe 70 jeweils für einen Hauptmodul ausgewählt werden, angeordnet sind, kann die Verarbeitung von n · m örtlich benachbarten Bilddaten in einem Maschinenzyklus ausgeführt werden.
Wenn nur die Wählstufen 70 und 31 bei den n vorhandenen Hauptmodulen geschaltet werden, kann darüber hinaus eine Zeitmultiplexverarbeitung von (m · n) Zeilen · t Spalten maximal ausgeführt werden (in diesem Fall sind t Maschinenzyklus und eine Anordnung von VSRs mit t Stufen erforderlich).
Eine größere Vielfalt von Parallelverarbeitungen kann mit hoher Geschwindigkeit ausgeführt werden, wenn m · n Arithmetikschaltungen 37 vorgesehen werden.
Auf diese Weise kann der erfindungsgemäße Parallelbildprozessor flexibel an die gegensätzlichen Erfordernissen von Anwendern angepaßt werden, daß eine große Menge Bilddaten mit hoher Geschwindkeit verarbeitet werden soll, oder daß ein kleiner Hardwareaufwand gewünscht wird, obwohl mehr Zeit erforderlich ist.
(1) Gemäß dieser Erfindung kann der örtlich benachbarte Bildbereich, der Verarbeitung für örtlich benachbarte Bilddaten zu unterziehen ist leicht erweitert werden, ohne daß das Erfordernis für extern ausgerüstete Schaltungen und komplizierte Steuerungen besteht.
(2) Gemäß dieser Erfindung können örtlich benachbarte Bildbearbeitungen für verschiedene örtlich benachbarte Bildbereiche dadurch realisiert werden, daß der Aufbau jedes von mehreren Hauptmodulen durch Betreiben einer darin vorgesehenen Steuerschaltung verändert wird, ohne daß die Verbindungsweise der Hauptmodule verändert wird.
(3) Gemäß dieser Erfindung kann der Aufwand verwendeter Hardware bei LSI-Realisierung jedes Hauptmoduls stark verringert werden.

Claims

1. Parallel-Bildverarbeitungsgerät, bestehend aus mindestens einem Hauptmodul (10) zur Durchführung einer Parallel-Bearbeitung von örtlichen benachbarten Bilddaten aufgrund von extern eingegebenen Eingangs-Bilddaten, umfassend

mindestens einen Zeilenpuffer (20-i), der die Eingangs- Bilddaten der Reihe nach um eine Datenzeile verzögert,

mindestens eine Sequentiell-Speichereinrichtung (31-i) zur Speicherung von aus den Eingangsbilddaten nacheinander herausgeschnittenen örtlichen benachbarten Bilddaten,

eine Parallel-Bearbeitungseinheit (30) zur Durchführung einer Parallelbearbeitung der in der Sequentiell-Speichereinrichtung (31-i) gespeicherten örtlichen Bilddaten,

eine Vereinheitlichungseinrichtung (40), die die Ergebnisse der Parallelbearbeitung vereinheitlicht und das vereinheitlichte Ergebnis ausgibt,

eine Ausgangsstufe (55), die die verzögerten Bilddaten abruft und sie einem weiteren Hauptmodul (10) als Eingangsbilddaten zur Verbindung zwischen den Hauptmoduln zuführt, gekennzeichnet durch

eine erste Wählstufe (70), die die Eingangsbilddaten und die verzögerten Bilddaten jedes Zeilenpuffers (20-i) selektiv auf die Ausgangsstufe (55) schaltet, und

zweite Wählstufen (33-i), die den Ausgang eines Zeilenpuffers (20-i) und den Ausgang einer Sequentiell-Speichereinrichtung (31-i) selektiv durchschalten und einer nachfolgenden Sequentiell-Speichereinrichtung zuführen.

2. Bildverarbeitungsgerät nach Anspruch 1,

wobei die Parallel-Bearbeitungseinheit (30) mehrere Prozessorelemente (37-i) und mehrere Koeffizientenspeicher (36-i) zur Speicherung von den Prozessorelementen (37-i) entsprechenden Koeffizientendaten umfaßt,

wobei die Sequentiell-Speichereinheit aus mehreren den Prozessorelementen (37-i) entsprechenden Speicherelementen (31-i) besteht, und

wobei die aus der Sequentiell-Speichereinrichtung (31-i) ausgeschnittenen lokalen Bilddaten und die Koeffizientendaten in den entsprechenden Prozessorelementen (37-i) parallel bearbeitet werden.

3. Bildverarbeitungsgerät nach Anspruch 1 oder 2, wobei die Sequentiell-Speichereinrichtung (31-i) aus Schieberegistern aufgebaut ist.

4. Bildverarbeitungsgerät nach einem der Ansprüche 1 bis 3, wobei die Zeilenpuffer (20-i) aus RAMs oder Schieberegistern aufgebaut sind.

5. Bildverarbeitungsgerät nach einem der Ansprüche 1 bis 4,

wobei der Hauptmodul (10) eine Parallelbearbeitung an m · n (m, n: ganze Zahlen) aus den Eingangbilddaten ausgeschnittenen örtlichen benachbarten Bilddaten durchführt,

wobei mindestens m-1 Zeilenpuffer (20-i) vorgesehen sind, um die Bilddaten der Reihe nach um eine Datenzeile zu verzögern,

wobei die Sequentiell-Speichereinrichtung (30-i) aus m · n Stufen besteht, um die aus den Eingangsbilddaten nacheinander ausgeschnittenen örtlichen benachbarten Bilddaten oder die verzögerten Bilddaten zu speichern,

wobei die Parallel-Bearbeitungseinheit (30) in Prozessorelemente umfaßt, um die Parallelbearbeitung der örtlichen benachbarten Bilddaten durchzuführen, und

wobei die Vereinheitlichungseinrichtung (40) die Ergebnisse der Parallelbearbeitung in n Maschinenzyklen vereinheitlicht und das vereinheitliche Ergebnis ausgibt.

6. Bildverarbeitungsgerät nach Anspruch 6, wobei die Parallel-Bearbeitungseinheit (30) m Koeffizientenspeicher (36-i) umfaßt, um den Prozessorelementen (37) jeweils entsprechende Koeffizientendaten zu speichern.

7. Bildverarbeitungsgerät nach einem der Ansprüche 1 bis 4, umfassend

eine Eingangsstufe (54) zur Aufnahme der Eingangsbilddaten,

mindestens m-1 Zeilenpuffer (20-i), die die Eingangsbilddaten der Reihe nach um eine Datenzeile verzögern,

m Sequentiell-Speichereinrichtungen (30-i) mit einer variablen Anzahl von Stufen, um die aus den Eingangsbilddaten nacheinander ausgeschnittenen örtlichen benachbarten Bilddaten oder die verzögerten Bilddaten zu speichern, und

eine Steuerschaltung (21) zur Zuführung von Steuersignalen an die erste und die zweiten Wählstufen (70, 33-i), wobei m-1 zweite Wählstufen (33-i) vorgesehen sind, um die Ausgänge der Zeilenpuffer (20-i) und die Ausgänge der Sequentiell-Speichereinrichtungen (31-i) selektiv durchzuschalten und nachfolgenden Sequentiell-Speichereinrichtungen (31-2) zuzuführen, und

wobei die Parallel-Bearbeitungseinheit (30) in Prozessoreleinente (37) umfaßt, um die Parallelbearbeitung der von den entsprechenden Sequentiell-Speichereinrichtungen (31-i) ausgegebenen örtlichen benachbarten Bilddaten durchzuführen.

8. Bildverarbeitungsgerät nach Anspruch 7, wobei die Parallel-Bearbeitungseinheit (30) m Koeffizientenspeicher umfaßt, um den Prozessorelementen (37-i) jeweils entsprechende Koeffizientendaten zu speichern, und wobei die von den Sequentiell- Speichereinrichtungen (31-i) ausgeschnittenen örtlichen benachbarten Bilddaten und die Koeffizientendaten in den entsprechenden Prozessorelementen (37-i) parallel bearbeitet werden.

9. Bildverarbeitungsgerät nach Anspruch 7 oder 8, wobei die Sequentiell-Speichereinrichtung (30-i) intermittierend eine Schiebeoperation für Taktsignale durchführt und den Speicherinhalt bei jedem Taktsignal ausliest.

10. Bildverarbeitungsgerät nach einem der Ansprüche 7 bis 9, wobei die Zeilenpuffer (20-i) Informationsspeicherabschnitte (241, 242) umfassen, damit mindestens ein Bit gleichzeitig ausgelesen und eingeschrieben werden kann, sowie einen Zeilenadreß-Steuerabschnitt (245) zur Steuerung der Zeilenadressen der Informationsspeicherabschnitte (241, 242), wobei für das Auslesen und das Einschreiben die Anfangs- und End-Zeilenadressen der Informationsspeicherabschnitte (241, 242) in Übereinstimmung mit dein zeilenadreß-Steuerabschnitt (245) zugeführten Steuersignalen so bestimmt werden, daß die Anzahl der Verzögerungsschritte variabel wird.

11. Bildverarbeitungsgerät nach einem der Ansprüche 7 bis 10, ferner umfassend eine Bearbeitungsdaten-Eingangsstufe (64) zur Aufnahme eines extern zur Verfügung gestellten Bearbeitungsergebnisses, das mit dem von dem Parallel-Bearbeitungsabschnitt erhaltenen Bearbeitungsergebnis in der Vereinheitlichungseinrichtung (40) vereinheitlicht ist, sowie eine Bearbeitungsdaten-Ausgangsstufe (65) zur externen Ausgabe des vereinheitlichten Ergebnisses.

12. Bildverarbeitungsgerät nach einem der Ansprüche 7 bis 11, wobei jede der Sequentiell-Speichereinrichtungen (31-i) in dein Hauptmodul (10) aus n Stufen aufgebaut ist und die zweiten Wählstufen (33-i) auf die Ausgänge der Zeilenpuffer (20-i) derart geschaltet werden, daß m · n örtliche benachbarte Bilddaten in n Maschinenzyklen im Zeitunterteilungsbetrieb bearbeitet werden.

13. Bildverarbeitungsgerät nach einem der Ansprüche 7 bis 12, wobei n · m örtliche benachbarte Bilddaten in n Hauptmoduln (10) während eines Maschinenzyklus in einem Zustand bearbeitet werden, in dem die Bilddaten-Ausgangsstufe (55) mit der Eingangsstufe (54) des betreffenden Hauptmoduls (10) verbunden ist, um die Sequentiell-Speichereinrichtungen (31-i) mit jeweils einer Stufe zu bilden, wobei die erste Wählstufe (70) auf den um eine Datenzeile verzögerten Ausgang des Zeilenpuffers (20-1) geschaltet ist und die zweiten Wählstufen (33-i) auf die Ausgänge der Sequentiell-Speichereinrichtungen (31-1) geschaltet sind.

14. Bildverarbeitungsgerät nach einem der Ansprüche 7 bis 12, wobei m · n · t örtliche benachbarte Bilddaten in n Hauptmoduln (10) im Zeitunterteilungsbetrieb in t Maschinenzyklen in einem Zustand bearbeitet werden, in dem die Bilddaten-Ausgangsstufe (55) mit der Eingangsstufe (54) des betreffenden nachfolgenden Hauptmoduls (10) verbunden ist, um die Sequentiell-Speichereinrichtungen (31-i) mit jeweils t Stufen zu bilden, wobei die erste Wählstufe (70) auf einen der Ausgänge der Zeilenpuffer (20-i) geschaltet ist und die zweiten Wählstufen (33-i) auf die Ausgänge der Zeilenpuffer (20-i) geschaltet sind.