JPH05188906A - 図形表示装置 - Google Patents
図形表示装置Info
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- JPH05188906A JPH05188906A JP4003684A JP368492A JPH05188906A JP H05188906 A JPH05188906 A JP H05188906A JP 4003684 A JP4003684 A JP 4003684A JP 368492 A JP368492 A JP 368492A JP H05188906 A JPH05188906 A JP H05188906A
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- memory
- image memory
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Abstract
(57)【要約】
【目的】 図形塗り潰しを高速化する。
【構成】 塗り潰し制御器１８と塗り潰し枠専用メモリ
１６、塗り潰し制御器１８と画像メモリ１２をそれぞれ
直接接続する。塗り潰し制御器１８は塗り潰し枠専用メ
モリ１６及び画像メモリに共通したＲＡＳ，ＣＡＳ，Ａ
ＤＤＲＥＳＳを与え、塗り潰し枠専用メモリ１６からデ
ータＷＤＡＴＡを読み込む。塗り潰し制御器１８は、塗
り潰し枠専用メモリ１４からＷＤＡＴＡを読み込んだ後
塗り潰し枠専用メモリ１６にライトイネーブルＷＷＥ−
を、画像メモリ１２にライトイネーブルＵＷＥ−を、そ
れぞれ与え、画像メモリ１２のページモード／リードモ
ディファイライトサイクルを利用して外枠内側を補間し
たデータを書き込む。ＷＤＡＴＡパタンからＵＷＥ−パ
タンへの変換は、ＥＯＲゲートにより並列型に構成した
変換回路により行う。図形内部の塗り潰しが高速化し、
図形表示装置の描画性能が大幅に向上する。
１６、塗り潰し制御器１８と画像メモリ１２をそれぞれ
直接接続する。塗り潰し制御器１８は塗り潰し枠専用メ
モリ１６及び画像メモリに共通したＲＡＳ，ＣＡＳ，Ａ
ＤＤＲＥＳＳを与え、塗り潰し枠専用メモリ１６からデ
ータＷＤＡＴＡを読み込む。塗り潰し制御器１８は、塗
り潰し枠専用メモリ１４からＷＤＡＴＡを読み込んだ後
塗り潰し枠専用メモリ１６にライトイネーブルＷＷＥ−
を、画像メモリ１２にライトイネーブルＵＷＥ−を、そ
れぞれ与え、画像メモリ１２のページモード／リードモ
ディファイライトサイクルを利用して外枠内側を補間し
たデータを書き込む。ＷＤＡＴＡパタンからＵＷＥ−パ
タンへの変換は、ＥＯＲゲートにより並列型に構成した
変換回路により行う。図形内部の塗り潰しが高速化し、
図形表示装置の描画性能が大幅に向上する。
Description
【０００１】
【産業上の利用分野】本発明は、図形内部を塗り潰して
表示する図形表示装置の改良に関する。
表示する図形表示装置の改良に関する。
【０００２】
【従来の技術】従来から、ＣＡＤ、ＣＡＥ等の分野にお
いて図形表示装置が広範に用いられている。図形表示装
置は、例えばＣＲＴの画面に図形を表示する装置であ
り、近年特に、より高度なシミュレーションを実行し、
あるいはより高速な地図データ表示を行うこと等が要求
されている。例えば緊急通報システム等においては、よ
り高速な描画性能が求められている。
いて図形表示装置が広範に用いられている。図形表示装
置は、例えばＣＲＴの画面に図形を表示する装置であ
り、近年特に、より高度なシミュレーションを実行し、
あるいはより高速な地図データ表示を行うこと等が要求
されている。例えば緊急通報システム等においては、よ
り高速な描画性能が求められている。
【０００３】図６には、一従来例に係る図形表示装置の
構成が示されている。この図に示される装置は、図形を
表示する手段であるＣＲＴ１０と、このＣＲＴ１０にお
いて表示すべき図形の情報を格納するフレームバッファ
等の画像メモリ１２と、を有している。すなわち、画像
メモリ１２上に展開された図形情報によりＣＲＴ１０の
画面上に図形が表示される。
構成が示されている。この図に示される装置は、図形を
表示する手段であるＣＲＴ１０と、このＣＲＴ１０にお
いて表示すべき図形の情報を格納するフレームバッファ
等の画像メモリ１２と、を有している。すなわち、画像
メモリ１２上に展開された図形情報によりＣＲＴ１０の
画面上に図形が表示される。
【０００４】また、画像メモリ１２には、データバス１
４を介して塗り潰し枠専用メモリ１６及び塗り潰し制御
器１８が接続されている。塗り潰し枠専用メモリ１６
は、画像メモリ１２に格納されている図形（任意の多角
形等）の外枠を格納するメモリである。塗り潰し制御器
１８は、塗り潰し枠専用メモリ１６に格納されている外
枠を補間し、塗り潰す回路である。
４を介して塗り潰し枠専用メモリ１６及び塗り潰し制御
器１８が接続されている。塗り潰し枠専用メモリ１６
は、画像メモリ１２に格納されている図形（任意の多角
形等）の外枠を格納するメモリである。塗り潰し制御器
１８は、塗り潰し枠専用メモリ１６に格納されている外
枠を補間し、塗り潰す回路である。
【０００５】図７には、この従来例における図形塗り潰
し方式が示されている。
し方式が示されている。
【０００６】図７（ａ）に示されるような多角形の内部
を塗り潰そうとする場合、従来例においては、塗り潰し
枠専用メモリ１６にこの多角形の外枠をデータとして格
納しておく。この後、塗り潰し制御器１８は、塗り潰し
枠専用メモリ１６から図７（ｂ）の破線内のデータを読
み出す。この破線内には、図７（ａ）の多角形の外枠が
含まれている。塗り潰し制御器１８は、データバス１４
を介して読み出した図７（ｂ）のデータについて補間を
行い、画像メモリ１２に書き込む。すなわち、塗り潰し
制御器１８は、塗り潰し枠専用メモリ１６から横方向１
走査分のデータを読み出し、この線と外枠との交点ａ，
ｂ，ｃ，ｄを求め、多角形内部に属するａｂ及びｃｄ間
を外枠と同じ値に変換する。塗り潰し制御器１８は、こ
の変換後のデータ、すなわち内部が塗り潰された多角形
に係るデータをデータバス１４を介して画像メモリ１２
に転送し、これにより塗り潰し図形の書込みを行う。
を塗り潰そうとする場合、従来例においては、塗り潰し
枠専用メモリ１６にこの多角形の外枠をデータとして格
納しておく。この後、塗り潰し制御器１８は、塗り潰し
枠専用メモリ１６から図７（ｂ）の破線内のデータを読
み出す。この破線内には、図７（ａ）の多角形の外枠が
含まれている。塗り潰し制御器１８は、データバス１４
を介して読み出した図７（ｂ）のデータについて補間を
行い、画像メモリ１２に書き込む。すなわち、塗り潰し
制御器１８は、塗り潰し枠専用メモリ１６から横方向１
走査分のデータを読み出し、この線と外枠との交点ａ，
ｂ，ｃ，ｄを求め、多角形内部に属するａｂ及びｃｄ間
を外枠と同じ値に変換する。塗り潰し制御器１８は、こ
の変換後のデータ、すなわち内部が塗り潰された多角形
に係るデータをデータバス１４を介して画像メモリ１２
に転送し、これにより塗り潰し図形の書込みを行う。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな装置構成及び手法による図形内部の塗り潰しは、そ
の高速化に限界がある。すなわち、データバスを介して
塗り潰し枠専用メモリから横方向１本分のデータを逐次
読み出し、補間処理を行った後画像メモリに格納するよ
うにしているため遅延が発生し、高速処理が困難とな
る。
うな装置構成及び手法による図形内部の塗り潰しは、そ
の高速化に限界がある。すなわち、データバスを介して
塗り潰し枠専用メモリから横方向１本分のデータを逐次
読み出し、補間処理を行った後画像メモリに格納するよ
うにしているため遅延が発生し、高速処理が困難とな
る。
【０００８】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、より高速な塗り潰
しが可能な図形表示装置を提供することを目的とする。
とを課題としてなされたものであり、より高速な塗り潰
しが可能な図形表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明の図形表示装置は、塗り潰し制御器
が、塗り潰し枠専用メモリから外枠データをパラレルで
読み出し、このデータのパタンに応じたパタンのパラレ
ル信号であるライトイネーブルを生成し、このライトイ
ネーブルを画像メモリに与えて当該画像メモリを所定パ
タンで書き込み許可状態とすることにより、外枠データ
に応じたパタンで補間後のデータを画像メモリに書き込
むことを特徴とする。
るために、本発明の図形表示装置は、塗り潰し制御器
が、塗り潰し枠専用メモリから外枠データをパラレルで
読み出し、このデータのパタンに応じたパタンのパラレ
ル信号であるライトイネーブルを生成し、このライトイ
ネーブルを画像メモリに与えて当該画像メモリを所定パ
タンで書き込み許可状態とすることにより、外枠データ
に応じたパタンで補間後のデータを画像メモリに書き込
むことを特徴とする。
【００１０】更に、本発明の並列型変換回路は、塗り潰
し枠専用メモリから読み出されたパラレルデータを入力
し、このパラレルデータにおいて図形の内部を示すビッ
トを外枠を示すビットと同値に変換し、変換後のパラレ
ルデータを画像メモリにライトイネーブルとして供給す
ることを特徴とする。
し枠専用メモリから読み出されたパラレルデータを入力
し、このパラレルデータにおいて図形の内部を示すビッ
トを外枠を示すビットと同値に変換し、変換後のパラレ
ルデータを画像メモリにライトイネーブルとして供給す
ることを特徴とする。
【００１１】
【作用】本発明の図形表示装置においては、外枠データ
が塗り潰し枠専用メモリから塗り潰し制御器にパラレル
で読み出される。塗り潰し制御器は、このデータのパタ
ンに応じ、ライトイネーブルを生成し、このライトイネ
ーブルを画像メモリに与える。ライトイネーブルのパタ
ンは外枠までのデータのパタンに応じて決定されるもの
であり、このライトイネーブルにより画像メモリが所定
パタンで書込み許可状態となる。これにより、データバ
スを介したデータの転送や塗り潰し制御器における補間
処理に係る遅延時間が減少し、高速塗り潰しが可能とな
る。
が塗り潰し枠専用メモリから塗り潰し制御器にパラレル
で読み出される。塗り潰し制御器は、このデータのパタ
ンに応じ、ライトイネーブルを生成し、このライトイネ
ーブルを画像メモリに与える。ライトイネーブルのパタ
ンは外枠までのデータのパタンに応じて決定されるもの
であり、このライトイネーブルにより画像メモリが所定
パタンで書込み許可状態となる。これにより、データバ
スを介したデータの転送や塗り潰し制御器における補間
処理に係る遅延時間が減少し、高速塗り潰しが可能とな
る。
【００１２】また、本発明の並列型変換回路において
は、塗り潰し枠専用メモリから読み出されたパラレルデ
ータにおいて図形の内部を示すビットが並列型ゲート構
成により外枠を示すビットと同値に変換される。この変
換後のパラレルデータの画像メモリにライトイネーブル
として供給されると、当該ライトイネーブルのパタンに
より補間後のデータの画像メモリに書き込まれることと
なる。この結果、補間処理における遅延時間がさらに減
少し、高速塗り潰しが可能となる。
は、塗り潰し枠専用メモリから読み出されたパラレルデ
ータにおいて図形の内部を示すビットが並列型ゲート構
成により外枠を示すビットと同値に変換される。この変
換後のパラレルデータの画像メモリにライトイネーブル
として供給されると、当該ライトイネーブルのパタンに
より補間後のデータの画像メモリに書き込まれることと
なる。この結果、補間処理における遅延時間がさらに減
少し、高速塗り潰しが可能となる。
【００１３】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図６に示される従来例と対応す
る構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図６に示される従来例と対応す
る構成には同一の符号を付し説明を省略する。
【００１４】図１には、本発明の一実施例に係る図形表
示装置の構成が示されている。この図に示される装置
は、画像メモリ１２のページモード／リードモディファ
イライトサイクルを使用する構成である。装置構成とし
ては、塗り潰し制御器１６と塗り潰し枠専用メモリ１６
とを直接接続しており、また、塗り潰し制御器１８と画
像メモリ１２とを直接接続している。塗り潰し制御器１
８から発せられる行アドレスストローブ信号ＲＡＳ、列
アドレスストローブ信号ＣＡＳ、アドレスＡＤＤＲＥＳ
Ｓは塗り潰し枠専用メモリ１６と画像メモリ１２に共通
である。なお、この図においては、ＣＲＴ１０は省略さ
れている。
示装置の構成が示されている。この図に示される装置
は、画像メモリ１２のページモード／リードモディファ
イライトサイクルを使用する構成である。装置構成とし
ては、塗り潰し制御器１６と塗り潰し枠専用メモリ１６
とを直接接続しており、また、塗り潰し制御器１８と画
像メモリ１２とを直接接続している。塗り潰し制御器１
８から発せられる行アドレスストローブ信号ＲＡＳ、列
アドレスストローブ信号ＣＡＳ、アドレスＡＤＤＲＥＳ
Ｓは塗り潰し枠専用メモリ１６と画像メモリ１２に共通
である。なお、この図においては、ＣＲＴ１０は省略さ
れている。
【００１５】塗り潰し制御器１８と塗り潰し枠専用メモ
リ１６は、ｎビットパラレルのデータラインＷＤＡＴＡ
と、ライトイネーブルＷＷＥ−と、により接続されてい
る。また、塗り潰し制御器１８と画像メモリ１２との間
は、ｎビットパラレルのライトイネーブルＵＷＥ−によ
り接続されている。塗り潰し制御器１８は、塗り潰し枠
専用メモリ１６及び画像メモリ１２に同時にＲＡＳ，Ｃ
ＡＳ，ＡＤＤＲＥＳＳを与えることにより塗り潰し枠専
用メモリ１６からｎビットパラレルの外枠データを入力
しかつ消去すると共に、画像メモリ１２にライトイネー
ブルＵＷＥ−を与えて図形の塗り潰しを行うようにして
いる。
リ１６は、ｎビットパラレルのデータラインＷＤＡＴＡ
と、ライトイネーブルＷＷＥ−と、により接続されてい
る。また、塗り潰し制御器１８と画像メモリ１２との間
は、ｎビットパラレルのライトイネーブルＵＷＥ−によ
り接続されている。塗り潰し制御器１８は、塗り潰し枠
専用メモリ１６及び画像メモリ１２に同時にＲＡＳ，Ｃ
ＡＳ，ＡＤＤＲＥＳＳを与えることにより塗り潰し枠専
用メモリ１６からｎビットパラレルの外枠データを入力
しかつ消去すると共に、画像メモリ１２にライトイネー
ブルＵＷＥ−を与えて図形の塗り潰しを行うようにして
いる。
【００１６】図２には、この実施例の動作がタイムチャ
ートとして示されている。この図に示されるように、塗
り潰し制御器１８は、塗り潰し枠専用メモリ１６及び画
像メモリ１２に共通したＲＡＳ，ＣＡＳ，ＡＤＤＲＥＳ
Ｓを発し、塗り潰し枠専用メモリ１６からデータライン
ＷＤＡＴＡを介しｎビットパラレルの外枠データＲ１，
Ｒ２，Ｒ３，Ｒ４，…を読み出す。塗り潰し制御器１８
は、この後ＷＤＡＴＡに０データを出力し、同時にライ
トイネーブルＷＷＥ−をオンすることで塗り潰し専用メ
モリ１６のデータを逐次消去する。塗り潰し制御器１８
は、これと同時に、画像メモリ１２にライトイネーブル
ＵＷＥ−を与え、画像メモリ１２を所定パタンで書込み
許可状態とする。これにより、内部が補間され塗り潰さ
れた図形のデータが画像メモリ１２に書き込まれること
となる。
ートとして示されている。この図に示されるように、塗
り潰し制御器１８は、塗り潰し枠専用メモリ１６及び画
像メモリ１２に共通したＲＡＳ，ＣＡＳ，ＡＤＤＲＥＳ
Ｓを発し、塗り潰し枠専用メモリ１６からデータライン
ＷＤＡＴＡを介しｎビットパラレルの外枠データＲ１，
Ｒ２，Ｒ３，Ｒ４，…を読み出す。塗り潰し制御器１８
は、この後ＷＤＡＴＡに０データを出力し、同時にライ
トイネーブルＷＷＥ−をオンすることで塗り潰し専用メ
モリ１６のデータを逐次消去する。塗り潰し制御器１８
は、これと同時に、画像メモリ１２にライトイネーブル
ＵＷＥ−を与え、画像メモリ１２を所定パタンで書込み
許可状態とする。これにより、内部が補間され塗り潰さ
れた図形のデータが画像メモリ１２に書き込まれること
となる。
【００１７】この塗り潰し動作は、塗り潰し制御器１８
により、ＷＤＡＴＡパタンからＵＷＥ−パタンへの変換
として実行される。すなわち、図３（ａ）に示されるよ
うな外枠データが塗り潰し枠専用メモリ１６から塗り潰
し制御器１８にＷＤＡＴＡとして入力された場合、この
ＷＤＡＴＡパタンを図形内部に補間されたＵＷＥ−パタ
ンに変換し、この変換後のパタンが塗り潰し制御器１８
により画像メモリ１２に与えられる。すると、このパタ
ンが画像メモリ１２にそのまま描かれることとなり、塗
り潰しが行われる。
により、ＷＤＡＴＡパタンからＵＷＥ−パタンへの変換
として実行される。すなわち、図３（ａ）に示されるよ
うな外枠データが塗り潰し枠専用メモリ１６から塗り潰
し制御器１８にＷＤＡＴＡとして入力された場合、この
ＷＤＡＴＡパタンを図形内部に補間されたＵＷＥ−パタ
ンに変換し、この変換後のパタンが塗り潰し制御器１８
により画像メモリ１２に与えられる。すると、このパタ
ンが画像メモリ１２にそのまま描かれることとなり、塗
り潰しが行われる。
【００１８】この変換は、図４または図５に示される構
成を有する変換回路により行われる。この変換回路は、
塗り潰し制御器１８に内蔵されるものである。
成を有する変換回路により行われる。この変換回路は、
塗り潰し制御器１８に内蔵されるものである。
【００１９】まず、図４に示される変換回路は、８ビッ
トパラレルのＷＤＡＴＡを同様に８ビットパラレルのＵ
ＷＥ−に変換する回路であり、直列型に構成されてい
る。すなわち、ＷＤＡＴＡの各ビットのデータがＥＯＲ
ゲートにそれぞれ入力されると共に、前段のＥＯＲゲー
トの出力が次の段のＥＯＲゲートに入力される。する
と、各ＥＯＲゲートの出力は、塗り潰し対象となる図形
の外枠の内部を塗り潰したデータとなる。
トパラレルのＷＤＡＴＡを同様に８ビットパラレルのＵ
ＷＥ−に変換する回路であり、直列型に構成されてい
る。すなわち、ＷＤＡＴＡの各ビットのデータがＥＯＲ
ゲートにそれぞれ入力されると共に、前段のＥＯＲゲー
トの出力が次の段のＥＯＲゲートに入力される。する
と、各ＥＯＲゲートの出力は、塗り潰し対象となる図形
の外枠の内部を塗り潰したデータとなる。
【００２０】例えば、図７（ｂ）に示される読出し範囲
において、外枠に係るビットの値が１であり、他のビッ
トが０であるとする。すると、図７（ｂ）において、読
出し範囲の左端からａ点より前に属するビットに対応す
るＥＯＲゲートの出力は必ず０となり、ａ点からｂ点間
のように図形の内側に属するドットに対応するＥＯＲゲ
ートの出力は必ず１となる。
において、外枠に係るビットの値が１であり、他のビッ
トが０であるとする。すると、図７（ｂ）において、読
出し範囲の左端からａ点より前に属するビットに対応す
るＥＯＲゲートの出力は必ず０となり、ａ点からｂ点間
のように図形の内側に属するドットに対応するＥＯＲゲ
ートの出力は必ず１となる。
【００２１】また、図４に示される構成の変換回路は、
８ビットの変換回路であるが、これをシリアルに接続す
ることにより、すなわち図の右方向に連続して接続する
ことにより、８×整数ドットを同時に変換する回路とし
て実現できる。この場合、図の最も左端のＥＯＲゲート
の片方の入力（“１つ前からの入力”）には０を入力し
ておく。
８ビットの変換回路であるが、これをシリアルに接続す
ることにより、すなわち図の右方向に連続して接続する
ことにより、８×整数ドットを同時に変換する回路とし
て実現できる。この場合、図の最も左端のＥＯＲゲート
の片方の入力（“１つ前からの入力”）には０を入力し
ておく。
【００２２】図５には、ＷＤＡＴＡパタンからＵＷＥ−
パタンへの変換を行う変換回路の他の構成が示されてい
る。この図に示される構成は、図４に示される構成と異
なり並列型である。
パタンへの変換を行う変換回路の他の構成が示されてい
る。この図に示される構成は、図４に示される構成と異
なり並列型である。
【００２３】すなわち、図４に示される構成では、ＥＯ
Ｒゲートを直列に接続しているため遅延時間が大きくな
り高速処理に一定の限界がある。このため、図５に示さ
れる並列型の変換回路では、ＥＯＲゲートを階段状に接
続し、これにより、多数ドットの同時平行処理を可能に
している。この図に示されるように８ビットで用いてい
る場合、最大遅延ゲート段数は４であり、また、この図
の回路をシリアルにｎ個接続した場合の最大遅延ゲート
数は４＋ｎ−１となる。また、一般に、並列性を押し進
め２m ドットの同時並列変換を行わせる場合に、最大遅
延ゲート数はｍ＋１となる。
Ｒゲートを直列に接続しているため遅延時間が大きくな
り高速処理に一定の限界がある。このため、図５に示さ
れる並列型の変換回路では、ＥＯＲゲートを階段状に接
続し、これにより、多数ドットの同時平行処理を可能に
している。この図に示されるように８ビットで用いてい
る場合、最大遅延ゲート段数は４であり、また、この図
の回路をシリアルにｎ個接続した場合の最大遅延ゲート
数は４＋ｎ−１となる。また、一般に、並列性を押し進
め２m ドットの同時並列変換を行わせる場合に、最大遅
延ゲート数はｍ＋１となる。
【００２４】従って、図５に示される変換回路によれ
ば、さらに高速処理を実現することが可能である。
ば、さらに高速処理を実現することが可能である。
【００２５】なお、以上の説明は、原理的なものであ
り、例えば図５に示される回路をより最適化して使用す
ることが好ましいことは言うまでもない。
り、例えば図５に示される回路をより最適化して使用す
ることが好ましいことは言うまでもない。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
塗り潰し枠専用メモリから読み出したデータＷＤＡＴＡ
のパタンに応じて画像メモリのライトイネーブルＵＷＥ
−のパタンを生成し、画像メモリのページモード／リー
ドモディファイライトサイクルを使用して塗り潰しを行
うようにしたため、より高速な塗り潰しが実現され、図
形表示装置の描画性能がさらに向上する。
塗り潰し枠専用メモリから読み出したデータＷＤＡＴＡ
のパタンに応じて画像メモリのライトイネーブルＵＷＥ
−のパタンを生成し、画像メモリのページモード／リー
ドモディファイライトサイクルを使用して塗り潰しを行
うようにしたため、より高速な塗り潰しが実現され、図
形表示装置の描画性能がさらに向上する。
【００２７】また、本発明の並列方変換回路によれば、
ＷＤＡＴＡパタンからＵＷＥ−パタンへの変換における
最大遅延ゲート段数が少なくなり、より高速の塗り潰し
が可能になり描画性能が向上する。
ＷＤＡＴＡパタンからＵＷＥ−パタンへの変換における
最大遅延ゲート段数が少なくなり、より高速の塗り潰し
が可能になり描画性能が向上する。
【図１】本発明の一実施例に係る図形表示装置の構成を
示すブロック図である。
示すブロック図である。
【図２】この実施例の動作を示すタイムチャートであ
る。
る。
【図３】この実施例において行われる塗り潰し枠専用メ
モリのＷＤＡＴＡパタンから画像メモリのＵＷＥ−パタ
ンへの変換を示す図であり、図３（ａ）はＷＤＡＴＡパ
タンを、図３（ｂ）はＵＷＥ−パタンを、それぞれ示す
図である。
モリのＷＤＡＴＡパタンから画像メモリのＵＷＥ−パタ
ンへの変換を示す図であり、図３（ａ）はＷＤＡＴＡパ
タンを、図３（ｂ）はＵＷＥ−パタンを、それぞれ示す
図である。
【図４】この実施例において塗り潰し制御器に内蔵され
る変換回路を直列型に構成した場合の回路構成を示す図
である。
る変換回路を直列型に構成した場合の回路構成を示す図
である。
【図５】この実施例において塗り潰し制御器に内蔵され
る変換回路を並列型に構成した場合の構成を示す図であ
る。
る変換回路を並列型に構成した場合の構成を示す図であ
る。
【図６】一従来例に係る図形表示装置の構成を示すブロ
ック図である。
ック図である。
【図７】従来例及び本実施例における外枠を用いた塗り
潰し手法を示す図であり、図７（ａ）は塗り潰し対象と
なる多角形を、図７（ｂ）は塗り潰し枠専用メモリの内
容を、図７（ｃ）は画像メモリの内容を、それぞれ示す
図である。
潰し手法を示す図であり、図７（ａ）は塗り潰し対象と
なる多角形を、図７（ｂ）は塗り潰し枠専用メモリの内
容を、図７（ｃ）は画像メモリの内容を、それぞれ示す
図である。
１０ ＣＲＴ １２ 画像メモリ １６ 塗り潰し枠専用メモリ １８ 塗り潰し制御器 ＷＤＡＴＡ 塗り潰し枠専用メモリのデータライン ＷＷＥ− 塗り潰し枠専用メモリのライトイネーブル ＵＷＥ− 画像メモリのライトイネーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 正司 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 須藤 雄基 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (2)
- 【請求項１】 塗り潰し対象となる図形の外枠をデータ
として格納する塗り潰し枠専用メモリと、表示すべき図
形をデータとして格納する画像メモリと、塗り潰し枠専
用メモリから外枠データを読み出し外枠内部を補間して
画像メモリに書き込む塗り潰し制御器と、を備える図形
表示装置において、 塗り潰し制御器が、 塗り潰し枠専用メモリから外枠データをパラレルで読み
出し、 このデータのパタンに応じたパタンのパラレル信号であ
るライトイネーブルを生成し、 このライトイネーブルを画像メモリに与えて当該画像メ
モリを所定パタンで書き込み許可状態とすることによ
り、 外枠データに応じたパタンで補間後のデータを画像メモ
リに書き込むことを特徴とする図形表示装置。 - 【請求項２】 塗り潰し枠専用メモリから読み出された
パラレルデータを入力し、並列型ゲート構成によりこの
パラレルデータにおいて図形の内部を示すビットを外枠
を示すビットと同値に変換し、変換後のパラレルデータ
を画像メモリにライトイネーブルとして供給することを
特徴とする並列型変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003684A JPH05188906A (ja) | 1992-01-13 | 1992-01-13 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003684A JPH05188906A (ja) | 1992-01-13 | 1992-01-13 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05188906A true JPH05188906A (ja) | 1993-07-30 |
Family
ID=11564231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003684A Pending JPH05188906A (ja) | 1992-01-13 | 1992-01-13 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05188906A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222077A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 輪郭塗り潰し回路 |
-
1992
- 1992-01-13 JP JP4003684A patent/JPH05188906A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222077A (ja) * | 1990-01-26 | 1991-10-01 | Fujitsu Ltd | 輪郭塗り潰し回路 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |