JPS63184176A - 高速ぬりつぶし回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のベクトルで表わされる多角形で表現された図形デ
ータを基に２値図形パターンデータを生成する際に用い
るもので、隣接する画素との白、黒の違いを示す変化点
データをメモリから複数ビット並列読出し、この複数ビ
ットからぬりつぶしデータを発生する処理を、並列処理
によって高速化する。

〔産業上の利用分野〕

本発明は、変化点データから変化点間の領域を塗りつぶ
す回路に関し、並列処理による高速化と所要ゲート数の
低減を図ろうとするものである。

ディスプレイやプリンタに図形や文字を出力する場合、
イメージメモリ上にパターンデータを作成する事が行な
われる。この場合、イメージメモリ上に作成される図形
や文字のデータをそのままの形で別メモリに持っている
のでは、該別メモリの記憶容量が大きくなる上、拡大、
縮小などの変形がしにくいため、図形や文字のデータは
それらの輪郭を多角形で表し、その多角形の各辺をベク
トルで表現した形で持つ事が行なわれる。

このようなシステムでは、輪郭多角形ベクトルデータか
らイメージメモリ上に図形や文字のパターンデータを作
成する処理が必要である。この処理は、■該輪郭多角形
のベクトルデータから変化点を算出し、これを別メモリ
に格納しておいてそれを読出しながら変化点間の領域を
塗りつぶす作業（これで、両端を変化点で挾まれた領域
と輪郭の一部が塗りつぶされる）と、■輪郭を重ねて書
く作業（これで図形又は文字の塗りつぶしが完了する）
からなり、これらは高速で行なわれ、また安価なシステ
ムによって行なわれる必要がある。

〔従来の技術〕

第１３図は多角形輪郭ベクトルから図形（詳しくは図形
又は文字。以下同様）を生成するためのハードウェアの
構成図で、特に変化点データを基にぬりつぶし処理を行
う部分を示しである。多角形輪郭ベクトルから図形又は
文字のパターンデータを得るには前述の処理を行なうが
、本発明ではぬりつぶし処理のみを扱い、変化点データ
などは得られているものとする。また図形又は文字は白
、黒（モノクロ）画像とする。

２値画像メモリ１３１は画素の集まりとして構成されて
いる６画素は格子状に配列し、各画素は２色しかとり得
ないのでそれぞれ１ビツトのデータを持っている。この
２値画像メモリ１３１中に、図示しないが２つの領域が
ある。その１つは第１４図（ａｌに示す変化点領域１４
１で、ここには他のプロセスによって変化点１４２ａ、
１４２ｂ、・・・・・・が書き込まれている。他の１つ
は図形生成領域で、ここに図形が生成される。

読出し制御回路１３２は変化点領域からの読出しの順番
を制御する。読出しは水平ラスクスキャンにより、左か
ら右へ、そして上から下へという順序で行なわれる。水
平につながった数画素が同時に読み出される。この画素
列をワードと呼び、１つのワードの中の画素数をワード
長という。ここではワード長をｎとする。

ぬりつぶし回路１３３は、変化点データをもとにぬりつ
ぶされた図形データ（スキャン方向で変化点から次の変
化点までを同じ１またはＯ（黒又は白）にした図形デー
タ）を生成する。例えば第１４図で説明すると、領域１
４１でスキャンして変化点１４２ａを検出したら領域１
４３の対応アドレスの次の画素１４４ａの白黒レベルを
反転させ、領域１４１で次の変化点１４２ｂが検出され
て領域１４３の対応アドレスの次の画素１４４ｂの白黒
レベルが反転されるまで、その間の画素を画素１４４ａ
と同じ色にぬりつぶす。この処理はワードごとに行なう
。

書込み制御回路１３４は、図形生成領域１４３への書込
みの順序を制御する。。この順序は読出しと同じである
。書込みは、ぬりつぶされたデータがぬりつぶし回路１
３３内に出来たのちに行なわれる。１３５はメモリ１３
１のアクセスに使用される画像バスである。

第１５図と第１６図に従来のぬりつぶし回路１３３の具
体例を示す。これらの回路への入力は並列入力型のシフ
トレジスタ１５１．１６１によってｎビット並列に行な
われ、また出力も並列出力型のシフトレジスタ１５２．
１６２によってｎビット並列に行なわれるが、回路内の
処理は１ビツトずつ直列に行なわれる。

第１５図の例ではＪ−にフリップフロップ１４３を用い
てぬりつぶし処理をし、また第１６図の例ではＥＯＲ（
排他的論理和）ゲート１５３と遅延回路１５４を用いて
同様の処理をする。即ち、第１５図ではメモリ領域１４
１から前記スキャンで読出されたｎビットがシフトレジ
スタ１５１へ並列に取込まれ、次いでシフトされて１ビ
ツトずつＪ−にフリップフロップ１５３へ導かれ、変化
点データが入力する度に該フリップフロップの出力は反
転し、このフリップフロップの出力が逐次シフトレジス
タ１５２へ取込まれ、ｎビットが該シフトレジスタへ取
込まれた所で該ｎビットが並列に書込み制御回路へ出力
される。これらの動作は入力クロックにより行なわれる
。第１６図では１ビツト遅延回路１６４を出た、１つ前
のビットと今回ビットがゲート１６３でＥＯＲをとられ
、これが該遅延回路を通して出力され、これで第１５図
のＪ−にフリップフロップ１５３と同様の処理（ぬりつ
ぶし）が行なわれる。他は第１５図と同じである。

〔発明が解決しようとする問題点〕

従来の直列処理型のぬりつぶし回路では１ワード処理す
るのにｎクロックサイクル必要となるので、システムス
ピードの向上には服界がある。また、シフトレジスタや
フリップフロップの制御に複雑な回路が必要となるので
、コスト上昇の原因となる欠点がある。

本発明はぬりつぶし回路の内部処理も並列化することで
、安価にして高速にぬりつぶし処理できるようにするも
のである。また内部処理も並列化すると、変化点データ
からぬりつぶしデータの発生という処理の性格上、前の
ビットの１．０を参照する必要があり、このためビット
数ｎが大になると処理回路における動作遅れが目立つ。

またこの動作遅れを改善する手段もあるが、これは回路
構成を複雑にする。そこで構成が比較的単純でしかも高
速な処理回路を提供することが本発明の他の目的である
。

〔問題点を解決するための手段〕

第１図は本発明に係るぬりつぶし回路の基本構成図で、
第２図以降にその要部の具体例を示す。

第１図で１１はｎビットの入力データレジスタ、１２は
並列処理をする組合せ回路、１３は遅延回路（Ｄ形フリ
フプフロソプ）である。

〔作用〕

画像メモリの変化点領域（第１４図（ａｌの１４１）か
ら並列に読出されたｎビット（１ワード）の変化点デー
タはストローブ信号によって単純なｎビットのレジスタ
１１にラッチされる。このレジスタ１１にラッチされた
ｎビットのデータを１１〜ｉｎとすると、これに、前回
の組合せ回路１２の出力Ｏｎを１サイクル遅延させた回
路１３の出力ｉｏを加えて（ｎ±１）ビットとした並列
データｉ　ｏ　＝　ｉ　ｎが今回の組合せ回路１２の入
力となる。

組合せ回路１２の入力と出力の関係は次の通りである。

０ｏ＝ｉ。

Ｏ＋＝ｉｏ■１１ ０２＝ｉ　ｏ■１１■１２ ＯＫ＝ｊｏ■ｉビ・・・・・■ｉＫ Ｏｎ　＝　ｉ　００ｉ　＋　＝■ｉｎ−＋■ｉｎ■はＥ
ＯＲの論理記号であり、このうち出力Ｏａ〜０ｏ−１が
画像メモリの図形生成領域（第１４図（ｂｌの１４３）
の該当アドレスに書込まれる。

入力１１〜ｉｎの“１”は変化点、“０”は非変化点を
示し、また出力００〜Ｏｎの“１”は黒、“０”は白を
示すものとすると、回路１３によって保持される前回の
出力Ｏｎ（今回の入力ｉｏ）は、前回処理の最終画素が
黒か白かを知る上で重要である。今回の出力Ｏｏにはこ
の入力ｔｏをそのまま使用する（ぬりつぶしデータは変
化点データより１ビツトずつ遅らす。従って第１４図に
示されるようにぬりつぶしデータは変化点データの次で
変る）。出力０１は入力ｉｏと１１のＥＯＲであるので
、ｉａ＝“０”、１＋−“０”であればＯ＋＝“０”と
なって白が続く。出力０２は０１■１２でもあるので、
ｉ２＝“Ｏ”であれば０２＝″０”となって白がまだ続
く。これに対し第１４図（ａｌの１４２ａのように１３
＝１であると、０３−０２■ｉ３であるから０３＝“１
”となり、同図（′ｂ）の画素１４４ａは黒に反転する
。続（入力ｉ４が“０”であると、０ａ−Ｏｚ■ｉ４で
あるから０４＝“１”となり、黒が続くことになる。以
下、同様である。

このようにして組合せ回路１２によって図形生成がなさ
れるが、この内部処理は並列に行われるためクロックを
必要としない。このため高速であるだけでなく、制御回
路が簡単である。

〔実施例〕

第２図は組合せ回路１２をＥＯＲゲートで構成した実施
例で、ｎ＝６１！ｌ］ち１ワードを６ビツトとしである
。２１〜２６はＥＯＲゲートで、各出力は ０＋＝Ｏｏ■１１ ０２＝○Ｉ■１２ ０６＝０５■ｉ６ の関係にある。従って０２〜０５がｎビットぬりつぶし
データになり、並列出力される。なおこの回路では順に
前段出力が次段人力の１つになっているので、入力１１
〜ｉ６がラッチされてから６ゲート（一般にはｎゲート
）分の遅延の後に最終出力０６が確定する。従ってｎが
大になると、遅延を無視できなくなることが考えられる
。

第３図は同様のことをＲＯＭ　（読出し専用メモリ）３
１によって行う他の実施例である。この場合は、予め７
ビソトの入力ｉ　ｏ　＝　ｉ　ａの組合せ（２７＝１２
８）に応じた７ビツトの出力００〜０６を格納している
ため１２８Ｘ７ビツトの記憶ｆ１域２０＋１ く一般には（ｎ＋１）　　　ビット）が必要であるが、
ＲＯＭのアクセスタイムしか時間がか＼らず、第２図の
ＥＯＲゲート方式より高速である。

変化点データからぬりつぶしデータを得るＦＯＲゲート
方式の基本は第２図で説明したように、並列入力と前段
出力の排他的論理和（ＥＯＲ）を順次とることである。

しかし、単純にＥＯＲを重ねるとゲートの伝搬遅延時間
が加算されるので、１ワードのビット数ｎが大きい場合
には高速化の工夫が必要となる。そこで、以下では「単
位ブロック」の組合せによる改善策を説明する。この単
位ブロックは、第４図に示すように入力線をＸ組に分け
、出力線の段階で１組にまとめるＥＯＲ論理を内部に持
つ機能ブロックである。最も単純な単位ブロックは入力
が２組（ｘ＝２）で、各組の入力線がそれぞれ１本（Ｋ
ｏ＝に＋＝１）の場合である。この場合は内部に１つの
ＥＯＲゲートが使用され、各組の入力をｉ＋、ｉ２とし
たとき０ｏ＝ｉ。

Ｏ＋＝ｉｏ■１１ ０２＝Ｏ１■１２ なる出力Ｏｏ、０１を生じる。第２図の組合せ回路はこ
の単位ブロックを６つ使用した例である。

第５図は多少複雑な単位ブロックの構成図で、入力が４
組（ｘ＝４）あり、各組の入力線数Ｋ。

〜に３がそれぞれ４，２，３．３という値をとるもので
ある。第６図はこれを回路記号で表わしたもので、内部
の数字が各組の入力線数を示している。この回路記号を
用いると、第７図〜第９図の組合せ回路は第１０図〜第
１２図のように表わされる。

第７図〜第９図の組合せ回路はいずれも入力ｔ。

〜ｉ１４に対し、 ０ｏ＝ｔ　ａ Ｏ＋＝ｉｏＯ１１ ０２＝ｉ　ａ■１１■１２ ０　−ｉ　ｏ■ｉ！■１２■・・・・・・■１１３■’
１４なる出力Ｏｏ〜０□４を得るものである。例えば第
８図でＥＯＲゲーゲート−Ｇ４の出力０１〜０４がＯ＋
＝Ｏｏ■ｉｌ、０２＝Ｏ＋■１２．・・・・・・になる
のは上記の通りであり、またゲートＧ５の出力０５が０
４■１５であることも図示の通りである。ゲートＧ６の
出力０６は０ら−ｉ５■ｉＩｉ■０４＝０５■ｉ６であ
り、順にＥＯＲをとった場合と同じである。Ｇｂ、Ｇｑ
、・・・・・・についても同様である。

第７図の回路は全てのゲートを直列に用いているため所
要ゲート数は最も少ない（１４ゲート）が、遅延時間は
１４τになる（τは１ゲート当りの伝搬遅延時間）。こ
れに対し第８図の回路は２２ゲートになるが、入力から
最大遅延出力までのゲート段数が６に減るので、遅延時
間は６τに短縮される。第９図の回路は２８ゲート用い
ることで遅延時間を４τまで短縮した最高速型である。

但し、所要ゲート数は大である。この第７図、第８図、
第９図・・・・・・を選択し、ある入力数に対して遅延
時間も使用ゲート数も適当な回路構成とすることができ
る。

〔発明の効果〕

以上述べたように本発明によれば、メモリから変化点デ
ータを複数ビット並列読出してぬりつぶしデータを発生
する回路の動作を高速化でき、しかも回路構成を複雑化
せずに済み、また所要ゲート数と動作速度を最適化する
ことができる等の利点が得られる。

【図面の簡単な説明】

第１図は本発明の基本構成図、 第２図はＥＯＲゲート方式の組合せ回路の一例を示す構
成図、 ＠３図はＲＯＭ方式の組合せ回路の一例を示す構成図、 第４図はＥＯＲゲート方式の単位ブロックの基本構成図
、 第５図はその具体例を示す構成図、 第６図は第５図を回路記号で表わしたブロック図、 第７図〜第９図はＥＯＲ方式の組合せ回路の他の例を示
す構成図、 第１０図〜第１２図は第７図〜第９図を回路記号で表わ
したブロック図、 第１３図は図形生成装置のブロック図、第１４図は２値
画像メモリの説明図、 第１５図および第１６図は従来のぬりつぶし回路の構成
図である。

Claims (1)

1. 【特許請求の範囲】 メモリ（１３１）から同時に読出した複数（ｎ）ビット
   の変化点データをラッチする入力データレジスタ（１１
   ）と、（ｎ＋１）ビットの入力ｉ＿０〜ｉ＿ｎに対し（
   ｎ＋１）ビットの出力Ｏ＿０〜Ｏ＿ｎを発生する組合せ
   回路（１２）と、該組合せ回路の出力の最終ビットＯ＿
   ｎを取込んで次回の前記組合せ回路の入力ｉ＿０にする
   遅延回路（１３）とを備え、該組合せ回路の入力ｉ＿１
   〜ｉ＿ｎは該入力データレジスタの並列出力とされ、こ
   れを受けて該組合せ回路（１２）は Ｏ＿０＝ｉ＿０ Ｏ＿１＝ｉ＿０■ｉ＿１ Ｏ＿２＝ｉ＿０■ｉ＿１■ｉ＿２ Ｏ＿ｎ＝ｉ＿０■ｉｌ＿１■ｉ＿２■・・・・・・■ｉ
   ＿ｎ＿−＿１■ｉなる出力Ｏ＿０〜Ｏ＿ｎを生じるよう
   に構成され、そのうちのＯ＿０〜Ｏ＿ｎ＿−＿１が今回
   ぬりつぶしデータとして出力されることを特徴とする高
   速ぬりつぶし回路。