JPH10275460A - メモリ装置及びこれを用いた画像処理装置 - Google Patents
メモリ装置及びこれを用いた画像処理装置Info
- Publication number
- JPH10275460A JPH10275460A JP9082534A JP8253497A JPH10275460A JP H10275460 A JPH10275460 A JP H10275460A JP 9082534 A JP9082534 A JP 9082534A JP 8253497 A JP8253497 A JP 8253497A JP H10275460 A JPH10275460 A JP H10275460A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- addresses
- texture
- information storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Image Generation (AREA)
- Dram (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【課題】一つのアドレス付与により複数のデータの読み
出しが可能であり、アドレス線を追加することなく、集
積度を減ずることのない複数のデータの読み出しが可能
なメモリ装置を提供する。 【解決手段】それぞれ行アドレスデコード回路及び列ア
ドレスデコード回路を有するｍ個のメモリセルと、１の
アドレスを入力し、該１のアドレスを所定値づつ歩進し
て、ｍ個の行アドレス及びｎ個の列アドレスを生成する
回路と、該生成されたｍ個の行アドレス及びｎ個の列ア
ドレスの各々を該ｍ個のメモリセルの対応する該行アド
レスデコード回路及び列アドレスデコード回路に入力す
るアドレス選択入力回路を有する。
出しが可能であり、アドレス線を追加することなく、集
積度を減ずることのない複数のデータの読み出しが可能
なメモリ装置を提供する。 【解決手段】それぞれ行アドレスデコード回路及び列ア
ドレスデコード回路を有するｍ個のメモリセルと、１の
アドレスを入力し、該１のアドレスを所定値づつ歩進し
て、ｍ個の行アドレス及びｎ個の列アドレスを生成する
回路と、該生成されたｍ個の行アドレス及びｎ個の列ア
ドレスの各々を該ｍ個のメモリセルの対応する該行アド
レスデコード回路及び列アドレスデコード回路に入力す
るアドレス選択入力回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に画像表示され
る物体を構成するポリゴンに貼り付けられるテクスチャ
データの読み出しに適したメモリ装置及びこれを用いた
画像処理装置に関する。
る物体を構成するポリゴンに貼り付けられるテクスチャ
データの読み出しに適したメモリ装置及びこれを用いた
画像処理装置に関する。
【０００２】
【従来の技術】近年、コンピュータグラフィック技術を
用い、仮想３次元空間内に配置された物体を複数のポリ
ゴンで画像表示する画像処理装置が普及している。更
に、表示される物体をより仮想現実に近いものとすべく
研究開発が進められている。
用い、仮想３次元空間内に配置された物体を複数のポリ
ゴンで画像表示する画像処理装置が普及している。更
に、表示される物体をより仮想現実に近いものとすべく
研究開発が進められている。
【０００３】かかるコンピュータグラフィック技術にお
いて、表示される物体の表面の細部はテクスチャと呼ば
れる。該当ポリゴンを構成するポリゴンの画素（ピクセ
ル）毎にテクスチャデータをテクスチャマップから読み
出し貼り付けることにより、物体の表面に色肌、材質感
等が形成される。
いて、表示される物体の表面の細部はテクスチャと呼ば
れる。該当ポリゴンを構成するポリゴンの画素（ピクセ
ル）毎にテクスチャデータをテクスチャマップから読み
出し貼り付けることにより、物体の表面に色肌、材質感
等が形成される。
【０００４】図８、図９は、かかるテクスチャデータの
貼り付けを説明する図である。即ち、図８は、ＣＲＴデ
ィスプレー等の表示装置に表示するために、二次座標平
面に展開され、フレームバッファに格納されたポリゴン
の一例である。
貼り付けを説明する図である。即ち、図８は、ＣＲＴデ
ィスプレー等の表示装置に表示するために、二次座標平
面に展開され、フレームバッファに格納されたポリゴン
の一例である。
【０００５】図示されるかかるポリゴンＰは、３頂点
Ａ、Ｂ、Ｃを有し、それぞれの頂点は貼り付けられるテ
クスチャデータを格納するテクスチャマップ上のＸ、Ｙ
２軸の座標を頂点データとして有する。
Ａ、Ｂ、Ｃを有し、それぞれの頂点は貼り付けられるテ
クスチャデータを格納するテクスチャマップ上のＸ、Ｙ
２軸の座標を頂点データとして有する。
【０００６】例えば、頂点Ａの画素に貼り付けられるテ
クスチャデータの格納位置として、テクスチャマップ上
の座標データ（Ｔx0，Ｔy0）を有する。同様に、頂点Ｂ
は座標データ（Ｔx1，Ｔy1）を有し、頂点Ｃは座標デー
タ（Ｔx2，Ｔy2）を有する。
クスチャデータの格納位置として、テクスチャマップ上
の座標データ（Ｔx0，Ｔy0）を有する。同様に、頂点Ｂ
は座標データ（Ｔx1，Ｔy1）を有し、頂点Ｃは座標デー
タ（Ｔx2，Ｔy2）を有する。
【０００７】更に、例えば頂点Ａと頂点Ｂの稜線上の点
Ｄの画素に対しては、頂点Ａの座標データ（Ｔx0，
Ｔy0）と頂点Ｂは座標データ（Ｔx1，Ｔy1）を補間し
て、テクスチャマップ上の座標データ（Ｔxi，Ｔyi）が
求められる。ポリゴンＰを構成する他の全ての画素に対
しても、同様に補間によりテクスチャマップ上の座標デ
ータが求められる。
Ｄの画素に対しては、頂点Ａの座標データ（Ｔx0，
Ｔy0）と頂点Ｂは座標データ（Ｔx1，Ｔy1）を補間し
て、テクスチャマップ上の座標データ（Ｔxi，Ｔyi）が
求められる。ポリゴンＰを構成する他の全ての画素に対
しても、同様に補間によりテクスチャマップ上の座標デ
ータが求められる。
【０００８】一方、テクスチャマップは、物体のテクス
チャ種類毎に例えば、物体が岩であれば岩肌を表現する
データ、木材であれば木肌等を表現するデータがマップ
状に展開され、メモリ装置に格納される。即ち、一つの
岩における岩肌、一本の樹の木肌等は、１つのデータで
定義できるようには均一ではなく、また連続性を持って
変化する。
チャ種類毎に例えば、物体が岩であれば岩肌を表現する
データ、木材であれば木肌等を表現するデータがマップ
状に展開され、メモリ装置に格納される。即ち、一つの
岩における岩肌、一本の樹の木肌等は、１つのデータで
定義できるようには均一ではなく、また連続性を持って
変化する。
【０００９】従って、テクスチャマップは、岩肌、木肌
等のテクスチャをＸ、Ｙ２軸座標平面に展開したもので
あり、Ｘ、Ｙ２軸座標位置を特定することにより、対応
する特定位置の岩肌、木肌等のテクスチャが求められ
る。
等のテクスチャをＸ、Ｙ２軸座標平面に展開したもので
あり、Ｘ、Ｙ２軸座標位置を特定することにより、対応
する特定位置の岩肌、木肌等のテクスチャが求められ
る。
【００１０】図１０は、テクスチャマップの２軸平面と
ポリゴンの一画素との関係を示す図である。図１０にお
いて、ＴＰは、テクスチャマップのＸ、Ｙ２軸座標によ
り特定される画素の領域である。この画素領域毎にテク
スチャデータを有する。一方、ＰＰはポリゴンを構成す
る１画素であり、ＰＣはその中心である。
ポリゴンの一画素との関係を示す図である。図１０にお
いて、ＴＰは、テクスチャマップのＸ、Ｙ２軸座標によ
り特定される画素の領域である。この画素領域毎にテク
スチャデータを有する。一方、ＰＰはポリゴンを構成す
る１画素であり、ＰＣはその中心である。
【００１１】この１画素に対応して、テクスチャマップ
のＸ、Ｙ２軸座標位置が特定されるが、ポリゴンを構成
する１画素は図示のように面積を有する。このため、ポ
リゴンを構成する１画素は、テクスチャマップの隣接す
る複数の画素に跨る。更に、上記したように一般に物体
の表面のテクスチャは連続性を有する。
のＸ、Ｙ２軸座標位置が特定されるが、ポリゴンを構成
する１画素は図示のように面積を有する。このため、ポ
リゴンを構成する１画素は、テクスチャマップの隣接す
る複数の画素に跨る。更に、上記したように一般に物体
の表面のテクスチャは連続性を有する。
【００１２】従って、ポリゴンを構成する１画素に重な
るテクスチャマップの隣接する複数の画素データを組み
合わせて、当該ポリゴンを構成する１画素に対するテク
スチャデータを生成することが行われる。
るテクスチャマップの隣接する複数の画素データを組み
合わせて、当該ポリゴンを構成する１画素に対するテク
スチャデータを生成することが行われる。
【００１３】このためには、ポリゴンを構成する１画素
に対するテクスチャデータを生成する際、テクスチャマ
ップから複数の画素のテクスチャデータを読み出すこと
が必要となる。
に対するテクスチャデータを生成する際、テクスチャマ
ップから複数の画素のテクスチャデータを読み出すこと
が必要となる。
【００１４】更に、かかる複数の画素のテクスチャデー
タは、同時に読み出されることが画像処理の高速化の観
点において望ましい。
タは、同時に読み出されることが画像処理の高速化の観
点において望ましい。
【００１５】しかしながら、これまで一般のメモリ装置
において、情報記憶部に対して同時に２つ以上のアドレ
スを指示することは困難であった。又、従来のジュアル
ポートメモリでは、一つの情報記憶部に対し複数のアド
レス線が必要なために、集積度を高めることが困難であ
った。
において、情報記憶部に対して同時に２つ以上のアドレ
スを指示することは困難であった。又、従来のジュアル
ポートメモリでは、一つの情報記憶部に対し複数のアド
レス線が必要なために、集積度を高めることが困難であ
った。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、一つのアドレス付与により複数のデータの読み出し
が可能なメモリ装置を提供することにある。
は、一つのアドレス付与により複数のデータの読み出し
が可能なメモリ装置を提供することにある。
【００１７】更に、本発明の目的はアドレス線を追加す
ることなく、従って集積度を減ずることのない複数のデ
ータの読み出しが可能なメモリ装置を提供することにあ
る。
ることなく、従って集積度を減ずることのない複数のデ
ータの読み出しが可能なメモリ装置を提供することにあ
る。
【００１８】また、本発明の目的は、コンピュータグラ
フィック技術におけるテクスチャデータの高速読み出し
に適したテクスチャメモリ装置を提供することにある。
フィック技術におけるテクスチャデータの高速読み出し
に適したテクスチャメモリ装置を提供することにある。
【００１９】更に又、本発明の目的は、一つのアドレス
付与により複数のデータの読み出しが可能なメモリ装置
をテクスチャマップの格納に用いた画像処理装置を提供
することにある。
付与により複数のデータの読み出しが可能なメモリ装置
をテクスチャマップの格納に用いた画像処理装置を提供
することにある。
【００２０】
【課題を解決するための手段】上記の課題を達成する本
発明に従うメモリ装置の第１の構成は、それぞれ行アド
レスデコード回路及び列アドレスデコード回路を有する
ｍ個の情報記憶部と、１のアドレスを入力し、該１のア
ドレスを所定値づつずらして、ｍ個の行アドレス及びｎ
個の列アドレスを生成する回路と、該生成されたｍ個の
行アドレス及びｎ個の列アドレスの各々を該ｍ個の情報
記憶部の対応する該行アドレスデコード回路及び列アド
レスデコード回路に入力するアドレス選択入力回路を有
して構成される。
発明に従うメモリ装置の第１の構成は、それぞれ行アド
レスデコード回路及び列アドレスデコード回路を有する
ｍ個の情報記憶部と、１のアドレスを入力し、該１のア
ドレスを所定値づつずらして、ｍ個の行アドレス及びｎ
個の列アドレスを生成する回路と、該生成されたｍ個の
行アドレス及びｎ個の列アドレスの各々を該ｍ個の情報
記憶部の対応する該行アドレスデコード回路及び列アド
レスデコード回路に入力するアドレス選択入力回路を有
して構成される。
【００２１】更に、本発明に従うメモリ装置の第２の構
成は、第１の構成において、前記１のアドレスは、行ア
ドレスと列アドレスを有し、前記ｍ個の行アドレス及び
ｎ個の列アドレスを生成する回路は、該１のアドレスの
行アドレスと列アドレスのそれぞれを所定値づつずらし
て、ｍ個の行アドレスとｎ個の列アドレスを生成し、前
記アドレス選択入力回路は、該生成されたｍ個の行アド
レスの各々を該ｍ個の情報記憶部のそれぞれに対応する
該行アドレスデコード回路に入力し、該生成されたｎ個
の列アドレスを共通に、該ｍ個の情報記憶部のそれぞれ
対応する列アドレスデコード回路に入力する。
成は、第１の構成において、前記１のアドレスは、行ア
ドレスと列アドレスを有し、前記ｍ個の行アドレス及び
ｎ個の列アドレスを生成する回路は、該１のアドレスの
行アドレスと列アドレスのそれぞれを所定値づつずらし
て、ｍ個の行アドレスとｎ個の列アドレスを生成し、前
記アドレス選択入力回路は、該生成されたｍ個の行アド
レスの各々を該ｍ個の情報記憶部のそれぞれに対応する
該行アドレスデコード回路に入力し、該生成されたｎ個
の列アドレスを共通に、該ｍ個の情報記憶部のそれぞれ
対応する列アドレスデコード回路に入力する。
【００２２】 また、本発明に従うメモリ装置の第３の構
成は、第２の構成において、更に、前記ｍ個の情報記憶
部から読み出されるｍ×ｎ個のデータを組み合わせて、
少なくとも１の組み合わせデータを出力する回路を有す
る。
成は、第２の構成において、更に、前記ｍ個の情報記憶
部から読み出されるｍ×ｎ個のデータを組み合わせて、
少なくとも１の組み合わせデータを出力する回路を有す
る。
【００２３】更にまた、本発明に従うメモリ装置の第４
の構成は、第３の構成において、前記ｍ、ｎは、ｍ＝ｎ
＝２の関係を有し、前記１のアドレスは、画像処理装置
のテクスチャマップ上の１のテクスチャデータの格納位
置を特定するＸ、Ｙ２軸の座標位置に対応する。
の構成は、第３の構成において、前記ｍ、ｎは、ｍ＝ｎ
＝２の関係を有し、前記１のアドレスは、画像処理装置
のテクスチャマップ上の１のテクスチャデータの格納位
置を特定するＸ、Ｙ２軸の座標位置に対応する。
【００２４】更に、上記目的を達成する本発明に従う画
像処理装置の第１の構成は、仮想３次元空間内に配置さ
れた物体を複数のポリゴンで構成して画像表示する画像
処理装置であって、Ｘ、Ｙ２軸で特定される複数の座標
位置にテクスチャデータを格納するテクスチャマップを
格納するメモリ装置と、該複数のポリゴンのそれぞれを
構成するピクセル毎に該テクスチャマップから読み出し
たテクスチャデータを貼り付けるテキスタチャ貼り付け
回路を有し、該テクスチャマップを格納するメモリ装置
は、それぞれアドレスデコード回路を有する２個の情報
記憶部と、該テクスチャマップ上のＸ、Ｙ２軸で特定さ
れる１の座標アドレスを入力し、該１の座標アドレスを
１ずらして、２個のアドレスを生成する回路と、該生成
された２個のアドレスの各々を該２個の情報記憶部の対
応するアドレスデコード回路に入力するアドレス選択入
力回路を有して構成される。
像処理装置の第１の構成は、仮想３次元空間内に配置さ
れた物体を複数のポリゴンで構成して画像表示する画像
処理装置であって、Ｘ、Ｙ２軸で特定される複数の座標
位置にテクスチャデータを格納するテクスチャマップを
格納するメモリ装置と、該複数のポリゴンのそれぞれを
構成するピクセル毎に該テクスチャマップから読み出し
たテクスチャデータを貼り付けるテキスタチャ貼り付け
回路を有し、該テクスチャマップを格納するメモリ装置
は、それぞれアドレスデコード回路を有する２個の情報
記憶部と、該テクスチャマップ上のＸ、Ｙ２軸で特定さ
れる１の座標アドレスを入力し、該１の座標アドレスを
１ずらして、２個のアドレスを生成する回路と、該生成
された２個のアドレスの各々を該２個の情報記憶部の対
応するアドレスデコード回路に入力するアドレス選択入
力回路を有して構成される。
【００２５】また、本発明に従う画像処理装置の第２の
構成は、上記画像処理装置の第１の構成において、前記
２個の情報記憶部の各々の行アドレスが、前記テクスチ
ャマップのＹ座標の奇数行アドレス若しくは偶数行アド
レスに対応する。
構成は、上記画像処理装置の第１の構成において、前記
２個の情報記憶部の各々の行アドレスが、前記テクスチ
ャマップのＹ座標の奇数行アドレス若しくは偶数行アド
レスに対応する。
【００２６】 更にまた、本発明に従う画像処理装置の第
３の構成は、上記画像処理装置の第１の構成において、
前記２個の情報記憶部のそれぞれの対応するアドレスデ
コード回路は、行アドレスデコード回路と列アドレスデ
コード回路を有し、前記１の座標アドレスは、前記テク
スチャマップのＹ軸方向のＹ座標アドレスとＸ軸方向の
Ｘ座標アドレスを有し、前記２個のアドレスを生成する
回路は、該１の座標アドレスのＹ座標アドレスとＸ座標
アドレスのそれぞれを１ずらして、２個のＹ座標アドレ
スと２個のＸ座標アドレスを生成し、前記アドレス選択
入力回路は、該生成された２個のＹ座標アドレスの各々
を該２個の情報記憶部のそれぞれに対応する該行アドレ
スデコード回路に入力し、該生成された２個の列アドレ
スを共通に、該２個の情報記憶部のそれぞれ対応する列
アドレスデコード回路に入力するように構成される。
３の構成は、上記画像処理装置の第１の構成において、
前記２個の情報記憶部のそれぞれの対応するアドレスデ
コード回路は、行アドレスデコード回路と列アドレスデ
コード回路を有し、前記１の座標アドレスは、前記テク
スチャマップのＹ軸方向のＹ座標アドレスとＸ軸方向の
Ｘ座標アドレスを有し、前記２個のアドレスを生成する
回路は、該１の座標アドレスのＹ座標アドレスとＸ座標
アドレスのそれぞれを１ずらして、２個のＹ座標アドレ
スと２個のＸ座標アドレスを生成し、前記アドレス選択
入力回路は、該生成された２個のＹ座標アドレスの各々
を該２個の情報記憶部のそれぞれに対応する該行アドレ
スデコード回路に入力し、該生成された２個の列アドレ
スを共通に、該２個の情報記憶部のそれぞれ対応する列
アドレスデコード回路に入力するように構成される。
【００２７】更に、本発明に従う画像処理装置の第４の
構成は、上記画像処理装置の第３の構成において、更
に、前記２個の情報記憶部から読み出される４個のテク
スチャデータを組み合わせて、少なくとも１の組み合わ
せテクスチャデータを出力する組み合わせ回路を有す
る。
構成は、上記画像処理装置の第３の構成において、更
に、前記２個の情報記憶部から読み出される４個のテク
スチャデータを組み合わせて、少なくとも１の組み合わ
せテクスチャデータを出力する組み合わせ回路を有す
る。
【００２８】また、本発明に従う画像処理装置の第５の
構成は、上記画像処理装置の第４の構成において、前記
組み合わせ回路は、前記２個の情報記憶部から同時に読
み出される４個のテクスチャデータを、ポリゴンを構成
する１のピクセルが対応する面積の割り合いに応じて混
合して１の組み合わせテクスチャデータとする。
構成は、上記画像処理装置の第４の構成において、前記
組み合わせ回路は、前記２個の情報記憶部から同時に読
み出される４個のテクスチャデータを、ポリゴンを構成
する１のピクセルが対応する面積の割り合いに応じて混
合して１の組み合わせテクスチャデータとする。
【００２９】
【発明の実施の形態】以下本発明の実施の形態を図面に
従い説明する。尚、図面において、同一または類似のも
のには、同一の参照番号または参照記号を付して説明す
る。
従い説明する。尚、図面において、同一または類似のも
のには、同一の参照番号または参照記号を付して説明す
る。
【００３０】又、発明の実施の形態として、本発明のメ
モリ装置をテクスチャマップの格納に用いる場合につい
て説明するが、本発明はこれに限定されるものではな
く、一つのアドレス付与により複数のデータの読み出し
を行う場合に広く適用可能である。
モリ装置をテクスチャマップの格納に用いる場合につい
て説明するが、本発明はこれに限定されるものではな
く、一つのアドレス付与により複数のデータの読み出し
を行う場合に広く適用可能である。
【００３１】図１は、本発明のメモリ装置をテクスチャ
マップの格納に用いた画像処理装置の構成ブロック図で
ある。
マップの格納に用いた画像処理装置の構成ブロック図で
ある。
【００３２】図１において、ＣＰＵ１は、ポリゴンを使
用した画像を処理するためのプログラムの実行を制御す
るものである。ＣＰＵ１にはプログラムの進行に伴いデ
ィスプレー装置１２上に表示するポリゴンの頂点データ
やレジスタセットファンクションを一次的に蓄えておく
メモリであるデータバッファ２が接続されている。
用した画像を処理するためのプログラムの実行を制御す
るものである。ＣＰＵ１にはプログラムの進行に伴いデ
ィスプレー装置１２上に表示するポリゴンの頂点データ
やレジスタセットファンクションを一次的に蓄えておく
メモリであるデータバッファ２が接続されている。
【００３３】このデータバッファ２には、前記データに
従って、３次元空間内にポリゴンを配置し、これをディ
スプレー装置１２上に表示するために２次元座標系に変
換するためのジオメトリ処理部３が接続されている。
従って、３次元空間内にポリゴンを配置し、これをディ
スプレー装置１２上に表示するために２次元座標系に変
換するためのジオメトリ処理部３が接続されている。
【００３４】更に、表示する各ポリゴンに対し、着色、
シェーディング、テクスタチャの貼り付けを行うレンダ
リング処理部１０が接続されている。レンダリング処理
部１０の出力側には、フレームバッファ１４が接続さ
れ、表示される一画面分のデータが格納される。フレー
ムバッファ１４にＣＲＴ等のディスプレー装置１２が接
続され、フレームバッファ１４の内容が順次表示され
る。
シェーディング、テクスタチャの貼り付けを行うレンダ
リング処理部１０が接続されている。レンダリング処理
部１０の出力側には、フレームバッファ１４が接続さ
れ、表示される一画面分のデータが格納される。フレー
ムバッファ１４にＣＲＴ等のディスプレー装置１２が接
続され、フレームバッファ１４の内容が順次表示され
る。
【００３５】ここで、上記ジオメトリ処理部３は、デー
タバッファ２からプログラムの進行及び処理速度に対応
して、ポリゴンの頂点データ（頂点座標、頂点カラー、
テクスチャマップ座標、頂点透明度及び頂点の法線ベク
トル等を有する）やレジスタセットファンクションを読
み出す。
タバッファ２からプログラムの進行及び処理速度に対応
して、ポリゴンの頂点データ（頂点座標、頂点カラー、
テクスチャマップ座標、頂点透明度及び頂点の法線ベク
トル等を有する）やレジスタセットファンクションを読
み出す。
【００３６】ジオメトリ処理部３は、頂点座標データに
基づき３次元空間にポリゴンを配置し、３次元空間のど
の領域まで表示対象とするかのビューポートの決定、法
線ベクトルに基づき各頂点の輝度の計算等を行う。ま
た、ビューポートよりはみ出すポリゴンの頂点除去即
ち、クリッピングを行う。更に、ビューポートに配置さ
れたポリゴンを所定の視点を基準に２次平面に投影して
３次元から２次元への座標変換を行う。
基づき３次元空間にポリゴンを配置し、３次元空間のど
の領域まで表示対象とするかのビューポートの決定、法
線ベクトルに基づき各頂点の輝度の計算等を行う。ま
た、ビューポートよりはみ出すポリゴンの頂点除去即
ち、クリッピングを行う。更に、ビューポートに配置さ
れたポリゴンを所定の視点を基準に２次平面に投影して
３次元から２次元への座標変換を行う。
【００３７】２次元座標に座標変換されたポリゴンデー
タは、レンダリング処理部１０に送られる。レンダリン
グ処理部１０は、塗り潰し回路４、テクスチャ貼り付け
回路５、デプステスト回路７、ブレンディング回路９か
ら構成されている。
タは、レンダリング処理部１０に送られる。レンダリン
グ処理部１０は、塗り潰し回路４、テクスチャ貼り付け
回路５、デプステスト回路７、ブレンディング回路９か
ら構成されている。
【００３８】塗り潰し回路４は、ポリゴンの各頂点で囲
まれた範囲にある画素（ピクセル）の情報を計算し、他
のレンダリング処理部１０内の各回路に渡す機能を有す
る。上記計算は、ポリゴンの各頂点間にあるピクセルの
情報を対応の両頂点の情報を基に、例えば線形補間を行
うものである。先に図８において説明した頂点Ａ，Ｂの
頂点データからピクセルＣのデータを求める如くであ
る。
まれた範囲にある画素（ピクセル）の情報を計算し、他
のレンダリング処理部１０内の各回路に渡す機能を有す
る。上記計算は、ポリゴンの各頂点間にあるピクセルの
情報を対応の両頂点の情報を基に、例えば線形補間を行
うものである。先に図８において説明した頂点Ａ，Ｂの
頂点データからピクセルＣのデータを求める如くであ
る。
【００３９】テクスチャ貼り付け回路５は、ピクセルに
対応したテクスチャをテクスチャマップ６から読み出
し、ピクセルのカラーを計算して求める回路である。か
かるテクスチャマップ６の構成に本発明に従うメモリ装
置が適用されている。
対応したテクスチャをテクスチャマップ６から読み出
し、ピクセルのカラーを計算して求める回路である。か
かるテクスチャマップ６の構成に本発明に従うメモリ装
置が適用されている。
【００４０】従って、かかる部分の構成については、本
発明の実施例として後に詳細に説明する。
発明の実施例として後に詳細に説明する。
【００４１】デプステスト回路７は、複数のポリゴンの
前後関係を比較して、最も手前に配置されたポリゴンの
データをデプスバッファ８に記憶させる回路である。即
ち、デプスバッファ８には、先に描いた図形（ポリゴ
ン）のピクセルのＺ値が記憶されている。
前後関係を比較して、最も手前に配置されたポリゴンの
データをデプスバッファ８に記憶させる回路である。即
ち、デプスバッファ８には、先に描いた図形（ポリゴ
ン）のピクセルのＺ値が記憶されている。
【００４２】そして、画面上の先に描かれたポリゴンと
重なる位置に、新しくポリゴンを表示する場合、新しい
ポリゴンを構成する各ピクセルのＺ値と、デプスバッフ
ァ８から読み出される先に描かれたポリゴンのピクセル
のＺ値とを比較する。比較の結果、新しいポリゴンのピ
クセルが手前の場合は、デプスバッファ８に当該ピクセ
ルのＺ値が書き込まれる。
重なる位置に、新しくポリゴンを表示する場合、新しい
ポリゴンを構成する各ピクセルのＺ値と、デプスバッフ
ァ８から読み出される先に描かれたポリゴンのピクセル
のＺ値とを比較する。比較の結果、新しいポリゴンのピ
クセルが手前の場合は、デプスバッファ８に当該ピクセ
ルのＺ値が書き込まれる。
【００４３】ブレンディング回路９は、フレームバッフ
ァ１１から読み込んだ、先に描かれているポリゴンのピ
クセルのカラー情報と、新しく処理するポリゴンのピク
セルのカラー情報とを混合し、フレームバッファ１１に
書き込む。このフレームバッファ１１の情報が１画面分
ずつディスプレー装置１２に送られ表示される。
ァ１１から読み込んだ、先に描かれているポリゴンのピ
クセルのカラー情報と、新しく処理するポリゴンのピク
セルのカラー情報とを混合し、フレームバッファ１１に
書き込む。このフレームバッファ１１の情報が１画面分
ずつディスプレー装置１２に送られ表示される。
【００４４】次に、上記のような構成の画像処理装置に
おける本発明を適用したテクスチャマップメモリ装置６
の実施例構成を説明していくが、先に図１０に戻り下記
を考察する。
おける本発明を適用したテクスチャマップメモリ装置６
の実施例構成を説明していくが、先に図１０に戻り下記
を考察する。
【００４５】 先に説明したように、ポリゴンを構成する
１画素のテクスチャデータを求める場合、当該１画素の
テクスチャマップ上の座標データ位置において、画素は
面積を持つので、テクスチャマップの隣接する複数の画
素と重なる。従って、テクスチャマップの隣接する複数
の画素データを組み合わせて、当該ポリゴンを構成する
１画素に対するテクスチャデータを生成することが行わ
れる。
１画素のテクスチャデータを求める場合、当該１画素の
テクスチャマップ上の座標データ位置において、画素は
面積を持つので、テクスチャマップの隣接する複数の画
素と重なる。従って、テクスチャマップの隣接する複数
の画素データを組み合わせて、当該ポリゴンを構成する
１画素に対するテクスチャデータを生成することが行わ
れる。
【００４６】 このために複数のテクスチャ画素データの
組み合わせ計算が必要となる。一方、図１０に示すよう
に、ポリゴンを構成する１画素ＰＰの辺の向きと、テク
スチャマップのＸ、Ｙ２軸の方向とが実際は平行でない
ことも多い。かかる場合は、上記複数のテクスチャ画素
データの組み合わせ計算は、大変に複雑となる。
組み合わせ計算が必要となる。一方、図１０に示すよう
に、ポリゴンを構成する１画素ＰＰの辺の向きと、テク
スチャマップのＸ、Ｙ２軸の方向とが実際は平行でない
ことも多い。かかる場合は、上記複数のテクスチャ画素
データの組み合わせ計算は、大変に複雑となる。
【００４７】従って、一般に図６に示すようにポリゴン
を構成する１画素ＰＰの辺の向きと、テクスチャマップ
のＸ、Ｙ２軸の方向とが平行であるとして、複数の画素
データを組み合わせる計算が行われる。
を構成する１画素ＰＰの辺の向きと、テクスチャマップ
のＸ、Ｙ２軸の方向とが平行であるとして、複数の画素
データを組み合わせる計算が行われる。
【００４８】即ち、図６に示す例では、ポリゴンの画素
ＰＰのテクスチャマップ上の座標位置が複数のテクスチ
ャマップの画素ａ，ｂ，ｃ及びｄと対応する位置にあ
る。かかる場合、画素ＰＰのテクスチャデータＣPPは、
画素ａ，ｂ，ｃ及びｄと重なる割合で次の計算式（１）
から求められる。
ＰＰのテクスチャマップ上の座標位置が複数のテクスチ
ャマップの画素ａ，ｂ，ｃ及びｄと対応する位置にあ
る。かかる場合、画素ＰＰのテクスチャデータＣPPは、
画素ａ，ｂ，ｃ及びｄと重なる割合で次の計算式（１）
から求められる。
【００４９】 ＣPP＝ＣX,Y （１−Δｘ）（１−Δｙ）＋ＣX+1,Y Δｘ（１−Δｙ） ＋ＣX,Y+1 （１−Δｘ）Δｙ＋ＣX+1,Y+1 ΔｘΔｙ・・・（１） ここで、ＣX,Y 、ＣX+1,Y 、ＣX,Y+1 、ＣX+1,Y+1 は、
それぞれテクスチャマップの画素ａ，ｂ，ｃ及びｄのテ
クスチャデータである。
それぞれテクスチャマップの画素ａ，ｂ，ｃ及びｄのテ
クスチャデータである。
【００５０】 図２は、本発明を適用したテクスチャマッ
プメモリ装置６の実施例ブロック図である。本発明の実
施例では、図７に示すようにＸ，Ｙ２軸座標を有するテ
クスチャマップを奇数Ｙ軸と偶数Ｙ軸に２分割してテク
スチャデータを記憶している。
プメモリ装置６の実施例ブロック図である。本発明の実
施例では、図７に示すようにＸ，Ｙ２軸座標を有するテ
クスチャマップを奇数Ｙ軸と偶数Ｙ軸に２分割してテク
スチャデータを記憶している。
【００５１】 従って、図２において、２つのバンクに分
割された第１の情報記憶部２０と、第２の情報記憶部２
１を有する。第１の情報記憶部２０は、テクスチャマッ
プの奇数Ｙ軸（図７のＡ0,Ａ1,Ａ2,〜）のテクスチャデ
ータを記憶し、第２の情報記憶部２１は、テクスチャマ
ップの偶数Ｙ軸（図７のＢ0,Ｂ1,Ｂ2,〜）のテクスチャ
データを記憶する。
割された第１の情報記憶部２０と、第２の情報記憶部２
１を有する。第１の情報記憶部２０は、テクスチャマッ
プの奇数Ｙ軸（図７のＡ0,Ａ1,Ａ2,〜）のテクスチャデ
ータを記憶し、第２の情報記憶部２１は、テクスチャマ
ップの偶数Ｙ軸（図７のＢ0,Ｂ1,Ｂ2,〜）のテクスチャ
データを記憶する。
【００５２】第１の情報記憶部２０に対し、行アドレス
デコーダ２００、列アドレスデコーダ２０１、第２の情
報記憶部２１に対し、行アドレスデコーダ２１０、列ア
ドレスデコーダ２１１が設けられる。
デコーダ２００、列アドレスデコーダ２０１、第２の情
報記憶部２１に対し、行アドレスデコーダ２１０、列ア
ドレスデコーダ２１１が設けられる。
【００５３】更に、一般的定義として、１のアドレスを
入力し、これをを所定値づつずらして、ｍ個の情報記憶
部に対応してｍ個の行アドレス、ｎ個の列アドレスを生
成する回路として行アドレスバッファ３０、列アドレス
バッファ３１、歩進（インクリメント）回路３００、３
１０を有する。尚、この歩進回路３００、３１０は反対
に、減進する減進（デクリメント）回路とすることも可
能である。
入力し、これをを所定値づつずらして、ｍ個の情報記憶
部に対応してｍ個の行アドレス、ｎ個の列アドレスを生
成する回路として行アドレスバッファ３０、列アドレス
バッファ３１、歩進（インクリメント）回路３００、３
１０を有する。尚、この歩進回路３００、３１０は反対
に、減進する減進（デクリメント）回路とすることも可
能である。
【００５４】図２の実施例では、図７に示すように１の
アドレスを構成する行アドレス部分と列アドレス部分を
それぞれバッファ回路３０、３１を通して入力し、４つ
のテクスチャデータ［座標（Ｂj,ｉ），（Ｂj,ｉ＋１）
, （Ａj+1,ｉ），（Ａj+1,ｉ＋１）のデータ］を読み出
す例である。このためにテクスチャマップを奇数Ｙ軸と
偶数Ｙ軸に２分割して、上記のように２つの情報記憶部
２０、２１にテクスチャデータを格納している。この場
合では、上記ｍ，ｎは、ｍ＝ｎ＝２の関係を有する。
アドレスを構成する行アドレス部分と列アドレス部分を
それぞれバッファ回路３０、３１を通して入力し、４つ
のテクスチャデータ［座標（Ｂj,ｉ），（Ｂj,ｉ＋１）
, （Ａj+1,ｉ），（Ａj+1,ｉ＋１）のデータ］を読み出
す例である。このためにテクスチャマップを奇数Ｙ軸と
偶数Ｙ軸に２分割して、上記のように２つの情報記憶部
２０、２１にテクスチャデータを格納している。この場
合では、上記ｍ，ｎは、ｍ＝ｎ＝２の関係を有する。
【００５５】更に、アドレス選択入力回路として、行ア
ドレスバッファ３０から入力される行アドレス部分から
生成された２つの行アドレスを対応する情報記憶部２
０、２１の行アドレスデコード回路２００、２１０に選
択して入力するセレクタ３０１、３０２を有する。
ドレスバッファ３０から入力される行アドレス部分から
生成された２つの行アドレスを対応する情報記憶部２
０、２１の行アドレスデコード回路２００、２１０に選
択して入力するセレクタ３０１、３０２を有する。
【００５６】また、アドレス選択入力回路として、列ア
ドレスバッファ３１から入力される列アドレス部分から
生成された２つの列アドレスを、情報記憶部２０、２１
の列アドレスデコード回路２０１、２１１に共通に入力
するように構成している。
ドレスバッファ３１から入力される列アドレス部分から
生成された２つの列アドレスを、情報記憶部２０、２１
の列アドレスデコード回路２０１、２１１に共通に入力
するように構成している。
【００５７】列アドレスデコード回路２０１、２１１か
ら得られる４つのテクスチャデータ出力は、組み合わせ
回路４０に導かれ、先に説明した計算式（１）の計算を
行い、その結果をポリゴンの該当のピクセルのテクスチ
ャデータとして出力する。
ら得られる４つのテクスチャデータ出力は、組み合わせ
回路４０に導かれ、先に説明した計算式（１）の計算を
行い、その結果をポリゴンの該当のピクセルのテクスチ
ャデータとして出力する。
【００５８】尚、図２において、１のアドレスのアドレ
スバッファ３０、３１への入力及び、組み合わせ回路４
０の部分は、必要により図１のレンダリング処理部１０
のテクスチャ貼り付け回路５に含めて構成される。
スバッファ３０、３１への入力及び、組み合わせ回路４
０の部分は、必要により図１のレンダリング処理部１０
のテクスチャ貼り付け回路５に含めて構成される。
【００５９】図３は、歩進（インクリメント）回路３０
０と、セレクタ３０１、３０２の構成例を説明するブロ
ック図である。尚、列アドレス側の歩進（インクリメン
ト）回路３１０は、歩進（インクリメント）回路３００
と同様に構成できるので図示説明は省略する。
０と、セレクタ３０１、３０２の構成例を説明するブロ
ック図である。尚、列アドレス側の歩進（インクリメン
ト）回路３１０は、歩進（インクリメント）回路３００
と同様に構成できるので図示説明は省略する。
【００６０】 図３において、歩進（インクリメント）回
路３００は、ｎビットの加算回路であり、ｎビットで構
成されるテクスチャマップの行アドレスＹj と、論理
“１”の１ビットが入力され、これらが加算される。従
って、行アドレスＹj は１歩進され、行アドレスＹj+1
が出力される。
路３００は、ｎビットの加算回路であり、ｎビットで構
成されるテクスチャマップの行アドレスＹj と、論理
“１”の１ビットが入力され、これらが加算される。従
って、行アドレスＹj は１歩進され、行アドレスＹj+1
が出力される。
【００６１】 セレクタ３０１、３０２は、同一の２入力
１出力の選択回路を（ｎ−１）ビット分有して構成され
る。それぞれの選択回路には、行アドレスＹj の最下位
ビット即ち、ＬＳＢを除いた上位の（ｎ−１）ビット、
１歩進された行アドレスＹj+ 1 の最下位ビット即ち、Ｌ
ＳＢを除いた上位の（ｎ−１）ビットの１ビットづつが
入力される。
１出力の選択回路を（ｎ−１）ビット分有して構成され
る。それぞれの選択回路には、行アドレスＹj の最下位
ビット即ち、ＬＳＢを除いた上位の（ｎ−１）ビット、
１歩進された行アドレスＹj+ 1 の最下位ビット即ち、Ｌ
ＳＢを除いた上位の（ｎ−１）ビットの１ビットづつが
入力される。
【００６２】 更に、セレクタ３０１には、行アドレスＹ
j の最下位ビット即ち、ＬＳＢが入力され、セレクタ３
０２には、行アドレスＹj+1 の最下位ビット即ち、ＬＳ
Ｂが入力される。
j の最下位ビット即ち、ＬＳＢが入力され、セレクタ３
０２には、行アドレスＹj+1 の最下位ビット即ち、ＬＳ
Ｂが入力される。
【００６３】 従って、セレクタ３０１は、Ｙj［０］＝
１の時、Ｙj+1［ｎ−１：１］を、Ｙ j［０］＝０の時、
Ｙj［ｎ−１：１］を出力する。即ち、行アドレスＹj
の最下位ビットが論理“１”である時、行アドレスＹ
j+1 の上位（ｎ−１）ビットを選択出力し、論理“０”
である時、行アドレスＹj の上位（ｎ−１）ビットを選
択出力する。反対に、セレクタ３０２は、Ｙj+1［０］
＝１の時、Ｙj+1［ｎ−１：１］を、Ｙj+1［０］＝０の
時、Ｙj［ｎ−１：１］を出力する。即ち、行アドレス
Ｙj+1 のＬＳＢが論理“１”である時、行アドレスＹ
j+1 の上位（ｎ−１）ビットを選択出力し、論理“０”
である時、行アドレスＹj の上位（ｎ−１）ビットを選
択出力する。
１の時、Ｙj+1［ｎ−１：１］を、Ｙ j［０］＝０の時、
Ｙj［ｎ−１：１］を出力する。即ち、行アドレスＹj
の最下位ビットが論理“１”である時、行アドレスＹ
j+1 の上位（ｎ−１）ビットを選択出力し、論理“０”
である時、行アドレスＹj の上位（ｎ−１）ビットを選
択出力する。反対に、セレクタ３０２は、Ｙj+1［０］
＝１の時、Ｙj+1［ｎ−１：１］を、Ｙj+1［０］＝０の
時、Ｙj［ｎ−１：１］を出力する。即ち、行アドレス
Ｙj+1 のＬＳＢが論理“１”である時、行アドレスＹ
j+1 の上位（ｎ−１）ビットを選択出力し、論理“０”
である時、行アドレスＹj の上位（ｎ−１）ビットを選
択出力する。
【００６４】つまり元の入力アドレスＹjが偶数であっ
ても奇数であっても、セレクタ３０１はＹjとＹj+1のう
ち偶数の方を出力し、セレクタ３０２は奇数の方を出力
する。
ても奇数であっても、セレクタ３０１はＹjとＹj+1のう
ち偶数の方を出力し、セレクタ３０２は奇数の方を出力
する。
【００６５】 従って、図２において、図７のテクスチャ
マップに関して、０から始まるアドレス行数に対し、０
番目の行を含む偶数行毎のテクスチャデータがバンクＡ
の情報記憶部２０に格納され、奇数行毎のテクスチャデ
ータがバンクＢの情報記憶部２１に格納される。即ち、
図２で、バンクＡの情報記憶部２０は偶数行のテクスチ
ャデータだけを、バンクＢの情報記憶部２１は奇数行の
テクスチャデータだけを持つ。よってセレクタ３０１、
３０２は正しくアドレスを選択していることになる。
マップに関して、０から始まるアドレス行数に対し、０
番目の行を含む偶数行毎のテクスチャデータがバンクＡ
の情報記憶部２０に格納され、奇数行毎のテクスチャデ
ータがバンクＢの情報記憶部２１に格納される。即ち、
図２で、バンクＡの情報記憶部２０は偶数行のテクスチ
ャデータだけを、バンクＢの情報記憶部２１は奇数行の
テクスチャデータだけを持つ。よってセレクタ３０１、
３０２は正しくアドレスを選択していることになる。
【００６６】また、行アドレスＹj が偶数行のアドレス
である時、セレクタ３０１から行アドレスＹj の上位
（ｎ−１）ビットが出力され、セレクタ３０２から行ア
ドレスＹj+1 の上位（ｎ−１）ビットが出力される。
である時、セレクタ３０１から行アドレスＹj の上位
（ｎ−１）ビットが出力され、セレクタ３０２から行ア
ドレスＹj+1 の上位（ｎ−１）ビットが出力される。
【００６７】 図４は、図２の列デコーダ回路２０１の構
成例である。列デコーダ回路２０２の構成も同様であ
る。列アドレスバッファ３１から出力される列アドレス
Ｘi と歩進（インクリメント）回路３１０により１ずら
された列アドレスＸi+1 は、共通に情報記憶部２０、２
１の列デコーダ回路２０１、２１１に入力される。
成例である。列デコーダ回路２０２の構成も同様であ
る。列アドレスバッファ３１から出力される列アドレス
Ｘi と歩進（インクリメント）回路３１０により１ずら
された列アドレスＸi+1 は、共通に情報記憶部２０、２
１の列デコーダ回路２０１、２１１に入力される。
【００６８】 列デコーダ回路２０１、２１１において、
列アドレスＸi により各列のビット線に接続される列数
分の出力ゲートを有する出力回路２０３の１つの出力ゲ
ートをイネーブル状態とする。一方、列アドレスＸi+1
により同様に各列のビット線に接続される列数分の出力
ゲートを有する出力回路２０４の１つの出力ゲートをイ
ネーブル状態とする。
列アドレスＸi により各列のビット線に接続される列数
分の出力ゲートを有する出力回路２０３の１つの出力ゲ
ートをイネーブル状態とする。一方、列アドレスＸi+1
により同様に各列のビット線に接続される列数分の出力
ゲートを有する出力回路２０４の１つの出力ゲートをイ
ネーブル状態とする。
【００６９】 従って、列デコード回路２０１、２１１の
それぞれから情報記憶部２０、２１の２つの隣接する行
に配置され、且つ１つの列上にある２つのテクスチャデ
ータが出力され、計４つのテクスチャデータが出力され
る。かかる４つのテキスチャデータが組み合わせ回路４
０に入力される。
それぞれから情報記憶部２０、２１の２つの隣接する行
に配置され、且つ１つの列上にある２つのテクスチャデ
ータが出力され、計４つのテクスチャデータが出力され
る。かかる４つのテキスチャデータが組み合わせ回路４
０に入力される。
【００７０】 図５は、組み合わせ回路４０の構成例ブロ
ック図である。この組み合わせ回路４０は、先に説明し
た計算式（１）の解を、次の計算式（２）のように変形
して論理ゲート回路の組み合わせで求める回路である。
ック図である。この組み合わせ回路４０は、先に説明し
た計算式（１）の解を、次の計算式（２）のように変形
して論理ゲート回路の組み合わせで求める回路である。
【００７１】 即ち、計算式（１）は、次の計算式（２）
のように変形される。
のように変形される。
【００７２】 ＣPP＝｛ＣX,Y （１−Δｘ）＋ＣX+1,Y Δｘ｝（１−Δｙ） ＋｛ＣX,Y+1 （１−Δｘ）＋ＣX+1,Y+1 Δｘ｝Δｙ・・・（２） 図５において、４つのテクスチャデータDataij、Data
i+1j、Dataij+1、 ata i+1j+1は、それぞれ上記式のＣ
X,Y 、ＣX+1,Y 、ＣX,Y+1 、ＣX+1,Y+1 に対応する。更
に、ｄx i 、ｄY j は、上記式のΔｘ、Δｙに対応す
る。
i+1j、Dataij+1、 ata i+1j+1は、それぞれ上記式のＣ
X,Y 、ＣX+1,Y 、ＣX,Y+1 、ＣX+1,Y+1 に対応する。更
に、ｄx i 、ｄY j は、上記式のΔｘ、Δｙに対応す
る。
【００７３】 従って、回路５３、６０はそれぞれ（１−
Δｘ）、（１−Δｙ）を求める引き算回路である。掛け
算回路５０、５１、５４、５５は、それぞれＣX,Y （１
−Δｘ）、ＣX+1,Y Δｘ、ＣX,Y+1 （１−Δｘ）、Ｃ
X+1,Y+1 Δｘの掛け算を行う。
Δｘ）、（１−Δｙ）を求める引き算回路である。掛け
算回路５０、５１、５４、５５は、それぞれＣX,Y （１
−Δｘ）、ＣX+1,Y Δｘ、ＣX,Y+1 （１−Δｘ）、Ｃ
X+1,Y+1 Δｘの掛け算を行う。
【００７４】 足し算回路５２、５６はそれぞれ上記式の
第１の｛｝内の足し算、第２の｛｝内の足し算を行う。
更に、掛け算回路５７、５８は、それぞれ第１の｛｝内
の足し算結果と（１−Δｙ）との掛け算、第２の｛｝内
の足し算結果とΔｙとの掛け算を行う回路である。
第１の｛｝内の足し算、第２の｛｝内の足し算を行う。
更に、掛け算回路５７、５８は、それぞれ第１の｛｝内
の足し算結果と（１−Δｙ）との掛け算、第２の｛｝内
の足し算結果とΔｙとの掛け算を行う回路である。
【００７５】 更に、足し算回路５９は、掛け算回路５
７、５８の出力を足し算する回路である。従って、図５
の構成の組み合わせ回路４０により上記計算式（１）に
よるテクスチャデータの組み合わせが実行されることが
理解出来る。
７、５８の出力を足し算する回路である。従って、図５
の構成の組み合わせ回路４０により上記計算式（１）に
よるテクスチャデータの組み合わせが実行されることが
理解出来る。
【００７６】 これにより、先に図６に関して説明したよ
うににテクスチャデータの組み合わせ計算により、ポリ
ゴンを構成する１のピクセルに貼り付けるべきテクスチ
ャデータを求めることが出来る。
うににテクスチャデータの組み合わせ計算により、ポリ
ゴンを構成する１のピクセルに貼り付けるべきテクスチ
ャデータを求めることが出来る。
【００７７】
【発明の効果】 以上、図にしたがい実施例を説明したよ
うに、本発明に従うメモリ装置により複数のデータを同
時に読み出すことが可能であり、読み出しデータの処理
の高速化が図られる。
うに、本発明に従うメモリ装置により複数のデータを同
時に読み出すことが可能であり、読み出しデータの処理
の高速化が図られる。
【００７８】 更に、本発明に従うメモリ装置は、画像処
理装置のテクスチャデータを記憶するに適したメモリ装
置であり、より高速なコンピュータグラフィック表示を
可能とする画像処理装置が提供される。
理装置のテクスチャデータを記憶するに適したメモリ装
置であり、より高速なコンピュータグラフィック表示を
可能とする画像処理装置が提供される。
【００７９】 尚、上記実施例に基づき本発明を説明した
が、かかる実施例は、本発明の説明のためのものであ
り、本発明の保護の範囲は、これに限定されない。本発
明の保護の範囲は、特許請求の範囲の記載により決めら
れるが、特許請求の範囲の記載と均等のものは、本発明
の保護の範囲に含まれるものである。
が、かかる実施例は、本発明の説明のためのものであ
り、本発明の保護の範囲は、これに限定されない。本発
明の保護の範囲は、特許請求の範囲の記載により決めら
れるが、特許請求の範囲の記載と均等のものは、本発明
の保護の範囲に含まれるものである。
【図面の簡単な説明】
【図１】 本発明のメモリ装置をテクスチャマップの格納
に用いた画像処理装置の構成ブロック図である。
に用いた画像処理装置の構成ブロック図である。
【図２】 本発明を適用したテクスチャマップメモリ装置
６の実施例ブロック図である。
６の実施例ブロック図である。
【図３】 歩進（インクリメント）回路３００と、セレク
タ３０１、３０２の構成例を説明するブロック図であ
る。
タ３０１、３０２の構成例を説明するブロック図であ
る。
【図４】 図２の列デコーダ回路２０１の構成例である。
【図５】 組み合わせ回路４０の構成例ブロック図であ
る。
る。
【図６】 ポリゴンの各ピクセルを複数のテクスチャ画素
データを組み合わせ求める計算を説明するための図であ
る。
データを組み合わせ求める計算を説明するための図であ
る。
【図７】Ｘ，Ｙ２軸座標を有するテクスチャマップの説
明をする図である。
明をする図である。
【図８】 ＣＲＴディスプレー等の表示装置に表示するた
めに、二次座標平面に展開され、フレームバッファに格
納されたポリゴンの一例である。
めに、二次座標平面に展開され、フレームバッファに格
納されたポリゴンの一例である。
【図９】 ポリゴンの各ピクセルに対するテクスチャデー
タの貼り付けを説明する図である。
タの貼り付けを説明する図である。
【図１０】 テクスチャマップの２軸平面とポリゴンの一
画素との関係を示す図である。
画素との関係を示す図である。
１ ＣＰＵ ２ データバッファ ３ ジオメトリ処理部 ４ 塗り潰し回路 ５ テクスチャ貼り付け回路 ６ テクスチャマップ ７ デプステスト回路 ８ デプスバッファ ９ ブレンディング回路 １０ レンダリング処理部 １１ フレームバッファ １２ ディスプレー装置 ２０、２１ 情報記憶部 ２００、２１０ 行アドレスデコード回路 ２０１、２１１ 列アドレスデコード回路 ３００、３１０ 歩進（インクレメント）回路 ３０１、３０２ セレクタ ３０、３１ アドレスバッファ ４０ 組み合わせ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 8/00 ３１１ Ｇ０６Ｆ 15/64 ４５０Ｇ 8/02 15/72 ３５０ ４５０Ａ
Claims (9)
- 【請求項１】それぞれ行アドレスデコード回路及び列ア
ドレスデコード回路を有するｍ個の情報記憶部と、 １のアドレスを入力し、該１のアドレスを所定値づつず
らして、ｍ個の行アドレス及びｎ個の列アドレスを生成
する回路と、 該生成されたｍ個の行アドレス及びｎ個の列アドレスの
各々を該ｍ個の情報記憶部の対応する該行アドレスデコ
ード回路及び列アドレスデコード回路に入力するアドレ
ス選択入力回路を有して構成されることを特徴とするメ
モリ装置。 - 【請求項２】請求項１において、 前記１のアドレスは、行アドレスと列アドレスを有し、 前記ｍ個の行アドレス及びｎ個の列アドレスを生成する
回路は、該１のアドレスの行アドレスと列アドレスのそ
れぞれを所定値づつずらして、ｍ個の行アドレスとｎ個
の列アドレスを生成し、 前記アドレス選択入力回路は、該生成されたｍ個の行ア
ドレスの各々を該ｍ個の情報記憶部のそれぞれに対応す
る該行アドレスデコード回路に入力し、該生成されたｎ
個の列アドレスを共通に、該ｍ個の情報記憶部のそれぞ
れ対応する列アドレスデコード回路に入力するように構
成されたことを特徴とするメモリ装置。 - 【請求項３】請求項２において、 更に、前記ｍ個の情報記憶部から読み出されるｍ×ｎ個
のデータを組み合わせて、少なくとも１の組み合わせデ
ータを出力する回路を有することを特徴とするメモリ装
置。 - 【請求項４】請求項３において、 前記ｍ、ｎは、ｍ＝ｎ＝２の関係を有し、前記１のアド
レスは、画像処理装置のテクスチャマップ上の１のテク
スチャデータの格納位置を特定するＸ、Ｙ２軸の座標位
置に対応することを特徴とするメモリ装置。 - 【請求項５】仮想３次元空間内に配置された物体を複数
のポリゴンで構成して画像表示する画像処理装置におい
て、 Ｘ、Ｙ２軸で特定される複数の座標位置にテクスチャデ
ータを格納するテクスチャマップを格納するメモリ装置
と、 該複数のポリゴンのそれぞれを構成するピクセル毎に該
テクスチャマップから読み出したテクスチャデータを貼
り付けるテキスタチャ貼り付け回路を有し、 該テクスチャマップを格納するメモリ装置は、それぞれ
アドレスデコード回路を有する２個の情報記憶部と、 該テクスチャマップ上のＸ、Ｙ２軸で特定される１の座
標アドレスを入力し、該１の座標アドレスを１ずらし
て、２個のアドレスを生成する回路と、 該生成された２個のアドレスの各々を該２個の情報記憶
部の対応するアドレスデコード回路に入力するアドレス
選択入力回路を有して構成されることを特徴とする画像
処理装置。 - 【請求項６】請求項５において、 前記２個の情報記憶部の各々の行アドレスが、前記テク
スチャマップのＹ座標の奇数行アドレス若しくは偶数行
アドレスのいずれか一方に対応することを特徴とする画
像処理装置。 - 【請求項７】請求項５において、 前記２個の情報記憶部のそれぞれの対応するアドレスデ
コード回路は、行アドレスデコード回路と列アドレスデ
コード回路を有し、 前記１の座標アドレスは、前記テクスチャマップのＹ軸
方向のＹ座標アドレスとＸ軸方向のＸ座標アドレスを有
し、 前記２個のアドレスを生成する回路は、該１の座標アド
レスのＹ座標アドレスとＸ座標アドレスのそれぞれを１
ずらして、２個のＹ座標アドレスと２個のＸ座標アドレ
スを生成し、 前記アドレス選択入力回路は、該生成された２個のＹ座
標アドレスの各々を該２個の情報記憶部のそれぞれに対
応する該行アドレスデコード回路に入力し、該生成され
た２個のＸ座標アドレスを共通に、該２個の情報記憶部
の列アドレスデコード回路に入力するように構成された
ことを特徴とする画像処理装置。 - 【請求項８】請求項７において、 更に、前記２個の情報記憶部から読み出される４個のテ
クスチャデータを組み合わせて、少なくとも１の組み合
わせテクスチャデータを出力する組み合わせ回路を有す
ることを特徴とする画像処理装置。 - 【請求項９】請求項８において、 前記組み合わせ回路は、前記２個の情報記憶部から同時
に読み出される４個のテクスチャデータを、ポリゴンを
構成する１のピクセルが対応する面積の割り合いに応じ
て混合して１の組み合わせテクスチャデータとすること
を特徴とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082534A JPH10275460A (ja) | 1997-04-01 | 1997-04-01 | メモリ装置及びこれを用いた画像処理装置 |
| US09/044,165 US6172687B1 (en) | 1997-04-01 | 1998-03-19 | Memory device and video image processing apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082534A JPH10275460A (ja) | 1997-04-01 | 1997-04-01 | メモリ装置及びこれを用いた画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275460A true JPH10275460A (ja) | 1998-10-13 |
Family
ID=13777180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082534A Pending JPH10275460A (ja) | 1997-04-01 | 1997-04-01 | メモリ装置及びこれを用いた画像処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6172687B1 (ja) |
| JP (1) | JPH10275460A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7168084B1 (en) | 1992-12-09 | 2007-01-23 | Sedna Patent Services, Llc | Method and apparatus for targeting virtual objects |
| US9286294B2 (en) | 1992-12-09 | 2016-03-15 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator content suggestion engine |
| US6754905B2 (en) | 1998-07-23 | 2004-06-22 | Diva Systems Corporation | Data structure and methods for providing an interactive program guide |
| KR100655248B1 (ko) | 1998-07-23 | 2006-12-08 | 세드나 페이턴트 서비시즈, 엘엘씨 | 대화형 사용자 인터페이스 |
| US9924234B2 (en) | 1998-07-23 | 2018-03-20 | Comcast Ip Holdings I, Llc | Data structure and methods for providing an interactive program |
| US6904610B1 (en) | 1999-04-15 | 2005-06-07 | Sedna Patent Services, Llc | Server-centric customized interactive program guide in an interactive television environment |
| US6754271B1 (en) | 1999-04-15 | 2004-06-22 | Diva Systems Corporation | Temporal slice persistence method and apparatus for delivery of interactive program guide |
| US7096487B1 (en) | 1999-10-27 | 2006-08-22 | Sedna Patent Services, Llc | Apparatus and method for combining realtime and non-realtime encoded content |
| JP4665268B2 (ja) * | 1999-08-16 | 2011-04-06 | ソニー株式会社 | 画像処理装置 |
| ATE359669T1 (de) | 1999-10-27 | 2007-05-15 | Sedna Patent Services Llc | Vielfache videoströme unter verwendung von slice- basierter kodierung |
| US7793326B2 (en) | 2001-08-03 | 2010-09-07 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator |
| US7908628B2 (en) | 2001-08-03 | 2011-03-15 | Comcast Ip Holdings I, Llc | Video and digital multimedia aggregator content coding and formatting |
| GB2383145B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2382677B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| GB2382676B (en) | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| US7457937B1 (en) * | 2005-02-09 | 2008-11-25 | Nvidia Corporation | Method and system for implementing low overhead memory access in transpose operations |
| US7371627B1 (en) * | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
| US20070031038A1 (en) * | 2005-08-03 | 2007-02-08 | Honeywell International Inc. | Boolean complement methods and systems for video image processing a region of interest |
| US7778445B2 (en) * | 2006-06-07 | 2010-08-17 | Honeywell International Inc. | Method and system for the detection of removed objects in video images |
| US9154813B2 (en) | 2011-06-09 | 2015-10-06 | Comcast Cable Communications, Llc | Multiple video content in a composite video stream |
| KR102388615B1 (ko) * | 2017-11-13 | 2022-04-21 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
| US11295053B2 (en) * | 2019-09-12 | 2022-04-05 | Arm Limited | Dielet design techniques |
| KR102493401B1 (ko) * | 2020-03-25 | 2023-01-30 | 한국전자통신연구원 | 증강현실에서 실제 객체를 지우는 방법 및 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998387A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | メモリ回路 |
| US4639890A (en) * | 1983-12-30 | 1987-01-27 | Texas Instruments Incorporated | Video display system using memory with parallel and serial access employing selectable cascaded serial shift registers |
| JPS62194563A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | バツフア記憶装置 |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| TW278162B (ja) * | 1994-10-07 | 1996-06-11 | Yamaha Corp | |
| US5671392A (en) * | 1995-04-11 | 1997-09-23 | United Memories, Inc. | Memory device circuit and method for concurrently addressing columns of multiple banks of multi-bank memory array |
| JP3824689B2 (ja) * | 1995-09-05 | 2006-09-20 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1997
- 1997-04-01 JP JP9082534A patent/JPH10275460A/ja active Pending
-
1998
- 1998-03-19 US US09/044,165 patent/US6172687B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6172687B1 (en) | 2001-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10275460A (ja) | メモリ装置及びこれを用いた画像処理装置 | |
| US5274760A (en) | Extendable multiple image-buffer for graphics systems | |
| JP3885262B2 (ja) | テクスチャマップ上の複数画素を混合する方法及び、これを用いた複数画素混合回路と画像処理装置 | |
| US5973705A (en) | Geometry pipeline implemented on a SIMD machine | |
| US4725831A (en) | High-speed video graphics system and method for generating solid polygons on a raster display | |
| US4967392A (en) | Drawing processor for computer graphic system using a plurality of parallel processors which each handle a group of display screen scanlines | |
| US6181352B1 (en) | Graphics pipeline selectively providing multiple pixels or multiple textures | |
| JP3007701B2 (ja) | 表示装置及びその動作方法 | |
| KR910009101B1 (ko) | 화상합성장치 | |
| US6333747B1 (en) | Image synthesizing system with texture mapping | |
| JPS6158083A (ja) | 高速メモリ−・システム、デ−タ処理方法及びメモリ−・セグメント | |
| JPH09319891A (ja) | 画像処理装置及びその処理方法 | |
| JPH0120749B2 (ja) | ||
| US4951230A (en) | Method and apparatus for tiling an image | |
| US5402533A (en) | Method and apparatus for approximating a signed value between two endpoint values in a three-dimensional image rendering device | |
| JP3037865B2 (ja) | ３次元スプライト描画装置 | |
| JP2005077522A (ja) | 画像処理装置および画像処理方法 | |
| US4945497A (en) | Method and apparatus for translating rectilinear information into scan line information for display by a computer system | |
| JP2001053956A (ja) | マルチレイヤ画像合成装置 | |
| JP2899838B2 (ja) | 記憶装置 | |
| Peddie | 1980–1989, Graphics Controllers on Other Platforms | |
| Denault et al. | VLSI drawing processor utilizing multiple parallel scan-line processors | |
| JP2656753B2 (ja) | 画像データ処理装置及びそれを用いたシステム | |
| JP2787487B2 (ja) | コンピュータシステムに表示され且つ操作される線分の位置を決定する回路 | |
| JP2901631B2 (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020312 |