JP2001053956A - マルチレイヤ画像合成装置 - Google Patents
マルチレイヤ画像合成装置Info
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Abstract
(57)【要約】
【課題】 画像合成のための小サイズの画像メモリを用
いて複数レイヤの半透明合成を達成する。 【解決手段】 最背面レイヤの１ラインを画像メモリ４
０に格納した後に、画像メモリ４０に格納されたライン
と、次に入力されたラインとを重み付け加算により混合
し、かつ該混合により得られたラインを画像メモリ４０
に格納する処理を、最前面レイヤのラインの処理が完了
するまで混合回路３０が反復実行する。この混合回路３
０の反復処理により画像メモリ４０に最終的に格納され
た合成ラインはディスプレイモニタ１３０へ出力され
る。そして、混合回路３０の動作は、最前面レイヤの最
後のラインの処理が完了するまで継続する。しかも、各
々１ラインの記憶容量を有する第１及び第２ラインメモ
リ５０，６０で画像メモリ４０を構成することで、表示
動作と混合処理との並列実行を実現する。
いて複数レイヤの半透明合成を達成する。 【解決手段】 最背面レイヤの１ラインを画像メモリ４
０に格納した後に、画像メモリ４０に格納されたライン
と、次に入力されたラインとを重み付け加算により混合
し、かつ該混合により得られたラインを画像メモリ４０
に格納する処理を、最前面レイヤのラインの処理が完了
するまで混合回路３０が反復実行する。この混合回路３
０の反復処理により画像メモリ４０に最終的に格納され
た合成ラインはディスプレイモニタ１３０へ出力され
る。そして、混合回路３０の動作は、最前面レイヤの最
後のラインの処理が完了するまで継続する。しかも、各
々１ラインの記憶容量を有する第１及び第２ラインメモ
リ５０，６０で画像メモリ４０を構成することで、表示
動作と混合処理との並列実行を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の画像レイヤ
から合成画像を作成するためのマルチレイヤ画像合成装
置に関するものである。
から合成画像を作成するためのマルチレイヤ画像合成装
置に関するものである。
【０００２】
【従来の技術】画像合成に関する技術が米国特許第４，
９５１，２２９号に開示されている。この技術によれ
ば、複数のビットプレーンの各々から並列に得られた画
素の中から単一の画素を選択する処理を繰り返すことに
より、１つの合成画像が作成される。画素選択に際し
て、各ビットプレーンに割り当てられた表示優先度が参
照される。
９５１，２２９号に開示されている。この技術によれ
ば、複数のビットプレーンの各々から並列に得られた画
素の中から単一の画素を選択する処理を繰り返すことに
より、１つの合成画像が作成される。画素選択に際し
て、各ビットプレーンに割り当てられた表示優先度が参
照される。
【０００３】
【発明が解決しようとする課題】上記従来技術は、画像
合成のためのバッファメモリを必要としない点で優れて
いるが、複数の画素の中から単一の画素を選択する構成
であったので複数レイヤの半透明合成を達成できないと
いう課題があった。
合成のためのバッファメモリを必要としない点で優れて
いるが、複数の画素の中から単一の画素を選択する構成
であったので複数レイヤの半透明合成を達成できないと
いう課題があった。
【０００４】本発明の目的は、画像合成のための小サイ
ズの画像メモリを用いて複数レイヤの半透明合成を達成
できるようにすることにある。
ズの画像メモリを用いて複数レイヤの半透明合成を達成
できるようにすることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、小サイズの画像メモリを反復利用しつ
つ複数レイヤをシーケンシャルに処理することとしたも
のである。半透明合成は、画像メモリに格納された処理
済みレイヤに係る画素値と、次レイヤの画素値との重み
付け加算により達成される。
め、本発明では、小サイズの画像メモリを反復利用しつ
つ複数レイヤをシーケンシャルに処理することとしたも
のである。半透明合成は、画像メモリに格納された処理
済みレイヤに係る画素値と、次レイヤの画素値との重み
付け加算により達成される。
【０００６】具体的に説明すると、本発明は、複数の画
像レイヤから合成画像を作成するためのマルチレイヤ画
像合成装置において、画像メモリと、最背面レイヤから
最前面レイヤまでの各レイヤ中の互いに同じ位置の、各
々１フレーム以下のサイズを有する画像片を順次入力す
るための入力手段と、前記最背面レイヤの画像片を前記
画像メモリに格納することにより前記画像メモリを初期
化するための初期化手段と、前記画像メモリに格納され
た画像片と、次に入力された画像片とを重み付け加算に
より混合し、かつ該混合により得られた画像片を前記画
像メモリに格納する処理を、前記最前面レイヤの画像片
の処理が完了するまで反復実行するための混合手段と、
該混合手段の処理により前記画像メモリに最終的に格納
された合成画像片を出力するための出力手段と、前記各
手段の処理を、前記最前面レイヤの最後の画像片の処理
が完了するまで継続実行させるための制御手段とを備え
た構成を採用したものである。
像レイヤから合成画像を作成するためのマルチレイヤ画
像合成装置において、画像メモリと、最背面レイヤから
最前面レイヤまでの各レイヤ中の互いに同じ位置の、各
々１フレーム以下のサイズを有する画像片を順次入力す
るための入力手段と、前記最背面レイヤの画像片を前記
画像メモリに格納することにより前記画像メモリを初期
化するための初期化手段と、前記画像メモリに格納され
た画像片と、次に入力された画像片とを重み付け加算に
より混合し、かつ該混合により得られた画像片を前記画
像メモリに格納する処理を、前記最前面レイヤの画像片
の処理が完了するまで反復実行するための混合手段と、
該混合手段の処理により前記画像メモリに最終的に格納
された合成画像片を出力するための出力手段と、前記各
手段の処理を、前記最前面レイヤの最後の画像片の処理
が完了するまで継続実行させるための制御手段とを備え
た構成を採用したものである。
【０００７】画像合成のための画像メモリは、例えばラ
スタスキャン方式のディスプレイ装置における１ライン
に相当する記憶容量を有する。この場合の画像片のサイ
ズは１ラインであって、当該画像メモリから順次出力さ
れた合成ラインからなるフレームがディスプレイ装置上
に表示されることとなる。なお、画像メモリの記憶容量
は、合成対象レイヤの数に拘わりなく決定できる。
スタスキャン方式のディスプレイ装置における１ライン
に相当する記憶容量を有する。この場合の画像片のサイ
ズは１ラインであって、当該画像メモリから順次出力さ
れた合成ラインからなるフレームがディスプレイ装置上
に表示されることとなる。なお、画像メモリの記憶容量
は、合成対象レイヤの数に拘わりなく決定できる。
【０００８】
【発明の実施の形態】図１は、本発明に係るマルチレイ
ヤ画像合成装置を用いたディスプレイシステムの構成例
を示している。図１のディスプレイシステムは、本発明
に係るマルチレイヤ画像合成装置１００と、外部画像メ
モリ１１０と、不透明度メモリ１２０と、ラスタスキャ
ン方式のディスプレイモニタ１３０とで構成されてい
る。マルチレイヤ画像合成装置１００は、複数の画像レ
イヤから合成画像を作成するための装置であって、外部
画像メモリ１１０に格納された複数の画像レイヤを順次
入力するためのレイヤ入力回路１０と、不透明度メモリ
１２０に格納された不透明度を入力するための不透明度
入力回路２０と、レイヤ混合処理を実行するための混合
回路３０と、１フレームの記憶容量を有する画像合成用
の画像メモリ４０とを備えている。
ヤ画像合成装置を用いたディスプレイシステムの構成例
を示している。図１のディスプレイシステムは、本発明
に係るマルチレイヤ画像合成装置１００と、外部画像メ
モリ１１０と、不透明度メモリ１２０と、ラスタスキャ
ン方式のディスプレイモニタ１３０とで構成されてい
る。マルチレイヤ画像合成装置１００は、複数の画像レ
イヤから合成画像を作成するための装置であって、外部
画像メモリ１１０に格納された複数の画像レイヤを順次
入力するためのレイヤ入力回路１０と、不透明度メモリ
１２０に格納された不透明度を入力するための不透明度
入力回路２０と、レイヤ混合処理を実行するための混合
回路３０と、１フレームの記憶容量を有する画像合成用
の画像メモリ４０とを備えている。
【０００９】レイヤ入力回路１０は、最背面レイヤから
最前面レイヤまでの各レイヤのフレームを表す入力画像
信号Ｖｉを混合回路３０へ供給する。また、不透明度入
力回路２０は、０から１までの値を有する不透明度αを
入力画像信号Ｖｉに同期して混合回路３０へ供給する。
最前面レイヤまでの各レイヤのフレームを表す入力画像
信号Ｖｉを混合回路３０へ供給する。また、不透明度入
力回路２０は、０から１までの値を有する不透明度αを
入力画像信号Ｖｉに同期して混合回路３０へ供給する。
【００１０】混合回路３０は、最背面レイヤのフレーム
を画像メモリ４０に格納することにより当該画像メモリ
４０を初期化した後に、当該画像メモリ４０に格納され
たフレームと、次に入力されたフレームとを重み付け加
算により混合し、かつ該混合により得られたフレームを
当該画像メモリ４０に格納する処理を、最前面レイヤの
フレームの処理が完了するまで反復実行するための回路
であって、入力画像信号Ｖｉで表されたフレーム中の画
素の値と不透明度αとの積を計算するための第１乗算器
３１と、１からαを減じることにより１−αの値を計算
するための演算回路３２と、画像メモリ４０から得られ
た背面画像信号Ｖｂで表されたフレーム中の対応画素の
値と１−αとの積を計算するための第２乗算器３３と、
第１及び第２乗算器３１，３３によりそれぞれ計算され
た積を加算するための加算器３４とを備えている。加算
器３４による加算の結果は、記憶画像信号Ｖｍとして画
像メモリ４０に格納される。ここで、ｎ（ｎは２以上の
整数）枚の画像レイヤの合成を考え、１からｎまでの整
数をｋとして、第ｋレイヤの入力画像信号をＶik、第ｋ
レイヤの不透明度をαk、第（ｋ−１）レイヤまでの処
理結果に係る背面画像信号をＶb(k-1)、第ｋレイヤに係
る記憶画像信号をＶmkとすると、Ｖmk＝Ｖik×αk＋Ｖb
(k-1)×(１−αk)が成り立つ。この漸化式で表された処
理は、最前面レイヤのフレームの処理が完了するまで継
続する。以上のような混合回路３０の反復処理により画
像メモリ４０に最終的に格納された合成フレームはディ
スプレイモニタ１３０へ出力され、そのスクリーン上に
当該合成フレームが表示される。なお、上記混合回路３
０の反復処理は、ディスプレイモニタ１３０の垂直帰線
期間内に完了するようになっている。
を画像メモリ４０に格納することにより当該画像メモリ
４０を初期化した後に、当該画像メモリ４０に格納され
たフレームと、次に入力されたフレームとを重み付け加
算により混合し、かつ該混合により得られたフレームを
当該画像メモリ４０に格納する処理を、最前面レイヤの
フレームの処理が完了するまで反復実行するための回路
であって、入力画像信号Ｖｉで表されたフレーム中の画
素の値と不透明度αとの積を計算するための第１乗算器
３１と、１からαを減じることにより１−αの値を計算
するための演算回路３２と、画像メモリ４０から得られ
た背面画像信号Ｖｂで表されたフレーム中の対応画素の
値と１−αとの積を計算するための第２乗算器３３と、
第１及び第２乗算器３１，３３によりそれぞれ計算され
た積を加算するための加算器３４とを備えている。加算
器３４による加算の結果は、記憶画像信号Ｖｍとして画
像メモリ４０に格納される。ここで、ｎ（ｎは２以上の
整数）枚の画像レイヤの合成を考え、１からｎまでの整
数をｋとして、第ｋレイヤの入力画像信号をＶik、第ｋ
レイヤの不透明度をαk、第（ｋ−１）レイヤまでの処
理結果に係る背面画像信号をＶb(k-1)、第ｋレイヤに係
る記憶画像信号をＶmkとすると、Ｖmk＝Ｖik×αk＋Ｖb
(k-1)×(１−αk)が成り立つ。この漸化式で表された処
理は、最前面レイヤのフレームの処理が完了するまで継
続する。以上のような混合回路３０の反復処理により画
像メモリ４０に最終的に格納された合成フレームはディ
スプレイモニタ１３０へ出力され、そのスクリーン上に
当該合成フレームが表示される。なお、上記混合回路３
０の反復処理は、ディスプレイモニタ１３０の垂直帰線
期間内に完了するようになっている。
【００１１】図２（ａ）〜図２（ｅ）は、上記マルチレ
イヤ画像合成装置１００による３レイヤの合成過程の説
明図である。最背面レイヤであるレイヤ１では、図２
（ａ）に示すように全領域でα＝１．０（完全不透明）
である。２番目のレイヤであるレイヤ２は、図２（ｂ）
に示すように、α＝１．０（完全不透明）の三角形領域
１１の周りにα＝０．０（完全透明）の領域を有する。
最前面レイヤであるレイヤ３は、図２（ｃ）に示すよう
に、α＝０．４（半透明）の四角形領域１２の周りにα
＝０．０（完全透明）の領域を有する。図２（ｄ）は
「レイヤ１＋レイヤ２」の結果を、図２（ｅ）は「レイ
ヤ１＋レイヤ２＋レイヤ３」の結果をそれぞれ示してい
る。図２（ｅ）中の領域１３及び１４は、α＝０．４に
従った半透明合成の結果である。
イヤ画像合成装置１００による３レイヤの合成過程の説
明図である。最背面レイヤであるレイヤ１では、図２
（ａ）に示すように全領域でα＝１．０（完全不透明）
である。２番目のレイヤであるレイヤ２は、図２（ｂ）
に示すように、α＝１．０（完全不透明）の三角形領域
１１の周りにα＝０．０（完全透明）の領域を有する。
最前面レイヤであるレイヤ３は、図２（ｃ）に示すよう
に、α＝０．４（半透明）の四角形領域１２の周りにα
＝０．０（完全透明）の領域を有する。図２（ｄ）は
「レイヤ１＋レイヤ２」の結果を、図２（ｅ）は「レイ
ヤ１＋レイヤ２＋レイヤ３」の結果をそれぞれ示してい
る。図２（ｅ）中の領域１３及び１４は、α＝０．４に
従った半透明合成の結果である。
【００１２】図３は、本発明に係る他のマルチレイヤ画
像合成装置を用いたディスプレイシステムの構成例を示
している。図３のディスプレイシステムは、本発明に係
るマルチレイヤ画像合成装置１５０と、外部画像メモリ
１１０と、不透明度メモリ１２０と、ラスタスキャン方
式のディスプレイモニタ１３０とで構成されている。マ
ルチレイヤ画像合成装置１５０は、複数の画像レイヤか
ら合成画像を作成するための装置であって、外部画像メ
モリ１１０に格納された複数の画像レイヤを順次入力す
るためのレイヤ入力回路１０と、不透明度メモリ１２０
に格納された不透明度を入力するための不透明度入力回
路２０と、レイヤ混合処理を実行するための混合回路３
０とに加えて、各々１ラインの記憶容量を有する第１及
び第２ラインメモリ５０，６０で構成された画像合成用
の画像メモリ４０と、ディスプレイマルチプレクサ７１
と、フィードバックマルチプレクサ７２と、遅延回路８
０と、制御回路９０とを備えている。
像合成装置を用いたディスプレイシステムの構成例を示
している。図３のディスプレイシステムは、本発明に係
るマルチレイヤ画像合成装置１５０と、外部画像メモリ
１１０と、不透明度メモリ１２０と、ラスタスキャン方
式のディスプレイモニタ１３０とで構成されている。マ
ルチレイヤ画像合成装置１５０は、複数の画像レイヤか
ら合成画像を作成するための装置であって、外部画像メ
モリ１１０に格納された複数の画像レイヤを順次入力す
るためのレイヤ入力回路１０と、不透明度メモリ１２０
に格納された不透明度を入力するための不透明度入力回
路２０と、レイヤ混合処理を実行するための混合回路３
０とに加えて、各々１ラインの記憶容量を有する第１及
び第２ラインメモリ５０，６０で構成された画像合成用
の画像メモリ４０と、ディスプレイマルチプレクサ７１
と、フィードバックマルチプレクサ７２と、遅延回路８
０と、制御回路９０とを備えている。
【００１３】レイヤ入力回路１０は、最背面レイヤから
最前面レイヤまでの各レイヤ中の互いに同じ位置の、各
々１ラインのサイズを有する画像片を入力画像信号Ｖｉ
として混合回路３０へ順次供給する。不透明度入力回路
２０は、０から１までの値を有する不透明度αを入力画
像信号Ｖｉに同期して混合回路３０へ供給する。
最前面レイヤまでの各レイヤ中の互いに同じ位置の、各
々１ラインのサイズを有する画像片を入力画像信号Ｖｉ
として混合回路３０へ順次供給する。不透明度入力回路
２０は、０から１までの値を有する不透明度αを入力画
像信号Ｖｉに同期して混合回路３０へ供給する。
【００１４】混合回路３０は、最背面レイヤの１ライン
を画像メモリ４０に格納することにより当該画像メモリ
４０を初期化した後に、当該画像メモリ４０に格納され
たラインと、次に入力されたラインとを重み付け加算に
より混合し、かつ該混合により得られたラインを当該画
像メモリ４０に格納する処理を、最前面レイヤのライン
の処理が完了するまで反復実行するための回路であっ
て、図１中に示した内部構成を有するものである。この
混合回路３０の反復処理により画像メモリ４０に最終的
に格納された合成ラインはディスプレイモニタ１３０へ
出力され、そのスクリーン上に当該合成ラインが表示さ
れる。そして、レイヤ入力回路１０、不透明度入力回路
２０及び混合回路３０の各々の動作は、最前面レイヤの
最後のラインの処理が完了するまで継続する。その結
果、画像メモリ４０から順次出力された合成ラインから
なる合成フレームがディスプレイモニタ１３０上に表示
されることとなる。
を画像メモリ４０に格納することにより当該画像メモリ
４０を初期化した後に、当該画像メモリ４０に格納され
たラインと、次に入力されたラインとを重み付け加算に
より混合し、かつ該混合により得られたラインを当該画
像メモリ４０に格納する処理を、最前面レイヤのライン
の処理が完了するまで反復実行するための回路であっ
て、図１中に示した内部構成を有するものである。この
混合回路３０の反復処理により画像メモリ４０に最終的
に格納された合成ラインはディスプレイモニタ１３０へ
出力され、そのスクリーン上に当該合成ラインが表示さ
れる。そして、レイヤ入力回路１０、不透明度入力回路
２０及び混合回路３０の各々の動作は、最前面レイヤの
最後のラインの処理が完了するまで継続する。その結
果、画像メモリ４０から順次出力された合成ラインから
なる合成フレームがディスプレイモニタ１３０上に表示
されることとなる。
【００１５】更に詳細に説明すると、第１ラインメモリ
５０に最終的に格納された合成ラインがディスプレイモ
ニタ１３０へ出力されている間に第２ラインメモリ６０
を用いた混合処理を混合回路３０が反復実行でき、かつ
第２ラインメモリ６０に最終的に格納された合成ライン
がディスプレイモニタ１３０へ出力されている間に第１
ラインメモリ５０を用いた混合処理を混合回路３０が反
復実行できるように、ディスプレイマルチプレクサ７１
とフィードバックマルチプレクサ７２とが設けられてい
る。したがって、複数レイヤのライン混合処理はディス
プレイモニタ１３０における１ラインの表示期間内に完
了すればよい。なお、制御回路９０が両マルチプレクサ
７１，７２の切り換え制御を司る。
５０に最終的に格納された合成ラインがディスプレイモ
ニタ１３０へ出力されている間に第２ラインメモリ６０
を用いた混合処理を混合回路３０が反復実行でき、かつ
第２ラインメモリ６０に最終的に格納された合成ライン
がディスプレイモニタ１３０へ出力されている間に第１
ラインメモリ５０を用いた混合処理を混合回路３０が反
復実行できるように、ディスプレイマルチプレクサ７１
とフィードバックマルチプレクサ７２とが設けられてい
る。したがって、複数レイヤのライン混合処理はディス
プレイモニタ１３０における１ラインの表示期間内に完
了すればよい。なお、制御回路９０が両マルチプレクサ
７１，７２の切り換え制御を司る。
【００１６】第１ラインメモリ５０は、各々２分の１ラ
インの記憶容量を有する第１及び第２ハーフラインメモ
リ５１，５２と、両者の出力を切り換えるためのマルチ
プレクサ５３とを備えており、第１ハーフラインメモリ
５１から混合回路３０へ２画素が読み出されている間に
第２ハーフラインメモリ５２に２画素が書き込まれ、か
つ第２ハーフラインメモリ５２から混合回路３０へ２画
素が読み出されている間に第１ハーフラインメモリ５１
に２画素が書き込まれるように構成されている。したが
って、第１ラインメモリ５０の読み出しと書き込みとの
同時実行が可能である。なお、制御回路９０が両ハーフ
ラインメモリ５１，５２の読み出し／書き込み制御と、
マルチプレクサ５３の切り換え制御とを司る。
インの記憶容量を有する第１及び第２ハーフラインメモ
リ５１，５２と、両者の出力を切り換えるためのマルチ
プレクサ５３とを備えており、第１ハーフラインメモリ
５１から混合回路３０へ２画素が読み出されている間に
第２ハーフラインメモリ５２に２画素が書き込まれ、か
つ第２ハーフラインメモリ５２から混合回路３０へ２画
素が読み出されている間に第１ハーフラインメモリ５１
に２画素が書き込まれるように構成されている。したが
って、第１ラインメモリ５０の読み出しと書き込みとの
同時実行が可能である。なお、制御回路９０が両ハーフ
ラインメモリ５１，５２の読み出し／書き込み制御と、
マルチプレクサ５３の切り換え制御とを司る。
【００１７】第２ラインメモリ６０もまた、各々２分の
１ラインの記憶容量を有する第１及び第２ハーフライン
メモリ６１，６２と、両者の出力を切り換えるためのマ
ルチプレクサ６３とを備えており、第１ハーフラインメ
モリ６１から混合回路３０へ２画素が読み出されている
間に第２ハーフラインメモリ６２に２画素が書き込ま
れ、かつ第２ハーフラインメモリ６２から混合回路３０
へ２画素が読み出されている間に第１ハーフラインメモ
リ６１に２画素が書き込まれるように構成されている。
したがって、第２ラインメモリ６０の読み出しと書き込
みとの同時実行が可能である。なお、制御回路９０が両
ハーフラインメモリ６１，６２の読み出し／書き込み制
御と、マルチプレクサ６３の切り換え制御とを司る。
１ラインの記憶容量を有する第１及び第２ハーフライン
メモリ６１，６２と、両者の出力を切り換えるためのマ
ルチプレクサ６３とを備えており、第１ハーフラインメ
モリ６１から混合回路３０へ２画素が読み出されている
間に第２ハーフラインメモリ６２に２画素が書き込ま
れ、かつ第２ハーフラインメモリ６２から混合回路３０
へ２画素が読み出されている間に第１ハーフラインメモ
リ６１に２画素が書き込まれるように構成されている。
したがって、第２ラインメモリ６０の読み出しと書き込
みとの同時実行が可能である。なお、制御回路９０が両
ハーフラインメモリ６１，６２の読み出し／書き込み制
御と、マルチプレクサ６３の切り換え制御とを司る。
【００１８】フィードバックマルチプレクサ７２から混
合回路３０を経て画像メモリ４０に至る経路上には、２
個のラッチ８１，８２で構成されたタイミング調整のた
めの遅延回路８０が介在している。この遅延回路８０を
構成するラッチの数は、第１及び第２ハーフラインメモ
リ５１，５２からの連続読み出し画素数と、第１及び第
２ハーフラインメモリ５１，５２への連続書き込み画素
数とにそれぞれ一致している。また、同ラッチの数は、
第１及び第２ハーフラインメモリ６１，６２からの連続
読み出し画素数と、第１及び第２ハーフラインメモリ６
１，６２への連続書き込み画素数とにもそれぞれ一致し
ている。
合回路３０を経て画像メモリ４０に至る経路上には、２
個のラッチ８１，８２で構成されたタイミング調整のた
めの遅延回路８０が介在している。この遅延回路８０を
構成するラッチの数は、第１及び第２ハーフラインメモ
リ５１，５２からの連続読み出し画素数と、第１及び第
２ハーフラインメモリ５１，５２への連続書き込み画素
数とにそれぞれ一致している。また、同ラッチの数は、
第１及び第２ハーフラインメモリ６１，６２からの連続
読み出し画素数と、第１及び第２ハーフラインメモリ６
１，６２への連続書き込み画素数とにもそれぞれ一致し
ている。
【００１９】上記図１及び図３の例は、複数レイヤの表
示順と不透明度とが独立に設定可能な構成であるので、
例えばカーナビゲーションシステムにおける地図やカー
ソルの表示に好適である。
示順と不透明度とが独立に設定可能な構成であるので、
例えばカーナビゲーションシステムにおける地図やカー
ソルの表示に好適である。
【００２０】なお、図１の例においてディスプレイモニ
タ１３０の水平帰線期間内に混合回路３０の反復処理を
完了できる場合には、画像メモリ４０の記憶容量を例え
ば１ライン相当まで低減することができる。この場合の
レイヤ入力回路１０、不透明度入力回路２０及び混合回
路３０の各々の動作は、図３の例に関する説明と同様で
ある。
タ１３０の水平帰線期間内に混合回路３０の反復処理を
完了できる場合には、画像メモリ４０の記憶容量を例え
ば１ライン相当まで低減することができる。この場合の
レイヤ入力回路１０、不透明度入力回路２０及び混合回
路３０の各々の動作は、図３の例に関する説明と同様で
ある。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、画像メモリを反復利用しつつ複数レイヤをシーケン
シャルに処理することとしたので、画像合成のための小
サイズの画像メモリを用いて複数レイヤの半透明合成を
達成できる効果が得られる。
ば、画像メモリを反復利用しつつ複数レイヤをシーケン
シャルに処理することとしたので、画像合成のための小
サイズの画像メモリを用いて複数レイヤの半透明合成を
達成できる効果が得られる。
【図１】本発明に係るマルチレイヤ画像合成装置を用い
たディスプレイシステムの構成例を示すブロック図であ
る。
たディスプレイシステムの構成例を示すブロック図であ
る。
【図２】（ａ）〜（ｅ）は、３レイヤの合成過程を模式
的に示す説明図である。
的に示す説明図である。
【図３】本発明に係る他のマルチレイヤ画像合成装置を
用いたディスプレイシステムの構成例を示すブロック図
である。
用いたディスプレイシステムの構成例を示すブロック図
である。
１０ レイヤ入力回路 ２０ 不透明度入力回路 ３０ 混合回路 ３１ 第１乗算器 ３２ 演算回路 ３３ 第２乗算器 ３４ 加算器 ４０ 画像メモリ ５０，６０ 第１、第２ラインメモリ ５１，６１ 第１ハーフラインメモリ ５２，６２ 第２ハーフラインメモリ ５３，６３ マルチプレクサ ７１ ディスプレイマルチプレクサ ７２ フィードバックマルチプレクサ ８０ 遅延回路 ８１，８２ ラッチ ９０ 制御回路 １００，１５０ マルチレイヤ画像合成装置 １１０ 外部画像メモリ １２０ 不透明度メモリ １３０ ディスプレイモニタ Ｖｉ 入力画像信号 Ｖｂ 背面画像信号 Ｖｍ 記憶画像信号 α 不透明度
Claims (6)
- 【請求項１】 複数の画像レイヤから合成画像を作成す
るためのマルチレイヤ画像合成装置であって、 画像メモリと、 最背面レイヤから最前面レイヤまでの各レイヤ中の互い
に同じ位置の、各々１フレーム以下のサイズを有する画
像片を順次入力するための入力手段と、 前記最背面レイヤの画像片を前記画像メモリに格納する
ことにより前記画像メモリを初期化するための初期化手
段と、 前記画像メモリに格納された画像片と、次に入力された
画像片とを重み付け加算により混合し、かつ該混合によ
り得られた画像片を前記画像メモリに格納する処理を、
前記最前面レイヤの画像片の処理が完了するまで反復実
行するための混合手段と、 前記混合手段の処理により前記画像メモリに最終的に格
納された合成画像片を出力するための出力手段と、 前記各手段の処理を、前記最前面レイヤの最後の画像片
の処理が完了するまで継続実行させるための制御手段と
を備えたことを特徴とするマルチレイヤ画像合成装置。 - 【請求項２】 請求項１記載のマルチレイヤ画像合成装
置において、 前記画像片は各々１ラインのサイズを有し、前記画像メ
モリから順次出力された合成画像片からなるフレームが
ラスタスキャン方式のディスプレイ装置上に表示され得
るように構成されたことを特徴とするマルチレイヤ画像
合成装置。 - 【請求項３】 請求項１記載のマルチレイヤ画像合成装
置において、 前記混合手段は、 ０から１までの値を有する不透明度を入力するための手
段と、 前記入力された画像片中の画素の値と前記不透明度との
積を計算するための第１の乗算手段と、 前記画像メモリに格納された画像片中の対応画素の値
と、１から前記不透明度を減じて得られる値との積を計
算するための第２の乗算手段と、 前記第１及び第２の乗算手段によりそれぞれ計算された
積を加算するための加算手段とを備え、 前記加算手段による加算の結果が前記画像メモリに格納
されるように構成されたことを特徴とするマルチレイヤ
画像合成装置。 - 【請求項４】 請求項１記載のマルチレイヤ画像合成装
置において、 前記画像メモリは、互いに等しい記憶容量を有する第１
及び第２のメモリを備え、 前記第１のメモリに最終的に格納された合成画像片が出
力されている間に前記第２のメモリを用いた混合処理を
前記混合手段が反復実行し、かつ前記第２のメモリに最
終的に格納された合成画像片が出力されている間に前記
第１のメモリを用いた混合処理を前記混合手段が反復実
行するように構成されたことを特徴とするマルチレイヤ
画像合成装置。 - 【請求項５】 請求項１記載のマルチレイヤ画像合成装
置において、 前記画像メモリは、各々前記画像片の半分に相当する記
憶容量を有する第１及び第２のハーフメモリを備え、 前記第１のハーフメモリから前記混合手段へ画素が読み
出されている間に前記第２のハーフメモリに画素が書き
込まれ、かつ前記第２のハーフメモリから前記混合手段
へ画素が読み出されている間に前記第１のハーフメモリ
に画素が書き込まれるように構成されたことを特徴とす
るマルチレイヤ画像合成装置。 - 【請求項６】 請求項５記載のマルチレイヤ画像合成装
置において、 前記混合手段と前記画像メモリとの間に介在した遅延回
路を更に備え、 前記遅延回路を構成するラッチの数は、前記第１及び第
２のハーフメモリからの連続読み出し画素数と、前記第
１及び第２のハーフメモリへの連続書き込み画素数とに
それぞれ一致することを特徴とするマルチレイヤ画像合
成装置。
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|---|---|---|---|
| JP2000152599A JP3380859B2 (ja) | 1999-06-02 | 2000-05-24 | マルチレイヤ画像合成装置 |
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|---|---|---|---|
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|---|---|---|---|---|
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| US7728851B2 (en) | 2005-01-04 | 2010-06-01 | Kabushiki Kaisha Toshiba | Reproducing apparatus capable of reproducing picture data |
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| CN103165105A (zh) * | 2011-12-15 | 2013-06-19 | 希姆通信息技术（上海）有限公司 | 移动通信终端以及图形显示方法 |
-
2000
- 2000-05-24 JP JP2000152599A patent/JP3380859B2/ja not_active Expired - Fee Related
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| JP4568120B2 (ja) * | 2005-01-04 | 2010-10-27 | 株式会社東芝 | 再生装置 |
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