JPH09231742A - 非同期ｆｉｆｏにおいてハーフフルフラグ及びハーフエンプティフラグを作成するステートマシンの構成 - Google Patents
非同期ｆｉｆｏにおいてハーフフルフラグ及びハーフエンプティフラグを作成するステートマシンの構成Info
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- JPH09231742A JPH09231742A JP8327332A JP32733296A JPH09231742A JP H09231742 A JPH09231742 A JP H09231742A JP 8327332 A JP8327332 A JP 8327332A JP 32733296 A JP32733296 A JP 32733296A JP H09231742 A JPH09231742 A JP H09231742A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
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Abstract
(57)【要約】
【課題】 本発明の課題は、非同期ＦＩＦＯと共に使用
するためハーフフルフラグを作成するステートマシンを
提供することである。 【解決手段】 本発明は、フラグ作成時の遅れを著しく
短縮するため使用可能なステートマシンの構成に関す
る。本発明には、又、ＭＴＢＦ（平均故障間隔）が非常
に長いという利点がある。本発明によれば、次の（ステ
ートを表す）ステート変数の組Ｐ′，Ｑ′，Ｓ′が、前
の（ステートを表す）３つのステート変数Ｐ，Ｑ，Ｓ
と、３つの他の入力（読取りハーフフルフラグＲＨ及び
書込みハーフフルフラグＷＨの論理ＯＲであるＷＲＨ，
外部書込みクロック入力Ｗ，外部読取りクロック入力
Ｒ）との組み合わせから作成される。次のステート変数
Ｐ′，Ｑ′，Ｓ′は、特に、前のステート変数Ｐ，Ｑ，
Ｓと、前のステート変数の補数信号と、信号ＷＲＨとの
積を用いて作成される。本発明のハーフフルフラグは、
上記の３つの次のステート変数と読取りクロック信号と
書込みクロック信号からの入力を操作するデジタル論理
復号技術を用いて作成される。
するためハーフフルフラグを作成するステートマシンを
提供することである。 【解決手段】 本発明は、フラグ作成時の遅れを著しく
短縮するため使用可能なステートマシンの構成に関す
る。本発明には、又、ＭＴＢＦ（平均故障間隔）が非常
に長いという利点がある。本発明によれば、次の（ステ
ートを表す）ステート変数の組Ｐ′，Ｑ′，Ｓ′が、前
の（ステートを表す）３つのステート変数Ｐ，Ｑ，Ｓ
と、３つの他の入力（読取りハーフフルフラグＲＨ及び
書込みハーフフルフラグＷＨの論理ＯＲであるＷＲＨ，
外部書込みクロック入力Ｗ，外部読取りクロック入力
Ｒ）との組み合わせから作成される。次のステート変数
Ｐ′，Ｑ′，Ｓ′は、特に、前のステート変数Ｐ，Ｑ，
Ｓと、前のステート変数の補数信号と、信号ＷＲＨとの
積を用いて作成される。本発明のハーフフルフラグは、
上記の３つの次のステート変数と読取りクロック信号と
書込みクロック信号からの入力を操作するデジタル論理
復号技術を用いて作成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＩＦＯバッファ
に関し、特に、非同期ＦＩＦＯバッファの容量の半分が
満たされた場合にハーフフル（half-full ）フラグを指
示手段として作成するステートマシンに関する。
に関し、特に、非同期ＦＩＦＯバッファの容量の半分が
満たされた場合にハーフフル（half-full ）フラグを指
示手段として作成するステートマシンに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＦＩＦ
Ｏバッファにおいて、カウンタ，加算器及び組み合わせ
論理を使用するコンパレータ技術を用いて非同期先入れ
先出し（ＦＩＦＯ）バッファを構成し、ＦＩＦＯの容量
の半分が満たされている場合にこれを指示するハーフフ
ル（half-full ）フラグを作成することは、よく知られ
た技術である。ＦＩＦＯは、一般に、読取りポインタと
書込みポインタの両方を備えている。読取りポインタと
書込みポイントとの差は加算器を用いて演算され、次に
加算器の出力をＦＩＦＯサイズ／２の二進法値とマグニ
チュード比較することによって、ハーフフルフラグが最
終的に作成される。ハーフフルフラグを作成するには、
又、評価（evaluation）技術と称される別の技術があ
り、この技術は、「書込み カウント読み出し カウント
−１」（write count-read count-1 ）という表現を
評価することによって実行される。評価技術によれば、
ハーフフル位置（最上位ビット−１番目のビット）に対
応したビットの論理ステート（state ）を用いてハーフ
フルフラグが作成される。ハーフフルフラグを作成する
第３の技術は、内部ハーフフル信号及び内部ハーフフル
＋１信号がカウンタから直接に復号される直接復号論理
を用いることによって実行される。上記ハーフフル（Ｈ
Ｆ）信号及びハーフフル＋１（ＨＦ＋１）信号は、セッ
ト−リセット（ＳＲ）ラッチを駆動する。このセット−
リセットラッチの出力が、ハーフフルフラグを表す。
Ｏバッファにおいて、カウンタ，加算器及び組み合わせ
論理を使用するコンパレータ技術を用いて非同期先入れ
先出し（ＦＩＦＯ）バッファを構成し、ＦＩＦＯの容量
の半分が満たされている場合にこれを指示するハーフフ
ル（half-full ）フラグを作成することは、よく知られ
た技術である。ＦＩＦＯは、一般に、読取りポインタと
書込みポインタの両方を備えている。読取りポインタと
書込みポイントとの差は加算器を用いて演算され、次に
加算器の出力をＦＩＦＯサイズ／２の二進法値とマグニ
チュード比較することによって、ハーフフルフラグが最
終的に作成される。ハーフフルフラグを作成するには、
又、評価（evaluation）技術と称される別の技術があ
り、この技術は、「書込み カウント読み出し カウント
−１」（write count-read count-1 ）という表現を
評価することによって実行される。評価技術によれば、
ハーフフル位置（最上位ビット−１番目のビット）に対
応したビットの論理ステート（state ）を用いてハーフ
フルフラグが作成される。ハーフフルフラグを作成する
第３の技術は、内部ハーフフル信号及び内部ハーフフル
＋１信号がカウンタから直接に復号される直接復号論理
を用いることによって実行される。上記ハーフフル（Ｈ
Ｆ）信号及びハーフフル＋１（ＨＦ＋１）信号は、セッ
ト−リセット（ＳＲ）ラッチを駆動する。このセット−
リセットラッチの出力が、ハーフフルフラグを表す。
【０００３】コンパレータ技術においては、一般に２つ
のカウンタがあり、各カウンタがそれぞれ読取りクロッ
ク，書込みクロックに対応する。これらの２つのカウン
タは、マスターリセット（master reset）時にゼロにリ
セットされると共に、各々に対応するクロックのみに基
づいて増分される。読取りカウンタの出力及び書込みカ
ウンタの出力は、減算器にもたらされ、減算器は、ＦＩ
ＦＯに書き込まれた位置番号と、ＦＩＦＯから読み出さ
れた位置番号との差を演算する。この差が、ハーフフル
カウントを表す二進法の値のマグニチュードと比較され
る。そして、マグニチュードコンパレータの出力が、ハ
ーフフルフラグとなる。
のカウンタがあり、各カウンタがそれぞれ読取りクロッ
ク，書込みクロックに対応する。これらの２つのカウン
タは、マスターリセット（master reset）時にゼロにリ
セットされると共に、各々に対応するクロックのみに基
づいて増分される。読取りカウンタの出力及び書込みカ
ウンタの出力は、減算器にもたらされ、減算器は、ＦＩ
ＦＯに書き込まれた位置番号と、ＦＩＦＯから読み出さ
れた位置番号との差を演算する。この差が、ハーフフル
カウントを表す二進法の値のマグニチュードと比較され
る。そして、マグニチュードコンパレータの出力が、ハ
ーフフルフラグとなる。
【０００４】どのようなＦＩＦＯにおいても、「書込み
カウント読み出し カウント」は、常にＦＩＦＯサイ
ズ以下である。この事実を利用し、加算器段階において
１つの「１」がさらに減算される。この減算の結果、ハ
ーフフル位置（最上位ビット−１番目のビット）に対応
するビット値が論理反転・逆転と共に用いられて、外部
ハーフフルフラグが表される。
カウント読み出し カウント」は、常にＦＩＦＯサイ
ズ以下である。この事実を利用し、加算器段階において
１つの「１」がさらに減算される。この減算の結果、ハ
ーフフル位置（最上位ビット−１番目のビット）に対応
するビット値が論理反転・逆転と共に用いられて、外部
ハーフフルフラグが表される。
【０００５】直接復号技術においては、ＦＩＦＯの容量
のちょうど半分が満たされた場合に書込みハーフフル信
号を複合し、ＦＩＦＯの容量のちょうど半分＋１が満た
された場合に読取りハーフフル信号を復号することによ
り、ハーフフルフラグを作成する。書込みハーフフル信
号及び読取りハーフフル信号は、リセット及び再送信機
能に関連した論理と共に、ラッチをセットし又リセット
する。ラッチの出力が、ハーフフルフラグを作成する。
しかし、直接復号技術の場合、コンパレータ技術あるい
は評価技術よりは速い（フラグ遅れのマグニチュードは
１５〜２１ｎｓ）ものの、準安定性（metastability ）
の欠如を招き、ラッチ入力においてきめの細かいグリッ
チフィルタ（glitch filters）を用いなければならな
い。又、ハーフフルフラグ作成時の遅れが、ＦＩＦＯの
密度と密接な関連を持ってしまう。
のちょうど半分が満たされた場合に書込みハーフフル信
号を複合し、ＦＩＦＯの容量のちょうど半分＋１が満た
された場合に読取りハーフフル信号を復号することによ
り、ハーフフルフラグを作成する。書込みハーフフル信
号及び読取りハーフフル信号は、リセット及び再送信機
能に関連した論理と共に、ラッチをセットし又リセット
する。ラッチの出力が、ハーフフルフラグを作成する。
しかし、直接復号技術の場合、コンパレータ技術あるい
は評価技術よりは速い（フラグ遅れのマグニチュードは
１５〜２１ｎｓ）ものの、準安定性（metastability ）
の欠如を招き、ラッチ入力においてきめの細かいグリッ
チフィルタ（glitch filters）を用いなければならな
い。又、ハーフフルフラグ作成時の遅れが、ＦＩＦＯの
密度と密接な関連を持ってしまう。
【０００６】つまり、コンパレータ技術及び評価技術の
場合は比較的長いフラグ遅れが生じ、一方、直接復号技
術の場合は、準安定性に欠けると共に構成が極めて面倒
になる。
場合は比較的長いフラグ遅れが生じ、一方、直接復号技
術の場合は、準安定性に欠けると共に構成が極めて面倒
になる。
【０００７】
【発明の概要】本発明は、フラグ作成時の遅れを極めて
短くするために使用可能なステートマシン（state mach
ine ）の構成を提供するものである。本発明は、又、平
均故障間隔が非常に長いという利点を有する。本発明
は、３つの「前のステート（状態）を表す」ステート変
数と、３つの他の入力（読取りハーフフルフラグ及び書
込みハーフフルフラグの論理的「ＯＲ」ＷＲＨ，外部書
込みクロック入力，外部読取りクロック）とを組み合わ
せて、「次のステートを表す」ステート変数の組を作成
する。「次の」ステート変数は、「前の」ステート変数
と、「前の」ステート変数の補数信号と、上記の信号Ｗ
ＲＨとの合成信号（積）から作成される。ハーフフルフ
ラグは、「次の」３つのステート変数，読取りクロック
信号，書込みクロック信号からの入力を操作するデジタ
ル論理復号技術を用いて作成される。
短くするために使用可能なステートマシン（state mach
ine ）の構成を提供するものである。本発明は、又、平
均故障間隔が非常に長いという利点を有する。本発明
は、３つの「前のステート（状態）を表す」ステート変
数と、３つの他の入力（読取りハーフフルフラグ及び書
込みハーフフルフラグの論理的「ＯＲ」ＷＲＨ，外部書
込みクロック入力，外部読取りクロック）とを組み合わ
せて、「次のステートを表す」ステート変数の組を作成
する。「次の」ステート変数は、「前の」ステート変数
と、「前の」ステート変数の補数信号と、上記の信号Ｗ
ＲＨとの合成信号（積）から作成される。ハーフフルフ
ラグは、「次の」３つのステート変数，読取りクロック
信号，書込みクロック信号からの入力を操作するデジタ
ル論理復号技術を用いて作成される。
【０００８】本発明の目的，特徴及び有利な点は、非同
期ＦＩＦＯと共に使用するためハーフフルフラグを作成
するステートマシンを提供することである。本発明のス
テートマシンによれば、フラグ作成時の遅れが著しく短
縮されると共にこの遅れがＦＩＦＯのサイズに左右され
ず、その構成を他の技術に最小限の手間でポートでき、
平均故障間隔が非常に長く、起こりうる全ての非同期ク
ロック遷移を確実に処理可能であり、回路構成及びシミ
ュレーションが最小限度で済み、又、ラッチやモノショ
ット（monoshots ）を必要としない。
期ＦＩＦＯと共に使用するためハーフフルフラグを作成
するステートマシンを提供することである。本発明のス
テートマシンによれば、フラグ作成時の遅れが著しく短
縮されると共にこの遅れがＦＩＦＯのサイズに左右され
ず、その構成を他の技術に最小限の手間でポートでき、
平均故障間隔が非常に長く、起こりうる全ての非同期ク
ロック遷移を確実に処理可能であり、回路構成及びシミ
ュレーションが最小限度で済み、又、ラッチやモノショ
ット（monoshots ）を必要としない。
【０００９】つまり、本発明によれば、平均故障間隔が
非常に長く且つフラグ遅れが著しく短縮されたハーフフ
ルフラグを提供することにより、従来の技術に関連した
問題を全て解決できる。
非常に長く且つフラグ遅れが著しく短縮されたハーフフ
ルフラグを提供することにより、従来の技術に関連した
問題を全て解決できる。
【００１０】
【発明の実施の形態】図１を参照すると、本発明の好適
実施の形態に基づくステートマシン２０のブロック略図
が示されている。図１は、ステートマシン２０の機能の
全体的な概観を示している。各構成要素の作用の詳細
が、図２〜図８に示されている。ステートマシン２０
は、一般に、信号作成器２２，合成信号作成器２４及び
フラグ復号器２６を有する。信号作成器２２は、第１の
入力２８，第２の入力３０及び第３の入力３２を受信す
る。第１の入力２８，第２の入力３０及び第３の入力３
２は、ステートマシン２０のステート変数Ｐ，Ｑ及びＳ
に各々対応する。ステート変数Ｐ，Ｑ及びＳは、この３
つの変数が組みになってＦＩＦＯバッファの８つの起こ
り得るステートを表すものである。つまり、各ステート
変数が１個のデジタル弁（０又は１）なので、３つの変
数を組み合わせれば、２3 すなわち８つの起こり得るス
テートを表すことができる。
実施の形態に基づくステートマシン２０のブロック略図
が示されている。図１は、ステートマシン２０の機能の
全体的な概観を示している。各構成要素の作用の詳細
が、図２〜図８に示されている。ステートマシン２０
は、一般に、信号作成器２２，合成信号作成器２４及び
フラグ復号器２６を有する。信号作成器２２は、第１の
入力２８，第２の入力３０及び第３の入力３２を受信す
る。第１の入力２８，第２の入力３０及び第３の入力３
２は、ステートマシン２０のステート変数Ｐ，Ｑ及びＳ
に各々対応する。ステート変数Ｐ，Ｑ及びＳは、この３
つの変数が組みになってＦＩＦＯバッファの８つの起こ
り得るステートを表すものである。つまり、各ステート
変数が１個のデジタル弁（０又は１）なので、３つの変
数を組み合わせれば、２3 すなわち８つの起こり得るス
テートを表すことができる。
【００１１】信号作成器２２は、８つの出力３８，４
０，４２，４４，４６，４８，５０，５２を有する。出
力３８は、第１の入力２８に存在するステート変数Ｐに
等しい未処理の信号を表す。出力４０は、出力３８に存
在する上記の信号のデジタル補数Ｐｂを表す。同様に、
出力４２は、第２の入力３０に存在するステート変数Ｑ
に等しい未処理の信号を表す。出力４４は、出力４２に
存在する上記の信号のデジタル補数Ｑｂを表す。出力４
６は、第３の入力３２に存在するステート変数Ｓに等し
い未処理の信号を表す。出力４８は、出力４６に存在す
る上記信号のデジタル補数Ｓｂを表す。信号作成器２２
は、又、ルックアヘッドハーフフルフラグＷＲＨを表す
入力５３を有する。ルックアヘッドハーフフルフラグＷ
ＲＨは、書込みハーフフルフラグＷＨ及び読取りハーフ
フルフラグＲＨに論理ＯＲを実行することによって作成
される。ルックアヘッドハーフフルフラグＷＲＨは、一
般に、ステートマシン２０にとってはその外部で、ＦＩ
ＦＯにとってはその内部で作成される。出力５０は、フ
ラグＷＲＨに等しい未処理の信号を表す。出力５２は、
出力５０に存在する信号のデジタル補数（ＦＬＡＧｂ）
を表す。
０，４２，４４，４６，４８，５０，５２を有する。出
力３８は、第１の入力２８に存在するステート変数Ｐに
等しい未処理の信号を表す。出力４０は、出力３８に存
在する上記の信号のデジタル補数Ｐｂを表す。同様に、
出力４２は、第２の入力３０に存在するステート変数Ｑ
に等しい未処理の信号を表す。出力４４は、出力４２に
存在する上記の信号のデジタル補数Ｑｂを表す。出力４
６は、第３の入力３２に存在するステート変数Ｓに等し
い未処理の信号を表す。出力４８は、出力４６に存在す
る上記信号のデジタル補数Ｓｂを表す。信号作成器２２
は、又、ルックアヘッドハーフフルフラグＷＲＨを表す
入力５３を有する。ルックアヘッドハーフフルフラグＷ
ＲＨは、書込みハーフフルフラグＷＨ及び読取りハーフ
フルフラグＲＨに論理ＯＲを実行することによって作成
される。ルックアヘッドハーフフルフラグＷＲＨは、一
般に、ステートマシン２０にとってはその外部で、ＦＩ
ＦＯにとってはその内部で作成される。出力５０は、フ
ラグＷＲＨに等しい未処理の信号を表す。出力５２は、
出力５０に存在する信号のデジタル補数（ＦＬＡＧｂ）
を表す。
【００１２】書込みハーフフルフラグＷＨ及び読取りハ
ーフフルフラグＲＨは、復号された内部フラグである。
書込みハーフフルフラグＷＨは、ＦＩＦＯの容量のちょ
うど半分がワードで満たされている場合は１に等しく、
他の場合はゼロに等しい。同様に、読取りハーフフルフ
ラグＲＨは、ＦＩＦＯの容量のちょうど半分＋１が（ワ
ードで）満たされている場合は１に等しく、他の場合は
ゼロに等しい（尚、書込みハーフフルフラグＷＨ及び読
取りハーフフルフラグＲＨは、出力にＳＲラッチを用い
た従来の技術の場合は、外部ハーフフルフラグ作成のた
めに使用される）。信号作成器２２の機能は、ステート
変数Ｐ，Ｑ及びＳに等しい信号と、ステート変数Ｐ，Ｑ
及びＳの補数信号とを作成することである。信号作成器
２２は、又、ＦＬＡＧに等しい信号とその補数信号ＦＬ
ＡＧｂとをもたらす。信号作成器２２によって作成され
た信号は、合成信号作成器２４によって用いられて、次
の（ステートを表す）ステート変数Ｐ′，Ｑ′及びＳ′
の組が作成される。
ーフフルフラグＲＨは、復号された内部フラグである。
書込みハーフフルフラグＷＨは、ＦＩＦＯの容量のちょ
うど半分がワードで満たされている場合は１に等しく、
他の場合はゼロに等しい。同様に、読取りハーフフルフ
ラグＲＨは、ＦＩＦＯの容量のちょうど半分＋１が（ワ
ードで）満たされている場合は１に等しく、他の場合は
ゼロに等しい（尚、書込みハーフフルフラグＷＨ及び読
取りハーフフルフラグＲＨは、出力にＳＲラッチを用い
た従来の技術の場合は、外部ハーフフルフラグ作成のた
めに使用される）。信号作成器２２の機能は、ステート
変数Ｐ，Ｑ及びＳに等しい信号と、ステート変数Ｐ，Ｑ
及びＳの補数信号とを作成することである。信号作成器
２２は、又、ＦＬＡＧに等しい信号とその補数信号ＦＬ
ＡＧｂとをもたらす。信号作成器２２によって作成され
た信号は、合成信号作成器２４によって用いられて、次
の（ステートを表す）ステート変数Ｐ′，Ｑ′及びＳ′
の組が作成される。
【００１３】合成信号（積）作成器２４は、８つの入力
５４，５６，５８，６０，６２，６４，６６，６８を有
し、これらの入力は各々信号作成器２２の出力３８〜５
２に接続される。合成信号作成器２４は、書込みクロッ
ク入力７０を有し、書込みクロック入力７０は、外部書
込み信号Ｗを受信する。合成信号作成器２４は、又、読
取りクロック入力７２を有し、読取りクロック入力７２
は、外部読取りクロック信号Ｒを受信する。合成信号作
成器２４は、これらの諸入力５４〜７２を処理し、ステ
ートマシン２０のステート変数Ｐ′，Ｑ′及びＳ′を表
す３つの出力７４，７６，７８をもたらす。
５４，５６，５８，６０，６２，６４，６６，６８を有
し、これらの入力は各々信号作成器２２の出力３８〜５
２に接続される。合成信号作成器２４は、書込みクロッ
ク入力７０を有し、書込みクロック入力７０は、外部書
込み信号Ｗを受信する。合成信号作成器２４は、又、読
取りクロック入力７２を有し、読取りクロック入力７２
は、外部読取りクロック信号Ｒを受信する。合成信号作
成器２４は、これらの諸入力５４〜７２を処理し、ステ
ートマシン２０のステート変数Ｐ′，Ｑ′及びＳ′を表
す３つの出力７４，７６，７８をもたらす。
【００１４】フラグ復号器２６は、入力８０，８２，８
４を有し、各入力は各々合成信号作成器２４の出力７
４，７６，７８に接続されている。フラグ復号器２６
は、又、外部書込み信号Ｗを受信する書込みクロック入
力８６と、外部読取り信号Ｒを受信する読取りクロック
入力８８とを有する。尚、フラグ復号器２６を、書込み
クロック入力８６及び読取りクロック入力８８を有さず
に機能するように構成してもよい。フラグ復号器２６
は、上記の入力８０，８２，８４にもたらされたステー
ト変数と、上記の書込みクロック入力８６，読取りクロ
ック８８にもたらされた信号とをデジタル論理を用いて
操作することにより、ハーフフルフラグ出力信号ＦＬＡ
Ｇｂext を作成する。
４を有し、各入力は各々合成信号作成器２４の出力７
４，７６，７８に接続されている。フラグ復号器２６
は、又、外部書込み信号Ｗを受信する書込みクロック入
力８６と、外部読取り信号Ｒを受信する読取りクロック
入力８８とを有する。尚、フラグ復号器２６を、書込み
クロック入力８６及び読取りクロック入力８８を有さず
に機能するように構成してもよい。フラグ復号器２６
は、上記の入力８０，８２，８４にもたらされたステー
ト変数と、上記の書込みクロック入力８６，読取りクロ
ック８８にもたらされた信号とをデジタル論理を用いて
操作することにより、ハーフフルフラグ出力信号ＦＬＡ
Ｇｂext を作成する。
【００１５】図２を参照すると、ハーフフルフラグ作成
器１００のブロック図が示されている。ハーフフルフラ
グ作成器１００は、図示されるように、前端側の合成信
号作成ブロック１０２と、Ｐ作成ブロック１０４と、Ｓ
作成ブロック１０６と、Ｑ作成ブロック１０８と、リセ
ットブロック１１０と、ハーフフルフラグドライバ１１
２とを有する。前端側の合成信号作成ブロック１０２
は、Ｐステート入力１１４と、ルックアヘッドハーフフ
ルフラグＷＲＨを表す入力１１６と、外部書込みクロッ
ク入力信号Ｗを表す入力１１８と、外部書込みクロック
入力Ｗのデジタル補数Ｗｂを表す入力１２０と、外部読
取りクロック入力Ｒを表す入力１２２と、外部読取りク
ロック入力Ｒのデジタル補数Ｒｂを表す入力１２４と、
ステート変数Ｐを表すフィードバック入力１２６と、ス
テート変数Ｑのデジタル補数Ｑｂを表すフィードバック
入力１２８と、ステート変数Ｓを表すフィードバック入
力１３０と、入力Ｒrst の論理ＯＲを表す入力１３２と
を有する。前端側の合成信号作成ブロック１０２は、こ
れらの入力を処理すると共に（図３参照）、次のステー
ト変数Ｐ′を表す出力バス１３４と、次のステート変数
Ｓ′を表す出力バス１３６と、次のステート変数Ｑ′を
表す出力バス１３８を作成する。上記の各出力１３４，
１３６，１３８は、多ビット（multi-bit ）バスであ
り、各々の多ビットバスは、Ｐ作成ブロック１０４，Ｓ
作成ブロック１０６，Ｑ作成ブロック１０８に適宜もた
らされる多ビット信号を表す。
器１００のブロック図が示されている。ハーフフルフラ
グ作成器１００は、図示されるように、前端側の合成信
号作成ブロック１０２と、Ｐ作成ブロック１０４と、Ｓ
作成ブロック１０６と、Ｑ作成ブロック１０８と、リセ
ットブロック１１０と、ハーフフルフラグドライバ１１
２とを有する。前端側の合成信号作成ブロック１０２
は、Ｐステート入力１１４と、ルックアヘッドハーフフ
ルフラグＷＲＨを表す入力１１６と、外部書込みクロッ
ク入力信号Ｗを表す入力１１８と、外部書込みクロック
入力Ｗのデジタル補数Ｗｂを表す入力１２０と、外部読
取りクロック入力Ｒを表す入力１２２と、外部読取りク
ロック入力Ｒのデジタル補数Ｒｂを表す入力１２４と、
ステート変数Ｐを表すフィードバック入力１２６と、ス
テート変数Ｑのデジタル補数Ｑｂを表すフィードバック
入力１２８と、ステート変数Ｓを表すフィードバック入
力１３０と、入力Ｒrst の論理ＯＲを表す入力１３２と
を有する。前端側の合成信号作成ブロック１０２は、こ
れらの入力を処理すると共に（図３参照）、次のステー
ト変数Ｐ′を表す出力バス１３４と、次のステート変数
Ｓ′を表す出力バス１３６と、次のステート変数Ｑ′を
表す出力バス１３８を作成する。上記の各出力１３４，
１３６，１３８は、多ビット（multi-bit ）バスであ
り、各々の多ビットバスは、Ｐ作成ブロック１０４，Ｓ
作成ブロック１０６，Ｑ作成ブロック１０８に適宜もた
らされる多ビット信号を表す。
【００１６】リセットが行われると、ハーフフルフラグ
Ｈｆb が論理１のステート（非活動ステート）に初期化
される。再送信機能が実行され、この結果、読取り信号
Ｒが、（データがＦＩＦＯの最初の位置から読み取られ
る）ＦＩＦＯの始めの位置にリセットされる。再送信の
間、ＦＩＦＯのステートは、ＦＩＦＯに書き込まれたワ
ードの数に基づいて動的に評価され（dynamically eval
uated ）ねばならない。Ｐステート入力１１４が、この
動的な評価を表す。
Ｈｆb が論理１のステート（非活動ステート）に初期化
される。再送信機能が実行され、この結果、読取り信号
Ｒが、（データがＦＩＦＯの最初の位置から読み取られ
る）ＦＩＦＯの始めの位置にリセットされる。再送信の
間、ＦＩＦＯのステートは、ＦＩＦＯに書き込まれたワ
ードの数に基づいて動的に評価され（dynamically eval
uated ）ねばならない。Ｐステート入力１１４が、この
動的な評価を表す。
【００１７】Ｐ作成ブロック１０４は、前端側の合成信
号作成ブロック１０２の出力１３４を受信する。Ｐ作成
ブロック１０４は、ＮＡＮＤゲート１４０，インバータ
１４２及びインバータ１４４を有する。ＮＡＮＤゲート
１４０は、その５つの入力１４６において出力バス１３
４の個々のビットを受信する。インバータ１４２は、Ｎ
ＡＮＤゲート１４０からの信号を受信すると共に、信号
をインバータ１４４にもたらす。インバータ１４４は出
力１４８を有し、この出力が信号Ｐpoを表す。
号作成ブロック１０２の出力１３４を受信する。Ｐ作成
ブロック１０４は、ＮＡＮＤゲート１４０，インバータ
１４２及びインバータ１４４を有する。ＮＡＮＤゲート
１４０は、その５つの入力１４６において出力バス１３
４の個々のビットを受信する。インバータ１４２は、Ｎ
ＡＮＤゲート１４０からの信号を受信すると共に、信号
をインバータ１４４にもたらす。インバータ１４４は出
力１４８を有し、この出力が信号Ｐpoを表す。
【００１８】Ｓ作成ブロック１０６は、第１のＮＡＮＤ
ゲート１５０と、第２のＮＡＮＤゲート１５２と、第３
のＮＡＮＤゲート１５４と、ＸＯＲゲート１５６とを有
する。第１のＮＡＮＤゲート１５０は、出力バス１３６
の個々のビットからの４つの入力を受信する。第１のＮ
ＡＮＤゲート１５０は、インバータ１６０からの入力１
５８を受信する（インバータ１６０は、前端側の合成信
号作成ブロック１０２の信号１３２と同じ入力を受信す
る）。第２のＮＡＮＤゲート１５２は、出力バス１３６
からの４つの入力（次のステート変数Ｓ′を表すもの）
を受信する。第３のＮＡＮＤゲート１５４は、出力バス
１３６の３つの入力ビット（次のステート変数Ｓ′を表
すもの）を受信する。ＮＯＲゲート１５６は、第１のＮ
ＡＮＤゲート１５０，第２のＮＡＮＤゲート１５２，第
３のＮＡＮＤゲート１５４からの各入力を受信する。Ｎ
ＯＲゲート１５６は、ステート変数Ｓを表す出力１６０
を有する。出力１６０は、前端側の合成信号作成ブロッ
ク１０２の入力１３０に、フィドバック経路を介しても
たらされる。
ゲート１５０と、第２のＮＡＮＤゲート１５２と、第３
のＮＡＮＤゲート１５４と、ＸＯＲゲート１５６とを有
する。第１のＮＡＮＤゲート１５０は、出力バス１３６
の個々のビットからの４つの入力を受信する。第１のＮ
ＡＮＤゲート１５０は、インバータ１６０からの入力１
５８を受信する（インバータ１６０は、前端側の合成信
号作成ブロック１０２の信号１３２と同じ入力を受信す
る）。第２のＮＡＮＤゲート１５２は、出力バス１３６
からの４つの入力（次のステート変数Ｓ′を表すもの）
を受信する。第３のＮＡＮＤゲート１５４は、出力バス
１３６の３つの入力ビット（次のステート変数Ｓ′を表
すもの）を受信する。ＮＯＲゲート１５６は、第１のＮ
ＡＮＤゲート１５０，第２のＮＡＮＤゲート１５２，第
３のＮＡＮＤゲート１５４からの各入力を受信する。Ｎ
ＯＲゲート１５６は、ステート変数Ｓを表す出力１６０
を有する。出力１６０は、前端側の合成信号作成ブロッ
ク１０２の入力１３０に、フィドバック経路を介しても
たらされる。
【００１９】Ｑ作成ブロック１０８は、第１のＮＡＮＤ
ゲート１６２と、第２のＮＡＮＤゲート１６４と、トラ
ンジスタブロック１６６と、インバータ１６８とを有す
る。第１のＮＡＮＤゲート１６２は、出力バス１３８か
らの４つの入力ビット（次のステート変数Ｑ′を表すも
の）を受信する。第２のＮＡＮＤゲート１６４は、出力
バス１３８からの３つの入力ビット（次のステート変数
Ｐ′を表すもの）を受信する。トランジスタブロック１
６６は、第１のＮＡＮＤゲート１６２からの入力と、第
２のＮＡＮＤゲート１６４からの入力とを受信する。ト
ランジスタブロック１６６は、又、インバータ１６８か
らの入力１７０を受信する（インバータ１６８は、Ｓ作
成ブロック１０６からの入力を受信する）。
ゲート１６２と、第２のＮＡＮＤゲート１６４と、トラ
ンジスタブロック１６６と、インバータ１６８とを有す
る。第１のＮＡＮＤゲート１６２は、出力バス１３８か
らの４つの入力ビット（次のステート変数Ｑ′を表すも
の）を受信する。第２のＮＡＮＤゲート１６４は、出力
バス１３８からの３つの入力ビット（次のステート変数
Ｐ′を表すもの）を受信する。トランジスタブロック１
６６は、第１のＮＡＮＤゲート１６２からの入力と、第
２のＮＡＮＤゲート１６４からの入力とを受信する。ト
ランジスタブロック１６６は、又、インバータ１６８か
らの入力１７０を受信する（インバータ１６８は、Ｓ作
成ブロック１０６からの入力を受信する）。
【００２０】リセットブロック１１０は、ＮＯＲゲート
１７２と、インバータ１７４と、インバータ１７６と、
インバータ１７８と、インバータ１８０と、インバータ
１８２と、ＮＯＲゲート１８４とを有する。インバータ
１７４は、再送信入力Ｒtbを受信する。インバータ１７
４，１７６，１７８，１８０は、縦続接続されて第１の
入力１８６を形成し、第１の入力はＮＯＲゲート１８４
に受信される。インバータ１８２は、リセット入力信号
Ｒstb を受信すると共に、第２の入力１８８をＮＯＲゲ
ート１８４にもたらす。ＮＯＲゲート１７２は、書込み
カウンタの最上位ビット（ＭＳＢ）を表す入力ＦＦbit
と、「書込みカウンタの最上位ビット−（マイナス）１
ビット」（ＭＳＢ−１番目のビット）を表す入力ＨＦbi
t とを受信する。ＮＯＲゲート１７２の出力は、ＮＯＲ
ゲート１８４の第３の入力１９０に受信される。ＮＯＲ
ゲート１８４は、又、ルックアヘッドハーフフルフラグ
ＷＲＨを受信する第４の入力１９２を有する。第４の入
力１９２に受信されたルックアヘッドハーフフルフラグ
ＷＲＨは、インバータ１９４及びインバータ１９６を介
して送られる。
１７２と、インバータ１７４と、インバータ１７６と、
インバータ１７８と、インバータ１８０と、インバータ
１８２と、ＮＯＲゲート１８４とを有する。インバータ
１７４は、再送信入力Ｒtbを受信する。インバータ１７
４，１７６，１７８，１８０は、縦続接続されて第１の
入力１８６を形成し、第１の入力はＮＯＲゲート１８４
に受信される。インバータ１８２は、リセット入力信号
Ｒstb を受信すると共に、第２の入力１８８をＮＯＲゲ
ート１８４にもたらす。ＮＯＲゲート１７２は、書込み
カウンタの最上位ビット（ＭＳＢ）を表す入力ＦＦbit
と、「書込みカウンタの最上位ビット−（マイナス）１
ビット」（ＭＳＢ−１番目のビット）を表す入力ＨＦbi
t とを受信する。ＮＯＲゲート１７２の出力は、ＮＯＲ
ゲート１８４の第３の入力１９０に受信される。ＮＯＲ
ゲート１８４は、又、ルックアヘッドハーフフルフラグ
ＷＲＨを受信する第４の入力１９２を有する。第４の入
力１９２に受信されたルックアヘッドハーフフルフラグ
ＷＲＨは、インバータ１９４及びインバータ１９６を介
して送られる。
【００２１】ハーフフルフラグドライバ１１２は、深さ
拡張モード（depth expansion mode）信号Ｄｅｍを表す
第１の入力１９８と、信号Ｐprstを表す第２の入力２０
０と、再送信入力Ｒtbを表す第３の入力信号２０２と、
出力１４８から受信されたステート変数Ｐpoを表す第４
の入力２０４とを受信する。ハーフフルフラグドライバ
１１２は、ハーフフルフラグＨｆｂを表す出力２０６を
有する。入力１９８における信号Ｄｅｍは、二重機能
（dual functioning）入力である。第１のモードにおい
て、入力１９８は、ハーフフルフラグＨｆｂをもたら
す。第２のモードにおいて、入力１９８はＸＯピンを表
す。ハーフフルフラグドライバ１１２は、（入力１９８
が肯定応答されずに）高いインピーダンス状態(tristat
e ）になるか、又は、信号Ｈｆｂと共に入力１９８を駆
動する。
拡張モード（depth expansion mode）信号Ｄｅｍを表す
第１の入力１９８と、信号Ｐprstを表す第２の入力２０
０と、再送信入力Ｒtbを表す第３の入力信号２０２と、
出力１４８から受信されたステート変数Ｐpoを表す第４
の入力２０４とを受信する。ハーフフルフラグドライバ
１１２は、ハーフフルフラグＨｆｂを表す出力２０６を
有する。入力１９８における信号Ｄｅｍは、二重機能
（dual functioning）入力である。第１のモードにおい
て、入力１９８は、ハーフフルフラグＨｆｂをもたら
す。第２のモードにおいて、入力１９８はＸＯピンを表
す。ハーフフルフラグドライバ１１２は、（入力１９８
が肯定応答されずに）高いインピーダンス状態(tristat
e ）になるか、又は、信号Ｈｆｂと共に入力１９８を駆
動する。
【００２２】図３を参照すると、前端側の合成信号作成
ブロック１０２の内部論理が示されている。図２の１０
個の入力１１４〜１３２が、図３においても示されてい
る。入力Ｗ，Ｗ，Ｒ，Ｒが、配列論理ブロック２１０に
よって受信される。入力ＷＲＨ，Ｐin，Ｑbin 及びＳin
が、補数作成ブロック１９０によって受信される。一
方、補数作成ブロック１９０は、出力Ｅ，Ｅｂ，Ｐ，Ｐ
ｂ，Ｑ，Ｑｂ及びＳを有し、これらの出力が、入力Ｗ
ｂ，Ｗ，Ｒｂ，Ｒ，Ｐステート及びＲrst と共に配列論
理ブロック２１０にもたらされ、出力ステート変数Ｐ，
Ｑ及びＳが作成される。
ブロック１０２の内部論理が示されている。図２の１０
個の入力１１４〜１３２が、図３においても示されてい
る。入力Ｗ，Ｗ，Ｒ，Ｒが、配列論理ブロック２１０に
よって受信される。入力ＷＲＨ，Ｐin，Ｑbin 及びＳin
が、補数作成ブロック１９０によって受信される。一
方、補数作成ブロック１９０は、出力Ｅ，Ｅｂ，Ｐ，Ｐ
ｂ，Ｑ，Ｑｂ及びＳを有し、これらの出力が、入力Ｗ
ｂ，Ｗ，Ｒｂ，Ｒ，Ｐステート及びＲrst と共に配列論
理ブロック２１０にもたらされ、出力ステート変数Ｐ，
Ｑ及びＳが作成される。
【００２３】図４Ａ，図４Ｂを参照すると、補数作成ブ
ロック１９０の内部論理が示されている。４つの入力Ｐ
in，Ｑbin ，Ｓin及びＷＲＨは、それぞれ図３の補数作
成ブロック１９０の４つの入力Ｐin，Ｑbin ，Ｓin及び
ＷＲＨを表す。７つの出力Ｐbout，Ｐout ，Ｑout ，Ｑ
ｂout ，Ｓbout，Ｈｆｂ及びＨｆは、各々補数作成ブロ
ック１９０の７つの出力Ｅ，Ｅｂ，Ｐ，Ｐｂ，Ｑ，Ｑｂ
及びＳを表す。補数作成ブロック１９０の上記の出力
は、図４に示されるように、単純な論理ゲート及びトラ
ンジスタを用いて作成される。この論理ゲートは、信号
（例えばＰout ）が、その補数信号（Ｐbout）と同時に
活動ステート（active(low) digital state ）になるこ
とが決してないように構成される。
ロック１９０の内部論理が示されている。４つの入力Ｐ
in，Ｑbin ，Ｓin及びＷＲＨは、それぞれ図３の補数作
成ブロック１９０の４つの入力Ｐin，Ｑbin ，Ｓin及び
ＷＲＨを表す。７つの出力Ｐbout，Ｐout ，Ｑout ，Ｑ
ｂout ，Ｓbout，Ｈｆｂ及びＨｆは、各々補数作成ブロ
ック１９０の７つの出力Ｅ，Ｅｂ，Ｐ，Ｐｂ，Ｑ，Ｑｂ
及びＳを表す。補数作成ブロック１９０の上記の出力
は、図４に示されるように、単純な論理ゲート及びトラ
ンジスタを用いて作成される。この論理ゲートは、信号
（例えばＰout ）が、その補数信号（Ｐbout）と同時に
活動ステート（active(low) digital state ）になるこ
とが決してないように構成される。
【００２４】図５を参照すると、ハーフフルフラグドラ
イバ１１２が示されている。入力Ｐp ，Ｄem，Ｒst及び
Ｐprstは、各々図１に示されるように４つの入力を表
す。同様に、出力Ｈｆｂは、図１に示されている出力を
表す。ハーフフルフラグドライバ１１２は、一般に、Ｎ
ＯＲゲート２２０と、インバータ２２２と、イネーブル
状態のインバータ２２４と、インバータ２２６と、イネ
ーブル状態のインバータ２２８とを有する。入力信号Ｐ
poは、イネーブル状態のインバータ２２４の反転・逆転
トランジスタによって受信される。入力信号Ｄemは、Ｎ
ＯＲゲート２２０の第１の入力によって受信される。入
力信号Ｒstは、ＮＯＲゲート２２０の第２の入力と、イ
ンバータ２２６の入力と、イネーブル状態のインバータ
２２８のｎ−イネーブル入力とに受信される。ＮＯＲゲ
ート２２０の出力は、インバータ２２２に受信される。
インバータ２２２の出力は、イネーブル状態のインバー
タ２２４のｐ−イネーブル入力によって受信される。イ
ネーブル状態のインバータ２２４は、又、ＮＯＲゲート
２２０の出力からのｎ−イネーブル入力を直接に受信す
る。Ｐprst信号は、イネーブル状態のインバータ２２８
の逆転・反転トランジスタによって受信される。インバ
ータ２２４及びインバータ２２８の各出力は、接合され
て出力Ｈｆｂを形成する。
イバ１１２が示されている。入力Ｐp ，Ｄem，Ｒst及び
Ｐprstは、各々図１に示されるように４つの入力を表
す。同様に、出力Ｈｆｂは、図１に示されている出力を
表す。ハーフフルフラグドライバ１１２は、一般に、Ｎ
ＯＲゲート２２０と、インバータ２２２と、イネーブル
状態のインバータ２２４と、インバータ２２６と、イネ
ーブル状態のインバータ２２８とを有する。入力信号Ｐ
poは、イネーブル状態のインバータ２２４の反転・逆転
トランジスタによって受信される。入力信号Ｄemは、Ｎ
ＯＲゲート２２０の第１の入力によって受信される。入
力信号Ｒstは、ＮＯＲゲート２２０の第２の入力と、イ
ンバータ２２６の入力と、イネーブル状態のインバータ
２２８のｎ−イネーブル入力とに受信される。ＮＯＲゲ
ート２２０の出力は、インバータ２２２に受信される。
インバータ２２２の出力は、イネーブル状態のインバー
タ２２４のｐ−イネーブル入力によって受信される。イ
ネーブル状態のインバータ２２４は、又、ＮＯＲゲート
２２０の出力からのｎ−イネーブル入力を直接に受信す
る。Ｐprst信号は、イネーブル状態のインバータ２２８
の逆転・反転トランジスタによって受信される。インバ
ータ２２４及びインバータ２２８の各出力は、接合され
て出力Ｈｆｂを形成する。
【００２５】図６を参照すると、ハーフフルフラグ作成
器１００のタイミング図２３０が示されている。タイミ
ング図２３０は、ハーフフル状態（ステート）に入った
直後に読取り信号Ｒを受信しているときのハーフフルフ
ラグ作成器１００の反応を示している。５つの遷移時間
が、各々Ｔ１，Ｔ２，Ｔ３，Ｔ４及びＴ５として表され
ている。第１のタイミング波２３２は、書込み信号Ｗ
（図２では１１８）を表し、第２のタイミング波２３４
は読取り信号Ｒ（図２では１２２）を表し、第３のタイ
ミング波２３６は外部ハーフフルフラグＨｆｂ（図２で
は２０６）を表し、第４のタイミング波２３７はＷＲＨ
入力（図２では１１６）を表している。
器１００のタイミング図２３０が示されている。タイミ
ング図２３０は、ハーフフル状態（ステート）に入った
直後に読取り信号Ｒを受信しているときのハーフフルフ
ラグ作成器１００の反応を示している。５つの遷移時間
が、各々Ｔ１，Ｔ２，Ｔ３，Ｔ４及びＴ５として表され
ている。第１のタイミング波２３２は、書込み信号Ｗ
（図２では１１８）を表し、第２のタイミング波２３４
は読取り信号Ｒ（図２では１２２）を表し、第３のタイ
ミング波２３６は外部ハーフフルフラグＨｆｂ（図２で
は２０６）を表し、第４のタイミング波２３７はＷＲＨ
入力（図２では１１６）を表している。
【００２６】以下の表１は、ハーフフルフラグ作成器１
００の操作を示すフローテーブル（すなわちステート
図）である。
００の操作を示すフローテーブル（すなわちステート
図）である。
【００２７】
【表１】
【００２８】表１の黒く塗りつぶされた箱は、ハーフフ
ルフラグ作成器１００の３２（個）の安定したステート
（０〜３１の順にラベリングされている）を表す。左端
の列は、１〜３１の順に３２（個）の安定したステート
を表す。表１の最上行は、二進法による３つの信号ＷＲ
Ｈ，Ｗ及びＲの様々な起こりうる組み合わせを示す。列
が１つずつずれる度に、上記の信号（ＷＲＨ，Ｗ，Ｒ）
の１つが変化する。例えば、列０００は、ＷＲＨ，Ｗ及
びＲが全てゼロの場合の安定したステート（０，８，１
６，２４）を表す。次の列は、Ｒが０から１に変わり、
ＷＲＨ及びＷが０のままの場合の安定したステート
（１，９，１７，２５）を表す。次の列は、Ｗが１に変
わり、Ｒが１のまま且つＷＲＨがゼロのままの場合の安
定したステート（１０，１８，２６）を示す。右端の列
は、ハーフフル信号ＨＦＢを表す。
ルフラグ作成器１００の３２（個）の安定したステート
（０〜３１の順にラベリングされている）を表す。左端
の列は、１〜３１の順に３２（個）の安定したステート
を表す。表１の最上行は、二進法による３つの信号ＷＲ
Ｈ，Ｗ及びＲの様々な起こりうる組み合わせを示す。列
が１つずつずれる度に、上記の信号（ＷＲＨ，Ｗ，Ｒ）
の１つが変化する。例えば、列０００は、ＷＲＨ，Ｗ及
びＲが全てゼロの場合の安定したステート（０，８，１
６，２４）を表す。次の列は、Ｒが０から１に変わり、
ＷＲＨ及びＷが０のままの場合の安定したステート
（１，９，１７，２５）を表す。次の列は、Ｗが１に変
わり、Ｒが１のまま且つＷＲＨがゼロのままの場合の安
定したステート（１０，１８，２６）を示す。右端の列
は、ハーフフル信号ＨＦＢを表す。
【００２９】表１の内部の矢印は、遷移を表す。Ｔ１
（図６参照）において、ステートマシンは、箱４（４
行，１１０列にあり、図６に示されるように、時間Ｔ１
においてＷが１，Ｒがゼロ，ＷＲＨが１であることを意
味する）の安定ステートにある。書込み信号Ｗが時間Ｔ
２において低い値になると、ステートマシンのステート
は（箱４の位置から）右に３列目の４行，１００列にシ
フトする。これは、安定していないステートである。従
って、ステートマシンは、この組み合わせ（１００）に
とって安定したステート、すなわち１５行，１００列に
シフトする。時間Ｔ１と時間Ｔ２との間に行われるこの
遷移が、ハーフフルフラグ作成器１００の内部機能を表
す。第２の遷移は、時間Ｔ４においてＲ信号が高い値に
なったとき（図６参照）起こる。ハーフフルフラグ作成
器は、先ず１５行，１０１列に遷移し、次に６行，１０
１列にある安定したステートの箱にシフトする。逆に言
えば、このようなシフトの実行が、ハーフフルフラグ作
成器１００の第２の遷移が成功したことを意味する。時
間Ｔ５において全ての信号が高い値になると、ハーフフ
ルフラグ作成器１００は１つ左の列の６行，１１１列に
遷移し、次に５行，１１１列の安定ステートへシフトさ
れて調整が行われる。
（図６参照）において、ステートマシンは、箱４（４
行，１１０列にあり、図６に示されるように、時間Ｔ１
においてＷが１，Ｒがゼロ，ＷＲＨが１であることを意
味する）の安定ステートにある。書込み信号Ｗが時間Ｔ
２において低い値になると、ステートマシンのステート
は（箱４の位置から）右に３列目の４行，１００列にシ
フトする。これは、安定していないステートである。従
って、ステートマシンは、この組み合わせ（１００）に
とって安定したステート、すなわち１５行，１００列に
シフトする。時間Ｔ１と時間Ｔ２との間に行われるこの
遷移が、ハーフフルフラグ作成器１００の内部機能を表
す。第２の遷移は、時間Ｔ４においてＲ信号が高い値に
なったとき（図６参照）起こる。ハーフフルフラグ作成
器は、先ず１５行，１０１列に遷移し、次に６行，１０
１列にある安定したステートの箱にシフトする。逆に言
えば、このようなシフトの実行が、ハーフフルフラグ作
成器１００の第２の遷移が成功したことを意味する。時
間Ｔ５において全ての信号が高い値になると、ハーフフ
ルフラグ作成器１００は１つ左の列の６行，１１１列に
遷移し、次に５行，１１１列の安定ステートへシフトさ
れて調整が行われる。
【００３０】下記の表２は、再送信後にハーフフルフラ
グＨＦＢを復号すべくハーフフルフラグ作成器１００が
使用する論理を表している。
グＨＦＢを復号すべくハーフフルフラグ作成器１００が
使用する論理を表している。
【００３１】
【表２】
【００３２】表２の最上行の見出しには、図示されるよ
うに、フルフラグビットＦＦbit ，ハーフフルビットＨ
Ｆbit ，書込みハーフフルフラグＷＨ，読取りハーフフ
ルフラグＲＨ，外部書込みクロック信号Ｗ，外部読取り
クロック信号Ｒ，及びＦＩＦＯステートが示されてい
る。「ＦＩＦＯステート」見出し部の下の説明は、ＦＩ
ＦＯが一杯である（FULL），ＦＩＦＯ容量の半分よりも
多く入っている（＞ＨＦ），ＦＩＦＯ容量の半分に等し
い（＝ＨＦ），ＦＩＦＯ容量の半分よりも少ない（＜Ｈ
Ｆ）ことを各々示している。
うに、フルフラグビットＦＦbit ，ハーフフルビットＨ
Ｆbit ，書込みハーフフルフラグＷＨ，読取りハーフフ
ルフラグＲＨ，外部書込みクロック信号Ｗ，外部読取り
クロック信号Ｒ，及びＦＩＦＯステートが示されてい
る。「ＦＩＦＯステート」見出し部の下の説明は、ＦＩ
ＦＯが一杯である（FULL），ＦＩＦＯ容量の半分よりも
多く入っている（＞ＨＦ），ＦＩＦＯ容量の半分に等し
い（＝ＨＦ），ＦＩＦＯ容量の半分よりも少ない（＜Ｈ
Ｆ）ことを各々示している。
【００３３】上記の説明から、当業者であれば、ハーフ
フルフラグ作成器１００が効率的な方法で出力２０６を
作成することが容易に理解されよう。ハーフフルフラグ
作成器１００は、ブロック１００〜１１０及びドライバ
１１２を介して予備処理のためのステップを実行する。
この予備処理は、フラグＷＲＨの変化に先だって行われ
るので、出力２０６にフラグＷＲＨの変化が反映される
ときの遅れを最小限にできる。
フルフラグ作成器１００が効率的な方法で出力２０６を
作成することが容易に理解されよう。ハーフフルフラグ
作成器１００は、ブロック１００〜１１０及びドライバ
１１２を介して予備処理のためのステップを実行する。
この予備処理は、フラグＷＲＨの変化に先だって行われ
るので、出力２０６にフラグＷＲＨの変化が反映される
ときの遅れを最小限にできる。
【００３４】本発明はハーフフルフラグに関して説明さ
れたが、本発明を、ルックアヘッドハーフフルフラグＷ
ＲＨによって受信された入力を変えることによりフルフ
ラグ又はエンプティフラグを作成するために用いてよい
のは勿論である。
れたが、本発明を、ルックアヘッドハーフフルフラグＷ
ＲＨによって受信された入力を変えることによりフルフ
ラグ又はエンプティフラグを作成するために用いてよい
のは勿論である。
【００３５】尚、本発明の他の目的，特徴及び有利な点
は、上記の説明及び特許請求の範囲から明らかであろ
う。又、当事者であれば、上記の特許請求の範囲に定義
される範囲内で本発明に種々の変更を加えてよいことが
理解されよう。
は、上記の説明及び特許請求の範囲から明らかであろ
う。又、当事者であれば、上記の特許請求の範囲に定義
される範囲内で本発明に種々の変更を加えてよいことが
理解されよう。
【図１】本発明のステートマシンの全体の構成を表すブ
ロック略図である。
ロック略図である。
【図２】図２は、図１のステートマシンの略平面図であ
る。
る。
【図３】本発明の前端側の合成信号作成論理装置の概略
図である。
図である。
【図４Ａ】本発明の信号作成器及び補数信号作成器の略
分解図である。
分解図である。
【図４Ｂ】本発明の信号作成器及び補数信号作成器の略
分解図である。
分解図である。
【図５】本発明のハーフフルフラグ論理装置の前端側出
力ドライバの概略図である。
力ドライバの概略図である。
【図６】ハーフフルステートに入った直後の読取り信号
に対するステートマシンの反応を示すタイミング略図で
ある。
に対するステートマシンの反応を示すタイミング略図で
ある。
Ｐ，Ｑ，Ｓ 前のステート変数 Ｐ′，Ｑ′，Ｓ′ 次のステート変数 ＲＨ 読取りハーフフルフラグ ＷＨ 書込みハーフフルフラグ Ｗ 外部書込みクロック入力 Ｒ 外部読取りクロック入力
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】Ｑ作成ブロック１０８は、第１のＮＡＮＤ
ゲート１６２と、第２のＮＡＮＤゲート１６４と、トラ
ンジスタブロック１６６と、インバータ１６８とを有す
る。第１のＮＡＮＤゲート１６２は、出力バス１３８か
らの４つの入力ビット（次のステート変数Ｑ′を表すも
の）を受信する。第２のＮＡＮＤゲート１６４は、出力
バス１３８からの３つの入力ビット（次のステート変数
Ｑ′を表すもの）を受信する。トランジスタブロック１
６６は、第１のＮＡＮＤゲート１６２からの入力と、第
２のＮＡＮＤゲート１６４からの入力とを受信する。ト
ランジスタブロック１６６は、又、インバータ１６８か
らの入力１７０を受信する（インバータ１６８は、Ｓ作
成ブロック１０６からの入力を受信する）。
ゲート１６２と、第２のＮＡＮＤゲート１６４と、トラ
ンジスタブロック１６６と、インバータ１６８とを有す
る。第１のＮＡＮＤゲート１６２は、出力バス１３８か
らの４つの入力ビット（次のステート変数Ｑ′を表すも
の）を受信する。第２のＮＡＮＤゲート１６４は、出力
バス１３８からの３つの入力ビット（次のステート変数
Ｑ′を表すもの）を受信する。トランジスタブロック１
６６は、第１のＮＡＮＤゲート１６２からの入力と、第
２のＮＡＮＤゲート１６４からの入力とを受信する。ト
ランジスタブロック１６６は、又、インバータ１６８か
らの入力１７０を受信する（インバータ１６８は、Ｓ作
成ブロック１０６からの入力を受信する）。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】図３を参照すると、前端側の合成信号作成
ブロック１０２の内部論理が示されている。図２の１０
個の入力１１４〜１３２が、図３においても示されてい
る。入力Ｗ，Ｗｂ，Ｒ，Ｒｂが、配列論理ブロック２１
０によって受信される。入力ＷＲＨ，Ｐin，Ｑbin 及び
Ｓinが、補数作成ブロック１９０によって受信される。
一方、補数作成ブロック１９０は、出力Ｅ，Ｅｂ，Ｐ，
Ｐｂ，Ｑ，Ｑｂ及びＳを有し、これらの出力が、入力Ｗ
ｂ，Ｗ，Ｒｂ，Ｒ，Ｐステート及びＲrst と共に配列論
理ブロック２１０にもたらされ、出力ステート変数Ｐ，
Ｑ及びＳが作成される。
ブロック１０２の内部論理が示されている。図２の１０
個の入力１１４〜１３２が、図３においても示されてい
る。入力Ｗ，Ｗｂ，Ｒ，Ｒｂが、配列論理ブロック２１
０によって受信される。入力ＷＲＨ，Ｐin，Ｑbin 及び
Ｓinが、補数作成ブロック１９０によって受信される。
一方、補数作成ブロック１９０は、出力Ｅ，Ｅｂ，Ｐ，
Ｐｂ，Ｑ，Ｑｂ及びＳを有し、これらの出力が、入力Ｗ
ｂ，Ｗ，Ｒｂ，Ｒ，Ｐステート及びＲrst と共に配列論
理ブロック２１０にもたらされ、出力ステート変数Ｐ，
Ｑ及びＳが作成される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】表１の黒く塗りつぶされた箱は、ハーフフ
ルフラグ作成器１００の３２（個）の安定したステート
（０〜３１の順にラベリングされている）を表す。左端
の列は、１〜３１の順に３２（個）の安定したステート
を表す。表１の最上行は、二進法による３つの信号ＷＲ
Ｈ，Ｗ及びＲの様々な起こりうる組み合わせを示す。列
が１つずつずれる度に、上記の信号（ＷＲＨ，Ｗ，Ｒ）
の１つが変化する。例えば、列０００は、ＷＲＨ，Ｗ及
びＲが全てゼロの場合の安定したステート（０，８，１
６，２４）を表す。次の列は、Ｒが０から１に変わり、
ＷＲＨ及びＷが０のままの場合の安定したステート
（１，９，１７，２５）を表す。次の列は、Ｗが１に変
わり、Ｒが１のまま且つＷＲＨがゼロのままの場合の安
定したステート（２，１０，１８，２６）を示す。右端
の列は、ハーフフル信号ＨＦＢを表す。
ルフラグ作成器１００の３２（個）の安定したステート
（０〜３１の順にラベリングされている）を表す。左端
の列は、１〜３１の順に３２（個）の安定したステート
を表す。表１の最上行は、二進法による３つの信号ＷＲ
Ｈ，Ｗ及びＲの様々な起こりうる組み合わせを示す。列
が１つずつずれる度に、上記の信号（ＷＲＨ，Ｗ，Ｒ）
の１つが変化する。例えば、列０００は、ＷＲＨ，Ｗ及
びＲが全てゼロの場合の安定したステート（０，８，１
６，２４）を表す。次の列は、Ｒが０から１に変わり、
ＷＲＨ及びＷが０のままの場合の安定したステート
（１，９，１７，２５）を表す。次の列は、Ｗが１に変
わり、Ｒが１のまま且つＷＲＨがゼロのままの場合の安
定したステート（２，１０，１８，２６）を示す。右端
の列は、ハーフフル信号ＨＦＢを表す。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４Ａ
【補正方法】変更
【補正内容】
【図４Ａ】
フロントページの続き (71)出願人 596123420 3901 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ，Ｓａｎ Ｊｏｓｅ，Ｃａｌｉｆｏｒ ｎｉａ, (72)発明者 ピデューグ・エル・ナラヤナ アメリカ合衆国 ミシシッピー州 スター クヴィル ノース・モンゴメリー・ストリ ート 1040 ＃エス
Claims (20)
- 【請求項１】 ＦＩＦＯバッファが満たされているステ
ート（state ）を表す出力フラグを作成する装置であっ
て、この装置が、 信号作成手段と、 合成信号作成手段と、 フラグ復号器手段とを含み、 上記信号作成手段が、ＦＩＦＯの現在のステートを示す
デジタルワードを形成する第１の組の入力と、上記ＦＩ
ＦＯがどの程度満たされているかについての特定の特徴
を表すルックアヘッドフラグを受信するフラグ入力とを
有すると共に、上記第１の組の入力を操作することによ
り、上記第１の組の入力を表す第１の組の出力と、上記
第１の組の入力のデジタル補数を表す第２の組の出力
と、上記ルックアヘッドフラグ及び上記ルックアヘッド
フラグのデジタル補数を表す第３の組の出力とを形成
し、 上記合成信号作成手段が、上記信号作成手段の上記第１
の組の出力，上記第２の組の出力，上記第３の組の出力
に接続された第１の組の入力を有すると共に、この第１
の組の入力を操作して、上記ＦＩＦＯの現在のステート
を表す出力組を合成し、 上記フラグ復号器手段が、上記合成信号作成手段の上記
出力組に接続された１組の復号器入力を有すると共にこ
の１組の復号器入力を操作し、この結果、上記ＦＩＦＯ
が上記特定の特徴を示す場合には上記ＦＩＦＯがある論
理ステートにあり、上記ＦＩＦＯが上記特定の特徴を示
さない場合には、上記ＦＩＦＯが別の論理ステートにあ
るＦＩＦＯバッファが満たされているステートを表す出
力フラグを作成する装置。 - 【請求項２】 上記ルックアヘッドフラグが、上記ＦＩ
ＦＯがどの程度満たされているかについて上記特定の特
徴とは異なる特定の特徴を表すべくプログラム可能な請
求項１記載の装置。 - 【請求項３】 上記合成信号作成手段が、外部書込みク
ロック，外部読取りクロックに接続された１対もしくは
それ以上の対のタイミング入力をさらに有すると共に、
このタイミング入力を上記合成信号作成手段の上記第１
の組の入力及び上記フラグ入力と組み合わせて操作し
て、上記出力組を作成する請求項１記載の装置。 - 【請求項４】 上記フラグ復号器手段が、外部書込みク
ロック，外部読取りクロックに接続された１対もしくは
それ以上の対のタイミング入力をさらに有すると共に、
このタイミング入力の第１の対を上記復号器入力と組み
合わせて操作することにより、上記出力フラグを作成す
る請求項１記載の装置。 - 【請求項５】 上記信号作成手段が、上記信号作成手段
の上記第１の組の入力と上記信号作成手段の上記第１の
組の出力及び上記第２の組の出力との間に接続された１
組の交差対ゲートをさらに有し、この１組の交差対ゲー
トによって、上記信号作成手段の上記第１の組の出力と
上記第２の組の出力とが同時に活動ステートになること
が確実に防止される請求項１記載の装置。 - 【請求項６】 上記交差対ゲートが、第１のＮＡＮＤゲ
ート及び第２のＮＡＮＤゲートを有し、上記各ＮＡＮＤ
ゲートが第１の入力と第２の入力と１つの出力とを有
し、上記第１及び第２のＮＡＮＤゲートの上記各第１の
入力が、上記信号作成手段の上記第１の組の入力からの
信号に接続され、上記第１のＮＡＮＤゲートの出力が、
上記信号作成手段の上記第１の組の出力への信号をもた
らすと共に上記第２のＮＡＮＤゲートの上記第２の入力
に接続され、上記第２のＮＡＮＤゲートの出力が、上記
信号作成手段の上記第２の組の出力への信号をもたらす
と共に上記第１のＮＡＮＤゲートの上記第２の入力に接
続される請求項５記載の装置。 - 【請求項７】 上記各交差対ゲートが、上記信号作成手
段の上記第１の組の入力からの信号と上記第２のＮＡＮ
Ｄゲートの上記第１の入力との間に接続されたインバー
タをさらに有する請求項６記載の装置。 - 【請求項８】 上記合成信号作成手段が、論理ゲートの
配列をさらに有する請求項１記載の装置。 - 【請求項９】 上記ＦＩＦＯの現在のステートを表す上
記合成信号作成手段の上記出力組が、３つの変数Ｐ，Ｑ
及びＳを有する請求項１記載の装置。 - 【請求項１０】 上記変数Ｐ，Ｑ及びＳが、上記ＦＩＦ
Ｏの８つの起こりうるステートを表すと共に、上記フラ
グ復号器手段が、上記ＦＩＦＯの８つの起こりうるステ
ートに呼応して上記出力フラグを作成する請求項９記載
の装置。 - 【請求項１１】 ＦＩＦＯが満たされているステートを
表すハーフフルフラグを表す装置であって、この装置
が、 合成信号作成手段と、 ステート作成手段と、 フラグドライバ手段とを含み、 上記合成信号作成手段が、上記ＦＩＦＯの現在のステー
ト（state ）を示すデジタルワードを形成する１組の合
成信号入力に反応すると共に、上記１組の合成信号入力
を操作して上記ＦＩＦＯの次のステートを表す１組の合
成信号出力を作成し、 上記ステート作成手段が、上記１組の合成信号出力に接
続された１組のステート入力に反応すると共に、この１
組のステート入力を操作して上記ＦＩＦＯの現在のステ
ートを表す１組のステート出力を作成し、この１組のス
テート出力が、上記合成信号作成手段の上記１組の合成
信号入力にもたらされ、 上記フラグドライブ手段が、ハーフフルフラグ出力と、
上記ステート出力の１つに接続された第１のフラグドラ
イバ入力と、リセット入力に接続された第２のフラグド
ライバ入力とを有すると共に、上記第１のフラグドライ
バ入力及び上記第２のフラグドライバ入力を操作して上
記ハーフフルフラグ出力を形成し、上記ＦＩＦＯの容量
の半分が満たされている場合には上記ハーフフルフラグ
出力が第１のデジタルステートにあり、上記ＦＩＦＯの
容量の半分が満たされていない場合には、上記ハーフフ
ルフラグ出力が第２のデジタルステートにあるＦＩＦＯ
が満たされているステートを表すハーフフルフラグを表
す装置。 - 【請求項１２】 上記ステート作成手段が、 上記ステート出力の第１の出力を作成するＰ作成手段
と、 上記ステート出力の第２の出力を作成するＱ作成手段
と、 上記ステート出力の第１の出力を作成するＳ作成手段と
をさらに含む請求項１１記載の装置。 - 【請求項１３】 リセット手段をさらに有し、上記リセ
ット手段が、外部再送信信号を受信する第１のリセット
入力と、書込みカウンタのＭＳＢ（最上位ビット）信号
を受信する第２のリセット入力と、上記書込みカウンタ
のＭＳＢ−１（最上位ビット−１ビット）信号を受信す
る第３のリセット入力と、上記フラグドライバに接続さ
れたリセット出力とを有する請求項１１記載の装置。 - 【請求項１４】 上記リセット手段が、上記書込みカウ
ンタの上記ＭＳＢ信号を受信する第１の入力と、上記書
込みカウンタの上記ＭＳＢ−１信号を受信する第２の入
力と、リセット出力とを有する第１のＮＯＲゲートをさ
らに含む請求項１３記載の装置。 - 【請求項１５】 上記リセット手段が、上記第１のＮＯ
Ｒゲートの出力を受信する第１の入力と、上記外部再送
信信号を受信する第２の入力と、外部リセット入力を受
信する第３の入力とを有する第２のＮＯＲゲートをさら
に含み、上記第２のＮＯＲゲートが上記リセット出力を
作成する請求項１４記載の装置。 - 【請求項１６】 上記第２のＮＯＲゲートが第４の入力
をさらに有し、この第４の入力が、外部で作成された読
取りハーフフルフラグ及び外部で作成された書込みハー
フフルフラグの論理ＯＲを表すＷＲＨ信号を受信する請
求項１５記載の装置。 - 【請求項１７】 上記Ｐ作成手段が、 ＮＡＮＤゲートと、 第１のインバータと、 第２のインバータとをさらに有し、 上記ＮＡＮＤゲートが、出力と１組の入力とを有し、こ
の１組の入力の各々が上記ステート作成手段の上記ステ
ート出力の１つを受信し、 上記第１のインバータが、上記ＮＡＮＤゲートの上記出
力を受信する入力と、出力とを有し、 上記第２のインバータが、上記第１のインバータの上記
出力を受信する入力と、上記ステート出力の第１の出力
を表す出力とを有する請求項１２記載の装置。 - 【請求項１８】 上記Ｑ作成手段が、 第１のＮＡＮＤゲートと、 第２のＮＡＮＤゲートと、 第３のＮＡＮＤゲートと、 １つのＮＯＲゲートとをさらに含み、 上記第１のＮＡＮＤゲートが出力と１組の入力とを有す
ると共に、この１組の入力の各々が上記ステート作成手
段の上記ステート出力の１つを受信し、 上記第２のＮＡＮＤゲートが出力と１組の入力とを有す
ると共に、この１組の入力の各々が上記ステート作成手
段の上記ステート出力の１つを受信し、 上記第３のＮＡＮＤゲートが出力と１組の入力とを有す
ると共に、この１組の入力の各々が上記ステート作成手
段の上記ステート出力の１つを受信し、 上記ＮＯＲゲートが、上記第１のＮＡＮＤゲートの出力
を受信する第１の入力と、上記第２のＮＡＮＤゲートの
出力を受信する第２の入力と、上記第３のＮＡＮＤゲー
トの出力を受信する第３の入力と、上記ステート出力の
第２の出力を表す出力とを有する請求項１２記載の装
置。 - 【請求項１９】 上記作成手段が、 第１のＮＡＮＤゲートと、 第２のＮＡＮＤゲートと、 論理手段とをさらに有し、 上記第１のＮＡＮＤゲートが、出力と１組の入力とを有
し、この１組の入力の各々が上記ステート出力の１つを
受信し、 上記第２のＮＡＮＤゲートが、出力と１組の入力とを有
し、この１組の入力の各々が上記ステート出力の１つを
受信し、 上記論理手段が、上記第１のＮＡＮＤゲートの出力及び
上記第２のＮＡＮＤゲートの出力を受信する第１の入力
及び第２の入力と、上記ステート出力の第３の出力を表
す出力とを有する請求項１２記載の装置。 - 【請求項２０】 上記合成信号作成手段が、論理ゲート
の配列を有する請求項１記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/567,918 | 1995-12-06 | ||
| US08/567,918 US5809339A (en) | 1995-12-06 | 1995-12-06 | State machine design for generating half-full and half-empty flags in an asynchronous FIFO |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09231742A true JPH09231742A (ja) | 1997-09-05 |
Family
ID=24269164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327332A Pending JPH09231742A (ja) | 1995-12-06 | 1996-12-06 | 非同期ｆｉｆｏにおいてハーフフルフラグ及びハーフエンプティフラグを作成するステートマシンの構成 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5809339A (ja) |
| JP (1) | JPH09231742A (ja) |
| KR (1) | KR100489880B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712992A (en) * | 1995-12-06 | 1998-01-27 | Cypress Semiconductor Corporation | State machine design for generating empty and full flags in an asynchronous FIFO |
| US5844423A (en) * | 1995-12-14 | 1998-12-01 | Cypress Semiconductor Corporation | Half-full flag generator for synchronous FIFOs |
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