KR100489880B1

KR100489880B1 - 비동기fifo에서반-충만및반-빈플래그를발생시키기위한상태기계설계

Info

Publication number: KR100489880B1
Application number: KR1019960064068A
Authority: KR
Inventors: 엘. 호킨스 앤드류; 엘. 나라야나 피두구
Original assignee: 사이프러스 세미컨덕터 코포레이션
Priority date: 1995-12-06
Filing date: 1996-12-06
Publication date: 2005-09-06
Also published as: US5809339A; KR970049482A; US5991834A; JPH09231742A

Abstract

본 발명은 매우 짧은 플래그 발생 지연을 실현하는데 사용될 수 있는 상태 기계설계를 기술하고 있다. 또한, 본 발명은 매우 높은 MTBF를 갖는 잇점을 실현한다. 본 발명은 세 개의 전 상태 가변부와 판독 반 충만 및 기록 반 충만 플래그 WRH의 논리적인 "OR", 외부기록클럭입력 및 외부판독클럭입력을 나타내는 세 개의 추가적인 입력의 조합으로부터 생성된, 다음 상태가변부 셋트를 발생시킨다. 다음 상태 가변부는 전 상태 가변부의 곱, 전 상태 가변부의 보충신호 및 신호 WRH로 부터 유도된다. 반 충만 플래그는 세 개의 다음상태 가변부, 판독 클럭 신호 및 기록클럭 신호로부터의 입력을 조작하는 디지탈 논리 디코딩 기술을 사용하여 발생된다.

Description

비동기 FIFO에서 반-충만 및 반-빈 플래그를 발생시키기 위한 상태기계설계

본 발명은 FIFO버퍼에 관한 것으로서, 특히 비동기 FIFO 버퍼가 반-충만일 때 반-충만 플래그 표시를 발생시키기 위한 상태기계에 관한 것이다.

반-충만 FIFO을 표시하는 반-충만 플래그를 생성하기 위해 카운터(counters), 가산기(adders) 및 조합 논리(combinatorial logic)를사용하는 비교기 기술에 사용하는 비동기 FIFO을 구성하는 것은 잘 알려졌다. 판독 및 기록 포인터(pointers)의 차이는 가산기(adder)를 사용함으로써 계산되어지고 최종 반-충만 플래그는 FIFO-SIZE/2의 2진값 상에서 가산기 출력의 크기 비교의 수행으로 발생된다. 두 번째 선택기술인 평가기술은 반-충만 플래그 발생에 사용될 수 있고 기록-카운트-판독-카운트-1(write-count-read-count-1)라는 표현을 평가로 수행된다. 평가방법은 반-충만 플래그 나타내기 위해 반-충만 위치(MSB-1'th bit)와 상응하는 비트(bit)의 논리 상태를 이용한다. 반-충만 플래그 발생을 위한 제 3 선택기술은 내부 반-충만 및 반-충만+1 신호가 카운터로부터 직접 번역되는 직접적인 디코드 논리를 이용하므로서 수행된다. 반-충만(HF) 및 반-충만 플러스 1(HF+1) 신호들은 셋-리셋(SR) 래치를 유도한다. SR래치의 출력은 반-충만 플래그를 나타낸다.

비교기 기술에는 2개의 카운터가 있는데, 하나는 판독클럭이고 다른 하나느 기록클럭이다. 2개의 카운터는 마스터 리셋시에 0으로 리셋되고 단지 그들 각각의 클럭들만을 기초로하여 증가된다. 판독 및 기록 카운터의 출력은 FIFO에 기록된 위치 수 및 FIFO로부터 판독된 위치 숫자들간의 차이를 계산하는 감수기(subtractor)에 공급된다. 이런 차이는 반-충만 카운트를 나타내는 2진값의 크기와 비교된다. 크기 비교기의 출력은 반-충만 플래그이다.

어떤 FIFO에서는, 기록-카운트-판독-카운트는 항상 FIFO 크기보다 작거나 동일하다. 이런체계가 이 사실의 잇점을 취하여 가산기(adder)상에서 추가적으로 1이 감소된다. 이런 감소결과로 반-충만 위치(MSB 1'th bit)와 상응하는 비트값은 외부 반-충만 플래그를 나타내도록 논리적 반전 상태로 사용된다.

직접적인 디코드 기술은 FIFO이 정확히 반-충만 일 때 기록 반-충만 신호 및, 디코드됨으로서 반-충만 플래그가 생성된다. 기록 반-충만 신호 및 판독 반-충만 플래그가 생성된다. 기록 반-충만 기호 및 판독 반-충만 신호는, 리셋 및 재송신 기능과 관련된 논리와 함께 래치를 셋(set) 및 리셋(reset)한다.

래치의 출력은 반-충만 플래그를 발생시킨다. 비록 직접 디코드 기술이 비교기 기술이나 평가기술은 보다 상대적으로 빠르더라도 (15-20ns의 크기지연), 직접 디코드 기술은 준안정성 부족으로 어려움을 받고 래치의 입력에서 미세한 글리치 필터(glitch filter)가 필요하다. 또한, 반-충만 플래그 생성의 지연은 FIFO의 밀도 직접 관련된다.

비교기 기술방법 및 평가기술은 긴 플래그 지연으로 어려움을 받지만, 직접 디코드 기술은 준안정성 부족뿐만 아니라 예상되는 설계 요건으로 어려움을 받는다. 본 발명은 매우 높은 MIBF 및 매우 짧은 지연을 갖는 반-충만 플래그 제공함으로서 다양한 선행술과 연관된 모든 문제를 해결한다. 추가적으로, 반-충만 플래그 생성에 연관된 지연은 FIFO크기와는 관련이 없다.

본 발명은 매우 짧은 플래그 발생 지연을 실현하는데 사용될 수 있는 상태 기계설계를 기술하고 있다. 또한,본 발명은 매우 높은 MTBF를 갖는 잇점을 실현한다. 본 발명은 세 개의 전 상태 가변부와 판독 반 충만 및 기록 반 충만 플래그 WRH의 논리적인 "OR", 외부기록클럭입력 및 외부판독클럭입력을 나타내는 세 개의 추가적인 입력의 조합으로부터 생성된 다음 상태가변부 셋트를 발생시킨다. 다음 상태 가변부는 전 상태 가변부의 곱, 전 상태 가변부의 보충신호 및 신호 WRH로 부터 유도된다. 반 충만 플래그는 세 개의 다음상태 가변부, 판독 클럭 신호 및 기록클럭 신호로부터의 입력을 조작하는 디지탈 논리 디코딩 기술을 사용하여 발생된다.

본 발명의 목적, 특징 및 이점은 비동기 FIFO에 사용하기 위한 사용하여 반-충만 플래그를 발생시키는 상태 기계를 제공하는 것이다. 상태 기계는 FIFO의 크기와 무관한 매우 짧은 플래그 발생 지연, 최소의 수고로 다른 기술들에 이식될 수 있는 설계, 매우 높은 MTBF을 가지며, 모든 가능한 비동기 클럭 전이를 성공적으로 처리할 수 있으며, 최소의 회로 설계 및 시뮬레이션을 필요로하고 래치 및 모노샷(monoshots)은 필요치 않다.

제 1도는 상태기계의 개념적 블록도가 본 발명의 바람직한 실시예에 따라 도시되어 있다. 제 1도는 상태기계(20)의 기능의 일반적 개요이다.

다양한 소자의 상세한 실시가 제 2-8도에 도시되어 있다. 상태기계(2)는 일반적으로 신호 발생기(22), 곱하기 발생기(24) 및 플래그 디코더(26)로 구성된다. 신호발생기(22)는 제 1입력(28), 제 2 입력(30) 및 제 3 입력(32)를 받는다. 제 1,2 및 3 입력(28,30,32)은 상태기계(20)의 상태가변부 P,Q 및 S과 상응한다. 대응된다. 상태가변부(P,Q,S)는 다같이 FIFO의 여덟 개의 가능 상태들을 나타낸다. 즉, 각 상태가변부가 디지탈 밸브(0또는 1)이기 때문에, 세 개의 가변부들은 결합하여 두 개의 3또는 8까지 가능한 상태들을 나타낼 수 있다.

신호 발생기(22)는 여덟 개의 출력(38,40,42,44,46,48,50,52)를 갖는다. 출력(38)은 제 1입력(28)에서 있는 상태 가변부(P)와 등가인 미처리 신호를 나타낸다. 출력(40)은 출력(38)에 있는 신호의 디지탈 보충분(Pb)를 나타낸다. 마찬가지로, 출력(42)은 제 2 입력(30)에 있는 상태 가변부(Q)와 등가인 미처리 신호를 나타낸다. 출력(44)은 출력(42)에 있는 신호의 디지탈 보충분(Qb)를 나타낸다. 출력(46)은 제 3입력(32)에 있는 상태 가변부(S)와 등가인 미처리 신호를 나타낸다. 출력(48)은 출력(46)에 있는 신호의 디지탈 보충분(Sb)를 나타낸다. 신호발생기(22)는 또한 룩-어헤드 반-충만 플래그(WRH)를 나타내는 입력(53)을 갖는다. 룩-어헤드 반-충만 플래그(WRH)는 기록 반-충만 플래그(WH) 및 판독 반-충만 플래그(RH)상에 논리적 OR를 실행하므로써 발생된다. 룩-어헤드 반-충만 플래그(WRH)는 외부적으로는 상태 기계(20)로 발생되고 일반적으로 내부적으로는 FIFO로 발생된다. 출력(50)은 플래그(WRH)와 등가인 미처리 신호를 나타낸다. 출력(52)은 출력(50)에 있는 신호에 디지탈 보충분(FLAGb)을나타낸다.

기록 반-충만 플래그(WH) 및 판독 반전 플래그(RH)는 내부 플래그들을 디코드한다. 기록 반-충만 플래그(WH)는 FIFO가 정확히 단어로 반-충만되었을때가 1과 같으며 그 외 시간에는 0과 같다. 유사하게, 판독 반-충만 플래그는 FIFO가 정확히 단어로 반충만 +1이 되었을때가 1과 같다. 판독반-충만 플래그는 그 외 시간에는 0과 같다. 기록 반-충만 플래그(WH)와 판독 반-충만 플래그(RH)는 출력시에 SR래치를 사용하는 선행기술에서 외부 반-충만 플래그 발생기로 사용되었다. 신호발생기(22)의 기능은 상태 가변부(P,Q,S)의 등가 신호 및 보충신호를 발생시키는 것이다. 신호발생기는 또한 등가 및 보충신호(FLAG, FLAGb)를 제공한다. 신호발생기(22)에 의해 생성된 신호들은 일련의 곱하기 발생기(24)로 사용되므로써 다음 상태 가변부(P',Q', S')를 생성한다.

곱하기 발생기(24)는 각각 신호 발생기(22)의 출력(38-52)과 접속되는 여덟개의 입력(54,56,58,60,62,64,66,68)를 갖는다. 곱하기발생기는 외부기록신호(W)를 받는 기록클럭 입력(70)을 갖는다. 곱하기발생기(24)는 또한 외부 기록클럭 신호(R)를받는 판독클럭 입력(72)을 갖는다. 곱하기발생기(24)는 전술한 입력(54-72)을 처리하고 상태기계(20)의 다음 상태가변부 (P',Q1',S')를 나타내는 세 개의 출력(74,76,78)를 제공한다.

플래그 디코더(26)는 각각 곱하기발생기(24)의 출력(74,76,78)과 연결되는 입력(80,82,84)를 갖는다. 플래그 디코더(26)는또한 외부 판독 신호(R)를 받는 판독클럭 입력(88)뿐만 아니라 외부기록 신호(W)를 받는 기록클럭입력(86)을 갖는다. 플래그 디코더(26)는 클럭입력(86,88) 없이 작동하도록 설계될 수 있다. 플래그 디코더(26)는 판독 및 기록 클럭입력(86,88)에 있는 신호들뿐만 아니라 입력(80,82,84)에 있는 상태 가변부들을 조작하므로써 반-충만 플래그 출력 신호(Flagbext)를 생성하도록 디지탈 논리를 사용한다.

제 2도에는, 반-충만플래그 발생기(100)의 블록도가 도시되어 있다. 반-충만 플래그 발생기(100)는 전단 곱하기발생블록(102), P발생 블록(104), S발생 블록(106), Q발생블록(108), 리셋블록(110) 및 반-충만 플래그 드라이버(112)로 구성되어 있다. 전단 생성발생블록(102)는 P상태 입력(114), 룩-어헤드 플래그(W고)를 나타내는 입력(116), 외부기록클럭 입력 신호(W)를 나타내는 입력(118), 디지탈 보충외부기록 클럭입력(Wb)을 나타내는 입력(120) 및 외부판독클럭 입력 R을 나타내는 입력(122), 디지탈 보충 외부판독 클럭 입력(Rb)을 나타내는 입력(124), 상태가변부(P)를 나타내는 피드백 입력(126), 상태가변부(Qb)에 디지탈 보충을 나타내는 피드백 입력(128), 상태 가변부(S)를 나타내는 피드백 입력(130), 입력 Rrst의 논리적 OR을 나타내는 입력(132)를 갖는다. 전단 곱하기 발생 블록(102)은 제 3도에서 상세히 설명되어 있듯이, 상기의 입력들을 처리하고, 다음 상태가변부 P'를 나타내는 출력버스(134), 다음 상태 가변부(S')를 나타내는 출력버스(136), 다음 상태가변부(Q')를 나타내는 출력 버스(38)를 생성한다. 각 출력들(134,136,138)은 적당한 P, S 및 Q 발생블록(104,106,108)해 있는 멀티-비트 신호를 나타내는 멀티-비트 버스들이다.

리셋이 발생한 후, 반-충만 플래그(Hfb)는 로직1(비활성) 상태로 초기화된다. 재 전송 특징은 데이터가 FIFO의 제 1위치로부터 판독되는 FIFO의 초기에서 판독신호 R이 리셋되어지도록 이행된다는 것이다. 재전송되는 동안에 FIFO의 상태는 FIFO에 기록된 단어의 수에 의존하여 동적으로 평가될 것이다. P상태 입력(114)은 이러한 동적 평가를 나타낸다.

P발생 블록(104)은 전단 발생 블록(102)의 출력(134)를 받는다. P발생 블록(104)은 NAND 게이트(140), 인버터(142) 및 인버터(144)로 구성된다. NAND 게이트(140)는 5개의 입력(146)에 있는 출력버스(134)의 개별 비트들을 받는다. 인버터(142)는 NAND 게이트(140)로부터 신호를 받고 인버터(144)로의 신호를 나타낸다. 인버터(144)는 신호(Ppo)를 나타내는 출력(148)을 갖는다.

S발생블록(106)은 제 1 NAND 게이트(150), 제 2 NAND 게이트(152), 제 3 NAND 게이트(154) 및 XOR게이트(156)로 구성된다. 제 1 NAND 게이트(150)는 출력버스(136)의 개별 비트로부터 4개의 입력을 받는다. 제 1 NAND 게이트(150) 또한 블록(102)의 신호(132)와 같은 입력을 받는 인버터(160)로부터 입력(158)을 받는다. 제 2 NAND 게이트(152)는 다음 상태 가변부(S')를 나타내는 출력버스(136)으로부터 4개의 입력을 받는다. 제 3 NAND 게이트(154)는 다음 상태 가변부(S')를 나타내는 출력버스(136)의 3개의 입력 비트를 받는다. NOR게이트(156)은 각각 제 1, 2, 3 NAND 게이트(150,152,154)로 부터 입력을 받는다.

NOR 게이트 (156)는 상태 가변부(S)를 나타내는 출력 (160)을 갖는다. 출력 (160)은 피드백 경로를 통하여 전단 곱하기 발생기 (102)의 입력 (130)에 주어진다.

Q 발생기 블록 (108)은 제 1 NAND 게이트 (162)와 제 2 NAND 게이트(164), 트랜지스터 블록 (166)과 인버터 (168)로 이루어져 있다. 제 1 NAND 게이트 (162)는 다음 상태로 가변부(Q)를 나타내는 출력 버스 (138)로부터 4개의 입력 비트를 받는다. 제 2 NAND 게이트 (164)는 다음 상태가변부(P)를 표시하는 출력 버스 (138)에서 3개의 입력 비트를 받는다. 트랜지스터 블록 (166)은 제 1 NAND 게이트 (162)와 제 2 NAND 게이트 (164)에서 나온 입력을 받는다. 트랜지스터 블록 (166)은 인버터 (168)로부터의 입력 (170)을 받는다. 인버터(168)는 S 발생기 블록 (106)으로부터 입력을 받는다.

블록(110)은 NOR 게이트(172), 인버터(174), 인버터(176), 인버터(178), 인버터(180), 인버터(182)와 NOR 게이트(184)로 이루어져 있다. 인버터(174)부터 인버터(180)까지는 함께 캐스케이드되어서 NOR 게이트(184)가 받는 제 1 입력(186)을 형성한다. 인버터(182)는 리셋 입력 신호(Rstb)를 받아서 NOR 게이트(184)가 받는 제 2 입력(188)을 제공한다. NOR 입구(172)는 기록카운터의 가장 중요한 비트(MSB)를 나타내는 입력(Ffbit)과 기록측정기의 가장 중요한 비트에서 1 비트가 빠진 (MSB-1'th bit)것을 표시하는 입력(HFBIT)을 받는다. NOR 게이트(172)는 NOR게이트(184)의 세 번째 입력이 받는 출력을 갖는다. NOR 게이트(184)는 룩-어헤드 반-충만 플래그(WRH)를 받는 네번재 입력(192)를 가지고 있다. 네번째 입력(192)가 받는 룩-어혜드 반-충만 플래그 (WRH)는 인버터(192)와 인버터(196)을 통과한다.

반-충만 플래그 드라이버(112)는 깊이 확장 모드 신호(Dem)을 표시하는 제 1 입력(198), 신호(Pprst)를 표시하는 제 2 입력(200), 재전송된 입력(Rtb)을 표시하는 제 3 입력 신호(202)와 출력(148)에서 받은 상태가변부(Ppo)를 표시하는 네번째 입력(204)을 받는다.

반-충만 플래그 드라이버(112)는 반-충만 플래그(Hfb)를 표시하는 출력(206)을 가지고 있다. 입력(198)에 있는 신호(Dem)는 이중 기능 입력이다. 제 1 모드에서 입력(198)은 반-충만 플래그(Hfb)를 나타낸다. 제 2 모드에서 입력(198)은 XO 핀을 표시한다. 반-충만 플래그 드라이버(112)는 입력(198)을 삼상시키거나 신호(Hfb)로 그것을 조정한다.

제 3도는 전단 곱하기 발생기 블록(102)의 내부논리가 도시되어 있다. 제 2 도이 나타나 있다. 도면 2의 10개 입력(114∼132)가 제 3도에 나타나 있다. 입력(W,W,R,R)은 정열 논리 블록(210)이 받는다. 입력(WRH, Pin, Qbin 및 Sin)은 보조 발생기 블록(190)이 받는다. 보조 발생기(190)는 출력(E,Eb,P,Pb,Q,Qb,S)을 가지고 있다. 이 출력들은 입력(Wb, W, Rb, R, Pstate, Rrst)을 따라서 출력상태가변부(P, Q, S)를 생성시키기 위해 정열 논리 블록(210)에 제공된다.

제 4도는 보조 발생기 블록(190)의 내부논리가 도시되어 있다. 네개의 입력(Pin, Qbin, Sin, WRH)은 제 3도의 보조발생기 블륵 (190)의 WRH, Pin, Qbin 및 Sin을 나타낸다. 7개의 출력(Pbout, Pout, Qout, Qbout, Sbout, Hfb, Hf)는 보조발생기 블록(190)의 7개 출력(E, Eb, P, Pb, Q, Qb, S)를 나타낸다. 보조발생기 블록(190)의 출력은 간단한 논리 게이트와 제 4도에 도시된 트랜지스터를 사용해서 생성된다. 논리 게이트들은 Pout와 같은 신호가 Pbout와 같은 상응 보조 신호처럼 활성 (낮은) 디지탈 상태에 있을 수 없도록 배치된다.

제 5도에는 반-충만 플래그 드라이버(112)가 도시되어 있다. 입력(Pp, Dem, Rst, Pprst)은 제 1도에 도시된 네개의 입력을 표시한다. 마찬가지로 출력(Hfb)은 제 1도에 나타난 출력을 표시한다. 반-충만 플래그 드라이버(112)는 일반적으로 NOR 게이트(220), 인버터(222), 가능 인버터(224), 인버터(226), 가능 인버터(228)로 이루어져 있다. 입력 신호(Ppo)는 가능 인버터(224)의 역전 트랜지스터를 받는다. 입력신호(Dem)는 NOR 게이트(220)의 제 1 입력이 받는다. 입력신호(Rst)는 NOR 게이트(220)의 제 2 입력과 인버터(226)의 입력, 가능 인버터(228)의 n-가능 입력이 받는다. NOR 게이트(220)의 출력은 인버터(222)가 받는다. 인버터(222)의 출력은 가능 인버터(224)의 p-가능 입력이 받는다. 가능 인버터 224는 NOR 게이트(220)의 출력에서부터 직접 n-가능 입력을 받는다. Pprst 신호는 가능 인버터(228)의 역전 트랜지스터가 받는다. 인버터(224)와 인버터(228)은 각각, 출력(Hfb)를 형성하기 위해 조합된 출력을 가지고 있다.

제 6도에는 반-충만 플래그 발생기(100)의 타이밍도(230)가 도시되어 있다. 타이밍도(230)는 반-충만 상태로 들어간 직후 판독 신호(R)를 받을때 반-충만 플래그 발생기(100)의 반응을 나타낸다. 5번의 전이 시간은 T₁, T₂, T₃, T₄, T₅로 표시되어진다. 제 1 타이밍 파(232)는 기록신호 W(제 2도의 118)로 나타나고, 제 2 타이밍 파(234)는 판독 신호 R(제 2도의 122)로 나타나며 제 3 타이밍 신호(236)는 외부 반-충만 플래그 Hfb(제 2도의 206)로 나타나고 제 4 타이밍 신호(237)는 WRH 입력(제 2도의 116)으로 나타나게 도시되어 있다.

하기의 표는 반-충만 플래그 발생기(100)의 작동을 설명해주는 흐름표 또는 상태도이다.

표 1.

TABLE 1

검은 란은 0∼31로 붙여진 반-충만발생기(100)의 32개의 안정한 내열성 상태를 나타낸다. 왼쪽 란의 숫자들은 1-31의 순서로 32개의 안정화 상태를 나타내고 있다. 표 1의 상부열은 세 개의 이진 신호(WRH, W, R)의 다양한 가능한 조합을 도시한 것이다. 각각의 인접한 쌍의 란들 사이에서 신호중 하나가 상태를 변화시킨다. 예를들면, WRH, W 그리고 R이 모두 0일 때 칼럼(000)은 안정한 상태(0,8,16,24) 나타낸다. 다음 란은 WRH와 W가 제로로 남고 R이 O에서 1로 바뀔 때 안정한 상태(1,9,17,25)를 나타낸다.

다음 칼럼은 W가 1로 변하지만 R이 1로 남아있고 WRH가 0ㅇ르 유지할 때 안정한 상태(10,18,26)를 나타낸다. 가장 오른쪽의 란은 반-충만 신호(HFB)를 나타낸다.

표 1 내의 화살표는 전이를 나타낸다. 시간(T1)에서 상태기계는 안정한 상태 란 4(4열, 칼럼110, W가 1이고 R이 0이며, WRH가 T1시점에서 제 6도에 도시된 것임을 의미함)에 있다. 기록신호 보충분(W)가 시간(T2)에서 아래로 갈 때 기계의 상태는 4열, 칼럼 100으로 세컬럼 오른쪽으로 이동한다. 이것은 안정하지 않은 상태이다. 그후, 상태기계는 15열, 칼럼 100인 조합을 위해 안정한 상태로 이동한다. 시간(T1)과 시간(T2) 사이의 전이는 반-충만 플래그 반전 발생기(100)의 내부기능을 나타낸다. R신호가 제 6도에서 높은쪽으로 갈때의 시간(T4)에서 제 2 전이가 발생한다. 반-충만 플래그 발생기(100)은 초기에 15열, 칼럼 101에서 전이하여 6열, 칼럼 101에 있는 안정한 상태의 란으로 이동한다. 이것은 반-충만 플래그 발생기의 제 2의 성공적인 전이를 나타낸다. 시간(T5)에서 모든 신호들은 높으며, 반충만 플래그 발생기(100)는 6열, 칼럼 111로 한 칼럼 왼쪽으로 전이하며, 이후 5열, 칼럼 111에 있는 안정한 상태로 조정된다.

하기표 2는 반-충만 발생기(100)가 재전송후 반-충만 플래그(HFB)를 디코드하는데 사용되는 논리를 나타낸다.

표 2

상기 표는 충만 플래그 비트(FFbit), 반-충만 비트(HFbit), 기록 반-충만 플래그(WH), 판독 반-충만 플래그(RH), 외부기록 클럭신호(W), 외부 판독 클럭(R ) 및 FIFO가 반-충만>HF 보다 큰 충만 또는 반-충만=HF와 동일한 때를 나타낸 것이다.

상기한 바와같이 플래그 발생기(100)는 효율적인 방법으로 출력(206)을 생성한다는 것이 당업자에게는 명백하다. 플래그 발생기(100)는 블록(100-110) 및 드라이버(112)를 통하여 전처리 단계를 수행한다. 전처리는 플래그(W고)의 변화전에 발생하여 출력(206)이 최소 지연으로 변화를 반영하도록 한다.

본 발명은 반-충만 플래그와 관련하여 기술되었지만 본 발명은 룩-어헤드 반-충만 플래그(WRH)가 받는 입력을 변화시키므로서 충만 플래그 또는 빈 플래그를 발생시키는데 사용될 수 있다.

제 1도는 상태기계의 전체적 구성을 나타내는 개념적 블록도이다.

제 2도는 상태기계의 상부레벨의 개략도이다.

제 3도는 전단 곱하기(product) 발생기 논리의 개략도이다.

제 4도는 겹치지 않는 본래의 그리고, 보조 신호발생기의 개략도이다.

제 5도는 반-충만 플래그 논리의 전달 출력 드라이버 개략도이다.

제 6도는 반-충만 상태로 들어간 직후 판독신호에 대한 상태기계의 반응을 보여주는 타이밍이다.

Claims

FIFO버퍼의 충만함을 나타내는 출력 플래그를 발생시키기 위한 장치에 있어서,

FIFO의 현재 상태를 표시하는 디지탈 단어를 발생하는 제 1 입력 셋트 및 FIFO의 특정 충만특성을 나타내는 룩-어헤드 플래그를 수용하는 플래그 입력을 가지며, 그리고 제 1입력 셋트를 나타내는 제 1의 출력 셋트, 제 1 입력 셋트로의 디지탈 보충을 나타내는 제 2셋트의 출력, 및 룩-어혜드 플래그와 룩-어헤드 플래그의 디지탈 보충을 나타내는 제 3셋트의 출력을 발생시키기 위하여 상기 입력들을 조작하는 신호발생기 수단 ;

신호발생기의 제 1, 제 2 및 제 3셋트 출력에 접속된 제 1셋트의 입력을 가지며, FIFO의 현재 상태를 나타내는 한 셋트의 출력을 생성하도록 제 1셋트의 입력을 조작하는 곱하기 발생기 수단 ; 및

곱하기 발생기의 출력 셋트에 접속된 한 셋트의 디코더 입력을 가지며, FIFO가 상기 특정의 충만 특성에 있을 때 하나의 로직상태이고 FIFO가 상기 특정의 충만상태에 있지 않을 때 또 다른 로직상태인 출력 플래그를 생성하기 위하여 디코더 출력 셋트를 조작하는 플래그 디코더;

를 포함하는 장치.
제 1항에 있어서, 상기 룩-어혜드 플래그가 상기 FIFO의 다른 특정의 충만특성을 나타내도록 프로그램 가능한 장치.
제 1항에 있어서, 상기 곱하기 발생기 수단이 외부기록클럭 및 외부판독클럭 접속된 최소한 한쌍의 타이밍 입력을 더 포함하는데 상기 곱하기 발생기가 상기 출력셋트의 발생을 위하여 제 1입력셋트 및 플래그 입력과 조합하여 상기 타이밍 입력을 조작하는 장치.
제 1항에 있어서, 상기 플래그 디코더 수단이 외부기록클럭 및 외부판독클럭에 접속된 최소한 한쌍의 타이밍 입력을 더 포함하는데 상기 플래그 디코더가 상기 출력플래그의 발생을 위하여 상기 디코더 입력과 조합하여 제 1입력 쌍을 조작하는 장치.
제 1항에 있어서, 상기 신호발생기 수단이 신호발생의 제 1입력셋트 및 제 1 및 제 2출력셋트 사이에 접속된 한셋트의 교차결합된 게이트를 더 포함하는데 상기 교차결합된 게이트 셋트는 제 1출력셋트 및 제 2출력셋트가 동시에 활성 디지탈 상태에 있지 않는 것을 보장하는 장치.
제 5항에 있어서, 각각의 교차 결합된 게이트가 제 1 NAND게이트 및 제 2 NAND 게이트를 포함하며, 각각의 NAND 게이트는 제 1 및 제 2 입력 및 출력을 갖고, 제 1 및 제 2 NAND게이트의 제 1입력들 각각은 상기 신호발생기의 제 1출력셋트로 부터의 신호에 접속되며, 제 1 NAND 게이트의 출력은 신호발생기의 제 1 출력셋트로 신호를 제공하여 제 2 NAND 게이트의 제 2 입력에 결합되고, 제 2 NAND 게이트의 출력은 신호발생기의 제 2 출력셋트에 신호를 제공하여 제 1 NAND 게이트의 제 2출력에 결합되는 장치.
제 6항에 있어서, 상기 각각의 교차결합된 게이트가 상기 제 1입력셋트로 부터의 신호 및 제 2 NAND 게이트의 제 1입력 사이에 접속된 인버터를 더 포함하는 장치.
제 1항에 있어서, 곱하기 발생기가 논리 게이트 열을 더 포함하는 장치.
제 1항에 있어서, FIFO의 현재상태를 나타내는 상기 출력셋트가 세 개의 가변부(P,Q,S)를 포함하는 장치.
제 9항에 있어서, 상기 가변부(P,Q,S)가 FIFO의 여덟 개의 가능한 상태를 나타내고, 상기 플래그 디코더가 FIFO의 여덟 개 가능한 상태에 응답하여 출력 플래그를 생성하는 장치.
FIFO의 충만함을 나타내는 반충만 플래그를 발생시키기 위한 장치에 있어서,

FIFO의 현재상태를 표시하는 디지탈 단어를 생성하는 곱하기 입력셋트에 응답하며, FIFO의 다음 상태를 나타내는 곱하기 출력셋트의 생성을 위하여 상기 곱하기 출력셋트를 조작하는 곱하기 발생수단 ;

상기 곱하기 출력셋트에 접속된 상태출력셋트에 응답하며, 그리고 FIFO의 현재상태를 나타내고 상기 곱하기 발생수단의 곱하기 출력셋트에 존재하는 상태 출력셋트의 생성을 위하여 상기 상태출력셋트를 조작하는 상태 발생수단; 및

반충만 플래그 출력을 갖는 플래그 드라이버 수단으로서, 제 1 플래그 드라이버 입력이 리셋 입력에 접속된 상기 상태출력 및 제 2 플래그 입력 중 하나에 접속되고, 상기 플래그 드라이버는 상기 FIFO가 반충만일 때 제 1 디지탈 상태에 있고 FIFO가 반충만이지 않을 때 제 2디지탈 상태에 있는 상기 반충만 플래그 출력을 생성하도록 상기 제 1 및 제 2플래그 출력을 조작하는 것;

을 포함하는 장치.
제 11항에 있어서, 상태발생수단이,

제 1 상태출력을 생성하기 위한 P발생수단 ;

제 2 상태출력을 생성하기 위한 Q발생수단 ;

제 3상태출력을 생성하기 위한 S발생수단을 더 포함하는 장치.
제 11항에 있어서, 외부 재송신 신호를 받는 제 1리셋 입력, 기록 카운터의 MSB신호를 받는 제 2리셋 입력, 상기 기록 카운터의 MSB-1 신호를 받는 제 3리셋입력 및 상기 플래그 드라이버에 접속된 리셋출력을 갖는 리셋수단을 더 포함하는 장치.
제 13항에 있어서, 상기 리셋 수단이 상기 기록 카운터의 MSB 신호를 받는 제 1입력 및 상기 기록 카운터의 MSB-1신호를 받는 제 2입력 및 출력을 갖는 제 1 NOR 게이트를 더 포함하는 장치.
제 14항에 있어서, 상기 리셋수단이 제 1 NOR 게이트의 출력을 받는 제 1입력, 외부 재전송 신호를 받는 제 2입력 및 외부 리셋입력을 받는 제 3입력을 가지며 상기 리셋 출력을 생성하는 제 2 NOR 게이트를 더 포함하는 장치.
제 15항에 있어서, 제 2 NOR 게이트가 외부발생판독 반충만 플래그와 외부 발생기록 반 충만 플래그의 논리적 OR을 나타내는 WRH신호를 받는 제 4입력을 더 포함하는 장치.
제 12항에 있어서, 상기 P발생기가,

상태 발생기의 상태 출력 중 하나를 각각 받는 출력 및 입력셋트를 갖는 NAND 게이트 ;

NAND 게이트의 출력을 받는 출력 및 입력을 갖는 제 1 인버터 ; 및

상기 상태출력 중 첫 번째 것을 나타내는 출력과 제 1 인버터의 출력을 받는 입력을 갖는 제 2 인버터를 더 포함하는 장치.
제 12항에 있어서, 상기 Q발생기가,

상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제 1 NAND 게이트 ;

상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제 2 NAND 게이트 ;

상기 상태발생기의 상태출력 중 하나를 각각 받는 입력셋트 및 출력을 갖는 제 3 NAND 게이트 ; 및

제 1 NAND 게이트의 출력을 받는 제 1입력, 제 2 NAND 게이트의 출력을 받는 제 2입력, 제 3 NAND 게이트의 출력을 받는 제 3출력 및 상태출력의 두번째 것을 나타내는 출력을 갖는 NOR게이트를 더 포함하는 장치.
제 12항에 있어서, 상기 발생기가,

상태 출력 중 하나와 출력을 각각 받는 입력셋트를 갖는 제 1 NAND 게이트;

상태 출력 중 하나와 출력을 각각 받는 입력셋트를 갖는 제 2 NAND 게이트; 및

상태출력 중 세번째 것을 나타내는 출력과 제 1 및 제 2 NAND 게이트의 출력을 수용하는 제 1 및 제 2 입력을 갖는 논리수단을 더 포함하는 장치.
제 1항에 있어서, 곱하기 발생기가 논리게이트 열을 포함하는 장치.