JPH05189199A - 標識発生装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】プログラム可能な高速のＦＩＦＯメモリ状態標
識を発生する。 【構成】システムＡ１８からＦＩＦＯバッファ１２への
データバス２２上のデータワードの各々に伴ってＷＲＩ
ＴＥ ＣＬＫ命令がＷＲＩＴＥ ＣＬＫライン２４によ
って供給される。状態標識ライン２６はＦＩＦＯメモリ
１４が満杯、半分使用、あるいは予め定められた数Ｎ詰
まっている時に、システムＡ１８に信号を送る。システ
ムＢ２０はＲＥＡＤ ＣＬＫライン３０で読み出し命令
を発行するとＦＩＦＯバッファ１２からシステムＢ２０
へデータを読み出す。ＳＴＡＴＵＳ／ＥＭＰＵＴＹライ
ン３２はＦＩＦＯメモリ１４のＥＭＰＵＴＹ，ＨＡＬＦ
・ＦＵＬＬ、またはＥＭＰＵＴＹ＋Ｎ状態標識をシステ
ムＢ２０へ供給する。ＲＥＳＥＴライン３４はシステム
Ａ１８とシステムＢ２０が状態標識発生装置１６を望み
の状態へ初期化するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはデジタル信号
の非同期式伝送に関するものであり、更に詳細にはＦＵ
ＬＬ、ＦＵＬＬ−１、ＦＵＬＬ−Ｎ、ＥＭＰＴＹ、ＥＭ
ＰＴＹ＋１、そしてＨＡＬＦ・ＦＵＬＬの状態標識（ス
テータス・フラッグ）を生成するための、先き入れ先き
出し方式（ＦＩＦＯ）メモリ用の超高速標識発生装置に
関するものである。

【０００２】

【従来の技術】コンピュータのプロセッサ等に接続でき
るデジタル周辺機器の急増は、データ伝送が広く受け入
れられて、現在では広く普及していることを証明するも
のである。１つの装置から別の装置へのデータ伝送にお
いて、そのような伝送はしばしば、プロセッサのような
非常に高速の動作をする装置とディスク記憶システムや
プリンタのような、より低速の動作をする周辺機器との
間での通信を必要とする。そのようなシステムを効率的
に使用することは、そのシステムの各種の相互接続され
た構成要素が非同期式に通信する場合に可能である。こ
のためには、高速動作装置が、より低速の周辺装置と通
信するために遅延されることは妨げとなる。

【０００３】非同期式の通信を許容するために、システ
ムの構成要素間の中間的な緩衝装置（バッファ）とし
て、メモリに一定の速度でデータを蓄積する。受信側の
装置は別の速度でこのメモリから読み出しを行う。この
ような構成では、発振装置がメモリへデータを送信する
場合に、利用できるメモリ記憶スペースが必要である。
もしメモリ記憶スペースが満杯であれば、中間バッファ
はそれ以上のデータ送信を中止させる信号をデータ送信
装置へ送り出さなければならない。更に中間バッファ
は、メモリ記憶スペースが空（ＥＭＰＴＹ）の場合には
受信側の装置へ信号を送り出せることが重要である。こ
れによって送信装置がメモリ中へデータを書き込むまで
メモリの読み出しを停止させる。

【０００４】以前には、このような要求に応えるため
に、送信側の装置がメモリ中へ第１の速度でデジタルワ
ードを直列的に書き込むことを許容し、受信側の装置が
異なる速度で直列的にデータを読み出すことを許容する
シフトレジスタが使用されていた。しかし、そのような
装置は限られた容量と、許容できない遅延時間とを有す
るものである。更に最近では、先き入れ先き出し方式
（ＦＩＦＯ）のメモリが利用される。受信側装置はメモ
リにアクセスして、メモリ中に記憶された最も古いデー
タを迅速に読み出すことができる。どの記憶セルが有効
なデータを保有しているかについてのアカウント情報を
保有する制御区分が、このようなメモリ中でのデータの
動きを管理する。例えば米国特許第４，１５５，０６８
号および第４，４５９，６８１号を参照されたい。この
ような非同期式のＦＩＦＯメモリは通常、全メモリ容量
の空（ＥＭＰＴＹ）、満杯（ＦＵＬＬ）、半分使用（Ｈ
ＡＬＦ・ＦＵＬＬ）、およびその他の充満程度を検出す
るための状態標識回路を有している。これらの固定され
た充満程度以外の程度を検出する状態標識がしばしば必
要となる。それ以外に、利用者はプログラム可能な状態
標識を必要とすることがしばしばある。

【０００５】テキサス・インスツルメンツ社に譲渡され
たケン・ウイリアムズ（Ｋｅｎ Ｗｉｌｌｉａｍｓ）に
よる 年 月 日付けの“プログラム可能な状態
標識発生器ＦＩＦＯ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｓｔ
ａｔｕｓ Ｆｌａｇ Ｇｅｎｅｒａｔｏｒ ＦＩＦ
Ｏ）”と題する米国特許出願第３９３，４４０号（ＴＩ
−１４０７５）（以下、ウイリアムズの出願と呼ぶ）は
“Ｎ”をプログラムすることができるレジスタを含む状
態標識発生器を有するＦＩＦＯについて述べている。こ
のＦＩＦＯは２組のグレイコード（ｇｒａｙ−ｃｏｄ
ｅ）カウンタと、別々のＲＥＡＤとＷＲＩＴＥのクロッ
クで駆動されるレジスタとを含んでいる。これらのレジ
スタとカウンタは対応する出力ラッチの組へ入力される
複数個の信号を発生するための比較器へつながれてい
る。この状態標識発生器はＦＵＬＬ、ＨＡＬＦ・ＦＵＬ
Ｌ、ＥＭＰＴＹ、ＦＵＬＬ−Ｎ、そしてＥＭＰＴＹ＋Ｎ
の状態信号を生成する。ここでＮは利用者が定義し、レ
ジスタ中へプログラムすることができる数である。この
状態標識発生器は１個または複数個のプログラム可能な
グレイコードカウンタとコンバータを選択的に接続す
る。

【０００６】ウイリアムズの出願の方法とシステムは、
ＦＩＦＯ中で、ＦＩＦＯリセットが発生した時に特定の
数へプリセットされる１組のグレイコード・カウンタへ
ＲＥＡＤとＷＲＩＴＥのクロックを接続することによっ
て、状態標識を発生させるようになっている。比較器回
路はこれらのＲＥＡＤとＷＲＩＴＥのカウンタの間につ
ながっている。これらの比較器からの出力は双安定ラッ
チをセットおよびリセットする。このラッチ出力は、バ
ッファリングされて状態標識になる。この方法では厳密
なタイミングの配慮は不要であり、通常の動作条件の範
囲で正しい動作が実質的に保証されている。

【０００７】ウイリアムズの出願のＦＩＦＯはプログラ
ム可能であり、また動作条件やプロセス変化に左右され
ないが、しかし重大な制約がある。ウイリアムズの出願
では、いくつかの比較器が通常は長い金属リードを通し
てグレイコード・カウンタへつながれている。このこと
はデジタル信号がこのリードを伝搬する間に大きな容量
性の負荷を生み出している。更に、各々の比較器は２本
のかなり幅広いバス上の信号を比較しなければならな
い。その結果、ＣＭＯＳ集積回路において回路動作を最
適化するために、比較器はゲート遅延のいくつかのレベ
ルを使用する必要がある。クロック入力から状態標識出
力への伝搬遅延は、最適動作周波数においてメモリに対
してＷＲＩＴＥおよびＲＥＡＤするためには長すぎる信
号伝送時間の原因となる。更に加えて、グレイコード・
カウンタシーケンスおよび比較回路の変動する特性によ
って、状態標識出力への伝搬遅延は、特定のＷＲＩＴＥ
およびＲＥＡＤアドレスに依存した２つのゲート遅延程
度に周期的な変化をすることになる。

【０００８】この結果、より高速にＦＵＬＬ、ＦＵＬＬ
−１、ＦＵＬＬ−Ｎ、ＥＭＰＴＹ、ＥＭＰＴＹ＋１、Ｅ
ＭＰＴＹ＋Ｎ、そしてＨＡＬＦ・ＦＵＬＬの状態標識を
生成する方法と装置とに対する需要が生ずる。

【０００９】動作が、異なる動作条件やプロセス変化に
左右されず、既存の状態標識発生装置に付随するゲート
遅延や本質的な容量性負荷の問題を回避した、プログラ
ム可能なＦＩＦＯメモリ状態標識発生装置に対する需要
がある。

【００１０】既知の状態標識発生装置の伝搬遅延特性を
克服したＦＩＦＯメモリ状態標識発生装置に対する需要
がある。

【００１１】更に、特定のＷＲＩＴＥおよびＲＥＡＤア
ドレスの関数としての伝搬遅延や状態標識出力変動を回
避したＦＩＦＯメモリ状態標識発生回路に対する需要が
ある。

【００１２】

【発明の概要】本発明は、ＦＵＬＬ、ＦＵＬＬ−１、Ｆ
ＵＬＬ−Ｎ、ＥＭＰＴＹ、ＥＭＰＴＹ＋１、ＥＭＰＴＹ
＋Ｎ、そしてＨＡＬＦ・ＦＵＬＬの状態標識を発生でき
る超高速回路を提供することによって、従来技術に対す
る需要に言及している。特に、本発明はＦＩＦＯメモリ
に対する超高速状態標識発生装置であって、前記ＦＩＦ
Ｏメモリが第１の予め定められた数のメモリワードを含
んでいる時に第１の信号を発生するための前記ＦＩＦＯ
メモリに付随するグレイコード・カウンタを含む超高速
状態標識発生装置を提供する。前記ＦＩＦＯには、前記
ＦＩＦＯが第２の予め定められた数のメモリワードを含
んでいる時に、その状態に応答して第２の信号を発生す
るために、トラック回路（ｔｒａｃｋｅｒ ｃｉｒｃｕ
ｉｔ）が含まれている。前記第１と第２の信号を受け取
って、メモリ中のワード数を表す状態標識を発生させる
ためのラッチが前記グレイコード・カウンタとトラック
回路に付随している。前記第１の信号は前記ラッチのス
イッチングを許容し、また前記第２の信号はラッチのス
イッチングを実際に実行する。

【００１３】本発明は、米国特許出願第３９３，４４０
号（ＴＩ−１４０７５）（すなわち、ウイリアムズの出
願）に述べられているＦＩＦＯメモリに付随させるよう
なＦＩＦＯメモリ状態標識発生器を提供する。ウイリア
ムズの出願と対照的に、本発明のシステムは比較器の出
力でラッチをセットおよびリセットする替わりに、比較
器の出力でタイミングウインドウを開いて、それを通し
て小型ではあるがより高速のカウンタと比較器の組が出
力ラッチをセットおよびリセットするようになってい
る。このシステムを通る伝搬遅延経路はＲＥＡＤとＷＲ
ＩＴＥのアドレスによらず一定である。この結果、この
超高速状態標識発生装置のより短い遅延は、動作条件の
与えられた組に関して変動しない。

【００１４】まとめると、ウイリアムズの出願では、グ
レイコード・カウンタの出力を比較して直接的に標識出
力をスイッチングすることによって状態標識を発生させ
ている。好適実施例では、グレイコード・カウンタ出力
は標識のスイッチングを許容するだけであって、トラッ
ク回路出力が実際の標識のスイッチングを行う。トラッ
ク出力はグレイコード出力よりも迅速にスイッチするの
で、この標識出力ラッチはずっと高速でスイッチする。

【００１５】更に本発明は、ウイリアムズの方法とシス
テムに付随する伝搬遅延の制約を克服しながら、ウイリ
アムズのシステムの信頼性の高さを利用している。

【００１６】本開示におけるグレイコードは、二進数表
記法において、連続する２つの数の間で１つの数字位置
だけが異なるような二進数表記法を意味する。十進数の
０から１０２３に等価なグレイコード表示については、
次の表１を参照されたい。

【００１７】

【表１】

【００１８】本発明およびそれの使用モードと特長につ
いては、以下の図面を参照した実施例の詳細な説明から
明らかになろう。

【００１９】

【実施例】本発明の好適実施例は図面を参照することに
よって最もよく理解できる。図面では同様な要求および
対応する要素には同じ参照符号が付されている。

【００２０】本発明はデジタル通信分野で幅広い用途を
見い出すであろうが、図１は本発明が有利に具体化され
ると考えられる環境１０の例を示している。ＦＩＦＯメ
モリバッファ１２は状態標識発生器回路１６を備えたＦ
ＩＦＯメモリ１４を含んでいる。図１に示されたよう
に、ＦＩＦＯバッファ１２は、例えば高速データプロセ
ッサであるシステムＡ１８と、例えば低速のブラウン管
（ＣＲＴ）端末であるシステムＢ２０との間で通信を行
う。データはシステムＡ１８からシステムＢ２０へ流れ
る。この例では、システムＢ２０が読み出すことのでき
る速度よりもずっと高速でシステムＡ１８がＦＩＦＯメ
モリ１４へデータを書き込む。もし、例えばシステムＡ
１８がデータプロセッサであれば、１秒間に９，６００
ビット付近の伝送速度が通例である。他方、ＣＲＴ等の
典型的な周辺装置のシステムＢ２０は１秒間に１，２０
０ビット程度でしか通信できない。

【００２１】図１の例が抱える問題を克服するために、
ＦＩＦＯバッファ１２は、第１の速度でデータの書き込
みを行い、次にそれと異なる第２の速度でデータの読み
出しができるような中間的なデータ記憶場所を提供す
る。“プログラム可能な状態標識発生器ＦＩＦＯ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｓｔａｔｕｓ Ｆｌａｇ Ｇｅ
ｎｅｒａｔｏｒ ＦＩＦＯ）”と題する米国特許出願第
３９３，４４０号（ＴＩ−１４０７５）が、第１の速度
でデータを記憶し、それと異なる速度でデータを読み出
すための中間的なデータ記憶場所を提供するＦＩＦＯバ
ッファ１２について述べている。好適実施例のＦＩＦＯ
バッファ１２はまた、データ書き込み速度がデータ読み
出し速度よりも遅い場合にも同様な効果をもって使用で
きる。データＲＥＡＤ動作よりも高速にシステムＡ１８
がＦＩＦＯバッファ１２中へデータの書き込みを行う場
合には、好適実施例の第１の関心事は、完全に満杯のＦ
ＩＦＯメモリ１４を検出して、その事実をシステムＡ１
８へ警告し、それによってシステムＡ１８がそれに応答
してＦＩＦＯメモリ１４へのデータ伝送を中断するよう
にすることである。逆に、データ読み出し速度がデータ
書き込み速度を越える場合には、ＦＩＦＯバッファ１２
はＦＩＦＯメモリ１４が空であることを検出してシステ
ムＢ２０へ報告する必要がある。システムＢ２０は、も
し十分間に合えば、このＦＩＦＯメモリ１４が空である
という情報を用いて、それ以上ＲＥＡＤ命令の実行を行
わないようにすることができる。このことは空のＦＩＦ
Ｏバッファ１２からの意味のない読み出しを防止する。

【００２２】実際のデジタルデータ通信において、高速
度のデータＷＲＩＴＥ動作であれば短いバーストでもＦ
ＩＦＯメモリ１４を満杯にするであろうし、また低速度
のデータＲＥＡＤ動作でも長いバ−ストであればＦＩＦ
Ｏメモリ１４の内容を完全に読み出してしまうであろう
ことから、ＦＩＦＯメモリ１４が満杯であったり、空で
あったりする状況が発生する。従って、システムＡ１８
またはシステムＢ２０が高速であろうと、低速であろう
と、そのことと関係なく、ＦＩＦＯバッファ１２はＥＭ
ＰＴＹにもＦＵＬＬにもなりうる。同様に、システムＡ
１８またはシステムＢ２０のいずれかのシステムが短い
バ−ストによってデータの書き込みまたは読み出しを行
うことが分かっている時、利用者は多分、予め定められ
た時間長を持ち次に続く短いバ−ストがＦＩＦＯバッフ
ァ１２によって処理されうることを予め確かめたいであ
ろう。そのような場合、ＦＩＦＯメモリ１４が満杯状態
から予め定められた量を差し引いた状態にあるか、また
は予め定められた量だけ空きがある状態であるかどうか
を知ることが望まれる。そのようなシステムでの別の１
つの一般的な状態標識はＨＡＬＦ・ＦＵＬＬまたはＨＡ
ＬＦ・ＥＭＰＴＹ状態である。

【００２３】再び図１の環境例を参照すると、システム
Ａ１８からＦＩＦＯバッファ１２へのデータの流れはデ
ータバス２２を経由する。データバス２２上のデータワ
ードの各々に伴ってＷＲＩＴＥ ＣＬＫ命令がシステム
Ａ１８からＷＲＩＴＥ ＣＬＫライン２４によって供給
される。ＦＩＦＯバッファ１２からシステムＡ１８への
状態標識ライン２６は、ＦＩＦＯメモリ１４が満杯、半
分使用、あるいは予め定められた数Ｎだけ詰まっている
時に、システムＡ１８に対して信号を送り出す。この標
識の詳細については以下により詳しく説明する。

【００２４】ＦＩＦＯバッファ１２からシステムＢ２０
へデータバス２８が延びている。システムＢ２０がＦＩ
ＦＯバッファ１２に対して発行するＲＥＡＤ命令に応答
して、デジタルデータがＦＩＦＯバッファ１２からシス
テムＢ２０へ流れる。こうして、システムＢ２０はＲＥ
ＡＤ ＣＬＫライン３０上に読み出し命令が現れると、
ＦＩＦＯバッファ１２からシステムＢ２０へデータを読
み出す。ＳＴＡＴＵＳ／Ｅライン３２はＦＩＦＯメモリ
１４のＥＭＰＴＹ、ＨＡＬＦ・ＦＵＬＬ、またはＥＭＰ
ＴＹ＋Ｎ状態標識をシステムＢ２０へ供給する。更に、
ＲＥＳＥＴライン３４はＦＩＦＯメモリバッファ１２の
状態標識発生装置１６をシステムＡ１８とシステムＢ２
０へつなぎ、それによってそれらが状態標識発生装置１
６を望みの初期状態へ初期化するようにする。

【００２５】図２を参照すると、ＦＩＦＯバッファ１２
用の状態発生装置１６の模式的なブロック図が示されて
いる。ＷＲＩＴＥ ＣＬＫバスライン２４はグレイコー
ド・カウンタおよび比較器回路３６、そしてトラック回
路３８へつながっている。ＲＥＡＤ ＣＬＫライン３０
とＲＥＳＥＴライン３４もまた、グレイコード・カウン
タおよび比較器回路３６とトラック回路３８とへ信号を
供給する。ライン４２上のプログラム可能な値“Ｎ”に
対する９ビット入力とプログラム標識入力４０とが９ビ
ットレジスタとデフォルトのデコード回路４４へ供給さ
れる。９ビットレジスタおよびデフォルトデコード回路
４４からの出力は二進数からグレイコードへの変換器４
６へ送られ、１つはライン４８上のＮ０、もう１つはラ
イン５０上のＮ１の２つのビットがトラック回路３８へ
送られる。二進数からグレイコードへの変換器４６か
ら、値Ｎに対応するグレイコードがバス５２を経由して
グレイコード・カウンタおよび比較器回路３６へ供給さ
れる。

【００２６】ライン５４において、ＲＥＳＥＴ入力はＲ
ＥＳＥＴライン３４からトラック回路３８へタップを取
ってつながれ、状態発生器回路１６の出力ラッチ５６へ
ＲＥＳＥＴ信号を供給する。グレイコード・カウンタお
よび比較器回路３６からの出力には、出力ラッチ５６へ
のＥＮＡＢＬＥ信号、Ｓ１からＳ７が含まれる。更に詳
細には、出力Ｓ１（５８）はＥＭＰＴＹゲート６０へ、
出力Ｓ２（６２）はＥＭＰＴＹ＋１ラッチ６４へ、出力
Ｓ３（６６）はＥＭＰＴＹ＋Ｎラッチ６８へ、出力Ｓ４
（７０）はＨＡＬＦ−ＦＵＬＬラッチ７２へ、出力Ｓ５
（７４）はＦＵＬＬ−Ｎラッチ７６へ、出力Ｓ６（７
８）はＦＵＬＬ−１ラッチ８０へ、そして出力Ｓ７（８
２）はＦＵＬＬゲート８４へ与えられる。出力Ｓ２ない
しＳ６はそれぞれ対応する出力ラッチのためのＥＮＡＢ
ＬＥ信号を出力ラッチ６４，６８，７２，７６，そして
８０へ供給する。ＥＭＰＴＹゲート６０とＦＵＬＬゲー
ト８４に対しては、それぞれ出力Ｓ１とＳ７から直接、
ＥＮＡＢＬＥ信号が与えられる。

【００２７】トラック回路３８は出力ラッチ５６に対し
て、ＥＭＰＴＹ＋Ｎラッチ６８へのＳＥＴ ＡＬＭＯＳ
Ｔ ＥＭＰＴＹ（“ＳＡＥ”）出力８６とＥＭＰＴＹ＋
Ｎラッチ６８へのＲＥＳＥＴ ＡＬＭＯＳＴ ＥＭＰＴ
Ｙ（“ＲＡＥ”）出力８８とを含む出力を供給する。Ｓ
ＥＴ ＡＬＭＯＳＴ ＦＵＬＬ（“ＳＡＦ”）出力９２
とＲＥＳＥＴ ＡＬＭＯＳＴ ＦＵＬＬ（“ＲＡＦ”）
出力９０はＦＵＬＬ−Ｎラッチ７６に付随するコンタク
トへ与えられる。トラック回路３８からのＱ３出力はＦ
ＵＬＬ−１ラッチ８０とＨＡＬＦ・ＦＵＬＬラッチ７２
へ与えられる。トラック回路３８のＱ２出力９６はＦＵ
ＬＬ−１ラッチ８０とＥＭＰＴＹ＋１ラッチ６４へ与え
られ、トラック回路のＱ１出力９８はＥＭＰＴＹ＋１ラ
ッチ６４へ与えられ、またトラック回路のＱ０出力１０
０はＦＵＬＬゲート８４、ＨＡＬＦ・ＦＵＬＬラッチ７
２、そしてＥＭＰＴＹゲート６０へ与えられる。ＲＥＳ
ＥＴライン５４からの出力はＥＭＰＴＹ＋１ラッチ６
４、ＥＭＰＴＹ＋Ｎラッチ６８、ＨＡＬＦ・ＦＵＬＬラ
ッチ７２、ＦＵＬＬ−Ｎラッチ７６、そしてＦＵＬＬ−
１ラッチ８０への消去（ＣＬＲ）を提供する。

【００２８】一般的な意味で、ＦＩＦＯバッファ１２は
非同期式で、２^m ワードの深さを持ち、それに対して超
高速状態発生装置１６がＦＵＬＬ、ＦＵＬＬ−１、ＦＵ
ＬＬ−Ｎ、ＥＭＰＴＹ、ＥＭＰＴＹ＋１、ＥＭＰＴＹ＋
Ｎ、そしてＨＡＬＦ・ＦＵＬＬの状態標識を発生する。
Ｎの値はＦＩＦＯのリセットが発生する前において９ビ
ットレジスタおよびデフォルトデコード回路４４中に記
憶されている二進数である。Ｎの値は０から２^(m-1) −
１の間の任意の値でよい。ライン３４上にリセットが発
生すると、グレイコード・カウンタおよび比較器回路３
６、トラック回路３８、そして出力ラッチ５６はサイク
ル動作を開始すべく初期化される。グレイコード・カウ
ンタおよび比較器回路３６の出力は、出力ラッチ５６が
スイッチすることを許容するために出力ラッチ５６へ許
可信号を供給する。このことでタイミングウインドウが
設定され、それを通してトラック回路３８内のカウンタ
と比較器とのより小型で高速の組が出力ラッチ５６のセ
ットおよびリセットを行う。グレイコード・カウンタお
よび比較器回路３６からの伝搬遅延は各アドレスに依存
して２つのゲート遅延程度の変動を示す。しかし、トラ
ック回路３８中の伝搬遅延は特定のアドレスの関数とし
て変化はしない。この結果、状態標識発生器回路１６中
を通る伝搬遅延経路は、ＲＥＡＤおよびＷＲＩＴＥアド
レスによらず一定である。図２の状態標識発生器回路１
６は１０２４ワードのＦＩＦＯメモリ１４に対して状態
標識を供給しているが、本好適実施例の方法は４ワード
よりも大きい２のべき乗の大きさを有する任意のＦＩＦ
Ｏバッファに適用できる。

【００２９】図２の状態標識発生器回路１６に関して、
出力ラッチ６０からのＥＭＰＴＹ標識は、最後のＲＥＳ
ＥＴの後にＦＩＦＯ ＲＥＡＤの数がＦＩＦＯ ＷＲＩ
ＴＥの数に等しくなった時か、あるいはＲＥＳＥＴ入力
上の高パルスの後に高レベルになる。出力ラッチ８４か
らのＦＵＬＬ標識が高レベルになるのは、最後のＲＥＳ
ＥＴの後にＦＩＦＯ ＷＲＩＴＥの数がＦＩＦＯ ＲＥ
ＡＤの数を１０２４だけ越えた時のみである。ＨＡＬＦ
・ＦＵＬＬ標識が高レベルになるのは、最後のＲＥＳＥ
Ｔの後にＦＩＦＯ ＷＲＩＴＥの数がＦＩＦＯ ＲＥＡ
Ｄの数を５１２以上越えた時だけである。後者は、ＦＩ
ＦＯメモリ１４が５１２以上のメモリワードを含むこと
を意味する。ＥＭＰＴＹ＋Ｎ標識６８が高レベルになる
のは、最後のＲＥＳＥＴの後にＦＩＦＯ ＷＲＩＴＥの
数がＦＩＦＯ ＲＥＡＤの数をＮまたはそれより少ない
数だけ越えた時だけであって、このことはＦＩＦＯメモ
リ１４中にＮ個またはそれより少ない数のメモリワード
が含まれることを意味する。ＦＵＬＬ−Ｎ標識が高レベ
ルになるのは、最後のＲＥＳＥＴの後にＦＩＦＯＷＲＩ
ＴＥの数がＦＩＦＯ ＲＥＡＤの数を１０２４−Ｎまた
はそれより少ない数だけ越えた時だけであって、このこ
とはＮ個またはそれより少ない数のメモリワードが空い
ていることを意味する。

【００３０】Ｎの値をプログラムするためには、Ｎの望
みの値を表す９ビットの二進数を、９ビットレジスタお
よびデフォルトデコード４４へのＮ入力バス４２上に与
える。この数Ｎは０から５１１の間の任意の値を取るこ
とができる。次に、ＰＲＯＧＲＡＭ ＦＬＡＧ入力への
高レベルから低レベルへの次の遷移時に、この数は９ビ
ットレジスタおよびデフォルトデコード４４中へクロッ
ク入力される。ＰＲＯＧＲＡＭ ＦＬＡＧ入力４０が低
レベルに保持されている限り、ＦＩＦＯバッファ１２が
リセットされた時はいつでもＮの記憶されている値がＥ
ＭＰＴＹ＋Ｎ標識とＦＵＬＬ−Ｎ標識で使用される。リ
セットが発生した時にもしＤＥＦＡＵＬＴ ＥＮＡＢＬ
Ｅが高レベルに保持されていれば、Ｎに関するバス４２
上の二進数は無視され、ＥＭＰＴＹ＋ＮおよびＦＵＬＬ
−Ｎ標識中へはデフォルト値がプログラムされる。ここ
の例でのデフォルト値は２５６に選ばれているが、０か
ら５１１の間の任意の値を選ぶことができる。

【００３１】図３は好適実施例のグレイコード・カウン
タおよび比較器回路３６の模式図を示している。図３に
従えば、ＷＲＩＴＥ ＣＬＫ信号がライン２４上を１０
ビットのレジスタ１０２と１０４へ、そして１０ビット
のグレイコード・カウンタ１０６と１０８へ伝搬する。
ＲＥＡＤ ＣＬＫライン３０からＲＥＡＤ ＣＬＫ信号
が１０ビットのレジスタ１１４と１１６へと共に、１０
ビットのグレイコード・カウンタ１１０と１１２へ送ら
れる。ＲＥＳＥＴライン３４からＲＥＳＥＴ信号がラッ
チ１１８へ送られ、また１０ビットレジスタ１０２，１
０４，１１４，そして１１６へ送られ、更に１０ビット
グレイコード・カウンタ１０６，１０８，１１０，そし
て１１２へ送られる。更に、バス５２が１０ビットグレ
イコード・カウンタ１０８と１１０へ入力を与える。

【００３２】１０ビットレジスタ１０２からの出力は比
較器１２０と１２２へ送られ、そこで値ＷＡ−１が、比
較器１２０では１０ビットグレイコード・カウンタ１１
２からの出力と比較され、また比較器１２２では１０ビ
ットグレイコード・カウンタ１１０からの出力と比較さ
れる。１０ビットレジスタ１０２からの出力ＷＡ−１は
常に、ライン２４からのＷＲＩＴＥ ＣＬＫパルスの値
から１を引いた値に等しい。言い替えると、レジスタ１
０２，１０４と、１０ビットグレイコード・カウンタ１
０６，１０８の出力はそれぞれ、ＷＡ−１、ＷＡ、ＷＡ
＋１、ＷＡ＋Ｎである。ここに、ＷＡは最後のＲＥＳＥ
Ｔの後のＷＲＩＴＥ ＣＬＫパルスのＭＯＤ（１０２
４）（１０２４で除した時の剰余）に等しい。ライン２
４上のＷＲＩＴＥ ＣＬＫ信号の低レベルから高レベル
への遷移毎に、カウンタ１０６と１０８は増分され、レ
ジスタ１０２と１０４は更新される。

【００３３】ライン３０上のＲＥＡＤ ＣＬＫ信号は１
０ビットグレイコード・カウンタ１１０，１１２と、１
０ビットレジスタ１１４，１１６とがＲＥＡＤ ＣＬＫ
を監視し、計数することを許容する。こうして、１０ビ
ットグレイコード・カウンタ１１０はＮへプリセットさ
れ、１０ビットグレイコード・カウンタ１１２は１へプ
リセットされ、１０ビットレジスタ１１４は０へプリセ
ットされ、１０ビットレジスタ１１６は１０２３へプリ
セットされる。１０ビットレジスタ１１４は最後のＲＥ
ＳＥＴの後のＲＥＡＤアドレスの数に対応する信号ＲＡ
を発生する。１０ビットレジスタ１１４の出力は１０ビ
ットレジスタ１１６へつながれ、１０ビットグレイコー
ド・カウンタ１１２の出力は１０ビットレジスタ１１４
へつながれる。この結果、１０ビットグレイコード・カ
ウンタ１１０は常にＲＡ＋Ｎに等しい出力を供給し、１
０ビットグレイコード・カウンタ１１２は常にＲＡ＋１
に等しい出力を供給し、１０ビットレジスタ１１２はＲ
Ａに等しい出力を供給し、また１０ビットレジスタ１１
６はＲＡ−１に等しい出力を供給する。

【００３４】レジスタおよびカウンタ１０２，１０４，
１０６，１０８，１１０，１１２，１１４，１１６の出
力信号は複数個の二次的信号を引き出すために比較器１
２０，１２２，１２４，１２６，１２８，１３０，１３
２，１３４，１３６へ選択的につながれる。それぞれＷ
０とＷ１０２４を駆動するＡＮＤゲート１２５と１２７
へつながるラッチ１１８は、ＦＩＦＯ ＲＡＭ１４が半
分より多いかあるいは少ない利用状態の時を検出する。
選ばれた定数（Ｎ，５１２，等）を備えたＲＥＡＤパル
スの計数値を、（これも定数と選択的に組み合わされ
た）ＷＲＩＴＥパルスの計数値と比較することによっ
て、比較された量の間の差を表す複数個の二次的信号が
生成される。次の表２は好適実施例の二次的信号をまと
めて示す。

【００３５】

【表２】

【００３６】このように、信号ＷＡ、ＷＡ−１、ＷＡ＋
１、ＲＡ、ＲＡ−１、ＲＡ＋１は選択的に比較器１２
０，１２２，１２４，１２６，１２８，１３０，１３
２，１３４，１３６へつながれ、ここで少なくとも２つ
の比較器１２８と１３０は比較の前に片側へ５１２を加
算しており、したがって中間的な信号ＷＡ−１＝ＲＡ＋
１、ＷＡ−１＝ＲＡ＋Ｎ、ＷＡ＝ＲＡ、ＷＡ＝ＲＡ＋
１、ＷＡ＝ＲＡ＋Ｎ、ＷＡ＋１＝ＲＡ−１、ＷＡ＋１＝
ＲＡ、ＷＡ＝ＲＡ＋５１２、ＷＡ＋１＝ＲＡ＋５１２、
ＷＡ＋Ｎ＝ＲＡ−１、ＷＡ＋Ｎ＝ＲＡが生成される。

【００３７】比較器１２０は二次的信号ＷＡ−１＝ＲＡ
＋１を生成する。この二次的信号を生成するために、比
較器１２０はＷＡ−１信号を受け取るために１０ビット
レジスタ１０２へつながれ、ＲＡ＋１信号を受け取るた
めに１０ビットグレイコード・カウンタ１１２へつなが
れている。ＷＡ−１＝ＲＡ＋１が成立する時は常に、比
較器１２０は高レベル信号を発生し、それはグレイコー
ド・カウンタおよび比較器回路３６を離れる時には値Ｗ
２を取る。グレイコード・カウンタおよび比較器回路３
６内の各比較器は同じように動作して、レジスタ１０
２，１０４とグレイコード・カウンタ１０６，１０８か
らのＷＲＩＴＥアドレス情報を、カウンタ１１０，１１
２とレジスタ１１４，１１６からのＲＥＡＤアドレスと
比較して、各種の標識信号Ｗ０，Ｗ１，Ｗ２，ＷＮ，Ｗ
Ｎ＋１，Ｗ５１１，Ｗ５１２，Ｗ１０２４−Ｎ−１，Ｗ
１０２４−Ｎ，Ｗ１０２２，Ｗ１０２３，Ｗ１０２４を
生成する。これらの出力は状態標識発生回路１６中の出
力ラッチ５６を許可する。グレイコード・カウンタおよ
び比較器回路３６の動作は、好適実施例においてグレイ
コード・カウンタおよび比較器回路３６が出力ラッチ５
６を許可するだけであるということを除いて、ここに参
考のために特に引用する米国特許出願第３９３，４４０
号（ＴＩ−１４０７５）に詳細に説明されている。

【００３８】グレイコード・カウンタおよび比較器回路
３６は、ＦＩＦＯメモリ１４が特定のメモリ使用ワード
数を含む時点を示す状態標識出力を正確に供給するので
あるが、このグレイコード・カウンタおよび比較器回路
３６は本質的な容量性負荷を有し、比較器はいくつかの
レベルのゲート遅延を有する。この結果、非常に高周波
数のＦＩＦＯバッファ１２において、状態標識を直接的
に生成するクロックパルスの後に十分迅速に比較結果が
到着しない。しかし、好適実施例でこれらの比較器出力
は、状態標識出力ラッチ５６がスイッチする直前または
直後の詰まっているメモリワードの数をデコードするた
めに使用される。これらの数のいずれかが存在すれば、
出力ラッチ５６の入力は出力５８，６２，６６，７０，
７４，７８，８２によって適当に許可される。（図
２）。出力ラッチ５６に対するＳＥＴおよびＲＥＳＥＴ
入力はトラック回路３８へつながれており、従って出力
ラッチ５６はグレイコード・カウンタおよび比較器回路
３６からの出力に応答してスイッチする替わりに、トラ
ック回路３８からの出力に応答してスイッチする。

【００３９】図４はトラック回路３８の模式図である。
トラック回路３８はそれぞれＲＥＡＤ ＣＬＫライン３
０とＷＲＩＴＥ ＣＬＫライン２４へつながる２つのリ
ングカウンタ１４０と１４２とを含んでいる。更に、Ｒ
ＥＳＥＴライン３４からのＲＥＳＥＴ信号１４６はリン
グカウンタ１４０と１４２とへ並列的に供給されてい
る。トラック回路３８からの出力には、それぞれＥＭＰ
ＴＹ＋Ｎ出力ラッチ６８をセットおよびリセットするた
めのＳＡＥ出力８６とＲＡＥ出力８８、それぞれＦＵＬ
Ｌ−Ｎ出力ラッチ７６をリセットおよびセットするため
のＲＡＦ出力９０とＳＡＦ出力９２が含まれる。更に、
出力(a) Ｑ０（１００），(b) Ｑ１（９８），(c) Ｑ２
（９６），(d) Ｑ３（９４）がそれぞれ(a) ＦＵＬＬお
よびＥＭＰＴＹゲート８４および６０へ出力を与え、そ
してＨＡＬＦ・ＦＵＬＬラッチ７２へセット出力を与
え、(b) ＥＭＰＴＹ＋１ラッチ６４へリセット出力を与
え、(c) ＦＵＬＬ−１ラッチ８０へリセット出力を与
え、ＥＭＰＴＹ＋１ラッチ６４へセット出力を与え、そ
して(d) ＦＵＬＬ−１ラッチ８０へセット出力を与え、
ＨＡＬＦ・ＦＵＬＬラッチ７２へリセット出力を与えて
いる。

【００４０】ＲＥＳＥＴライン３４上の高レベルパルス
はグレイコード・カウンタをそれらの対応する値へプリ
セットするのみでなく、リングカウンタ１４０，１４２
をもそれらの最初の位置へプリセットする。トラック回
路３８はまた、複数個のＡＯＩおよびＮＡＮＤゲートを
含む比較器１４８を含んでいる。また、トラック回路３
８はセット論理回路１５２と共にＡＯＩおよびＮＡＮＤ
ゲート１５０の付加的な組を含んでいる。ＡＯＩおよび
ＮＡＮＤゲート１５０はＮ０（４８）とＮ１（５０）と
共に出力Ｑ０ないしＱ３のどれがプログラムされた標識
に対して出力ラッチ５６のセットおよびリセットを行う
かを決定する。ＡＯＩゲート５３の各々は図５と等価な
論理回路で表され、それは第１のＡＮＤゲート１５４へ
のＡ１とＳ１入力、第２のＡＮＤゲート１５６への論理
入力Ａ２とＳ２を含み、これらのＡＮＤゲート出力はＹ
の論理出力を有するＮＯＲゲート１５８へ入力される。
トラック回路３８は値（ＷＡ−ＲＡ）のＭＯＤ（４）
（４で除した時に剰余）を生成し、その値をＱ出力、Ｑ
０（１００），Ｑ１（９８），Ｑ２（９６），Ｑ３（９
４）を通して出力する。これらの出力は既に述べたよう
に、出力ラッチ５６を制御し、一方ＳＡＥ８６，ＲＡＥ
８８，ＲＡＦ９０，ＳＡＦ９２の信号はそれぞれ、ＦＵ
ＬＬ−ＮとＥＭＰＴＹ＋Ｎラッチ７６と６８を制御す
る。信号Ｎ０（４８）とＮ１（５０）は記憶されている
数Ｎの２つの最下位ビットである。これらの信号はどの
Ｑ信号がＦＵＬＬ−ＮラッチとＥＭＰＴＹ＋Ｎラッチを
セットまたはリセットするかを決定する。これは、それ
らの２つのラッチをセットまたはリセットするＱ信号が
Ｎの値によって変化するからである。

【００４１】図６はグレイコード・カウンタおよび比較
器回路３６に関するタイミング図を示す。ＷＲＩＴＥ
ＣＬＫ信号の低レベルから高レベルへの遷移は、グレイ
コード・カウンタ１０６と１０８を増分させ、１０ビッ
トレジスタ１０２と１０４の出力をプロット（ｐｌｏ
ｔ）遷移の前のそれらの入力へ与えられた値へスイッチ
させる。図６で、グレイコード・カウンタ１０６，１０
８と１０ビットレジスタ１０２，１０４からのバス上の
名称に付された文字“ＷＡ”はＦＩＦＯ“ＷＲＩＴＥア
ドレス”の意味である。このように、カウンタおよびレ
ジスタからのバスの各々上の数値はそれに付された名称
の示す値に等しい。同一のカウンタおよびレジスタの組
がＲＥＡＤ ＣＬＫ信号に対するラッチ３０へつながれ
ている。図３および図６に示された“Ｗ０”から“Ｗ１
０２４”の信号は有効なデータを格納しているＦＩＦＯ
メモリワード数を表している。“Ｗ０”はＦＩＦＯが零
の有効なデータワードを含む時に高レベルになる。“Ｗ
Ｎ”はＦＩＦＯメモリ１４がＮワードを含む時に高レベ
ルになる。以下同様である。

【００４２】ラッチ１１８はＦＩＦＯメモリ１４の使用
量が半分よりも多いか少ないかを検出するので、ＦＩＦ
Ｏメモリ１４が零ワードを含んでいるか、あるいは１０
２４ワードを含んでいるかを決定することは可能であ
る。ＦＩＦＯメモリ１４の使用量が半分よりも少なく
て、且つＷＡ＝ＲＥであれば、ＦＩＦＯメモリ１４中に
は零ワードが含まれることになる。逆に、ＦＩＦＯメモ
リ１４が半分よりも多くて且つＷＡ＝ＲＡであれば、Ｆ
ＩＦＯメモリ１４は１０２４ワードを含んでいることに
なる。

【００４３】図７は図４と図５のトラック回路３８に関
するタイミング図を示す。Ｎには３が選ばれ、従ってＮ
０とＮ１は共に高レベルである。図６と図７の結果を組
み合わせて、図８はＥＭＰＴＹ、ＥＭＰＴＹ＋１、そし
てＥＭＰＴＹ＋Ｎの標識に関する完全なタイミング図を
提供している。ＥＭＰＴＹ標識出力ラッチ６０は、ＷＡ
−ＲＡが零から１へ変化する時に高レベルから低レベル
へ遷移し、またＷＡ−ＲＡが１から零へ変化する時にの
み低レベルから高レベルへ遷移する。これはＷ０信号に
よって実行される関数そのものである。しかし、この信
号は１０ビットレジスタ１０４が増分して、新しい値が
比較器１２８を脈動して通過するのを待たなければなら
ない。このことは望ましくない時間遅れをもたらす。し
かし、ＦＩＦＯメモリ１４が２ワードより少ないワード
を含むので、Ｑ０信号１００はＥＭＰＴＹ標識とまった
く同じように見える。こうして、ＦＩＦＯメモリ１４が
零ワードか１ワードを含む（Ｗ０またはＷ１）ことを示
す状態標識発生器回路１６の信号Ｓ１（５８）が用いら
れて、Ｑ０信号１００がＥＭＰＴＹ標識になることを許
容する。（図２を参照）カウンタおよび比較器回路１４
８中には十分なタイミングのスキュー（ｓｋｅｗ）がも
たらされて、Ｗ１上の高レベルがＷ０上の低レベルより
も前に現れる。このことは状態標識発生器回路１６のＳ
１（５８）上のグリッチ（ｇｌｉｔｃｈ）を回避させ
る。出力ラッチ６４からのＥＭＰＴＹ＋１標識は、ＷＡ
−ＲＡが１から２へ変化する時に高レベルから低レベル
へ遷移し、ＷＡ−ＲＡが２から１へ変化する時に低レベ
ルから高レベルへ遷移する。

【００４４】本好適実施例は米国特許出願第３９３，４
４０号（ＴＩ−１４０７５）の方法の制約を克服してい
る。それはＳＥＴ／ＲＥＳＥＴラッチを高レベルへセッ
トするためにＷ１信号を用い、低レベルへセットするた
めにＷ２信号を用いることによってＥＭＰＴＹ＋１標識
を発生させている。しかし、これらの信号は発生するの
に時間が掛かり過ぎるので、このラッチを許可するため
に、替わりに信号Ｓ２（Ｗ１またはＷ２）が用いられ
る。ＷＡ−ＲＡが１から２へ変化する時には常に、Ｑ２
信号は低レベルから高レベルへスイッチする。この結
果、ラッチが許可されている間は、Ｑ２信号９６がＱの
反転出力（Ｑバ−）を低レベルへセットする。また、Ｗ
Ａ−ＲＡが２から１へ変化する時は、Ｑ１信号９８がＱ
の反転出力を再び高レベルへセットする。ＥＭＰＴＹ＋
Ｎ出力ラッチ６８も同様に動作するが、その周りでＥＭ
ＰＴＹ＋Ｎ標識がスイッチしているＷＡ−ＲＡの値が、
Ｎの記憶されている値に依存して変化する点は異なって
いる。この場合、Ｎが３であるから、信号Ｎ０（４８）
とＮ１（５０）が、図４のＡＯＩゲート１５０によって
決まるように、Ｑ０（１００）にＥＭＰＴＹ＋Ｎラッチ
６８をセットさせ、Ｑ３信号９４にＥＭＰＴＹ＋Ｎラッ
チ６８をリセットさせる。出力ラッチ５６の残りのもの
は上に述べたラッチと同様に動作する。

【００４５】まとめると、本好適実施例は出力ラッチ５
６がスイッチすることを許可するためにグレイコード・
カウンタおよび比較器回路３６を用いており、他方トラ
ック回路３８の出力が出力ラッチ５６を直接スイッチさ
せるようになっている。トラック回路３８の出力はグレ
イコード・カウンタおよび比較器回路３６よりも迅速に
出力ラッチ５６をスイッチさせることができるので、出
力ラッチ５６からの標識出力は、より迅速にスイッチす
ることになる。

【００４６】本発明とそれの特長について詳細に説明し
てきたが、本発明の特許請求の範囲に示された本発明の
範囲の内で、各種の変更、置き換え、修正が可能である
ことは理解されるべきである。

【００４７】以上の説明に関して更に以下の項を開示す
る。 (1) ＦＩＦＯメモリの内容を表す状態標識を発生する
ための超高速標識発生装置であって：前記メモリに付随
して、前記メモリが第１の予め定められた数のメモリワ
ードを格納している時に第１の信号を発生するためのグ
レイコード・カウンタおよび比較器回路、前記メモリに
付随して、前記メモリが第２の予め定められた数のワー
ドを格納している時に第２の信号を発生するためのトラ
ック回路、前記第１と第２の信号を受信するように付随
して、前記第１と第２の信号を受信した時に前記メモリ
の内容を表す状態標識を発生するラッチであって、前記
グレイコード・カウンタおよび比較器回路に付随して前
記グレイコード・カウンタおよび比較器回路から前記第
１の信号を受信した時に状態標識を発生することを許可
するようになっており、また前記トラック回路に付随し
て前記トラック回路から前記第２の信号を受信した時に
前記状態標識を発生するようになったラッチ、を含む標
識発生装置。

【００４８】(2) 第１項記載の装置であって、前記グ
レイコード・カウンタおよび比較器回路が更に第１の二
進数信号を受信するための第１の組のグレイコード・カ
ウンタと第２の二進数信号を受信するための第２の組の
グレイコード・カウンタとを含み、前記第１と第２のグ
レイコード・カウンタが更に複数個の比較器に付随して
前記比較器に対して前記第１と第２の信号を表すグレイ
コードを発生するようになっており、前記比較器が更に
前記第１の組のグレイコード・カウンタの出力を前記第
２の組のグレイコード・カウンタの出力と比較して、前
記第１と第２のグレイコード・カウンタのグレイコード
出力の比較結果の関数として前記メモリの内容を決定す
るようになっている装置。

【００４９】(3) 第２項記載の装置であって、前記第
１の組の二進数信号がＷＲＩＴＥ ＣＬＫラインからの
パルスを含み、前記第２の組の二進数信号がＲＥＡＤ
ＣＬＫラインからのパルスを含んでいる装置。

【００５０】(4) 第１項記載の装置であって、前記第
２の信号が前記ラインに到着する前に前記第１の信号が
前記ラッチに到着し、前記第２の信号が前記第１の信号
よりも先に前記ラッチから去るようになっており、これ
によって前記第１の信号が、前記第２の信号に応答する
前記ラッチの動作のためのタイミングウインドウを設定
するようになっている装置。

【００５１】(5) 第１項記載の装置であって、更に前
記メモリが空であることを表す状態標識を発生するため
の出力ゲートを含んでいる装置。

【００５２】(6) 第１項記載の装置であって、更に前
記メモリが満杯であることを表す状態標識を発生するた
めの出力ゲートを含んでいる装置。

【００５３】(7) 第１項記載の装置であって、前記ラ
ッチがＨＡＬＦ・ＦＵＬＬ（半分使用）の状態標識を供
給するようになっている装置。

【００５４】(8) 第１項記載の装置であって、前記出
力ラッチが、前記メモリが空よりもプログラムできるメ
モリワード数だけ多い数のワードを格納していることを
表す状態標識を発生するようになっている装置。

【００５５】(9) 第１項記載の装置であって、前記メ
モリが満杯よりも予め定められたメモリワード数だけ差
し引いた格納状態にあることを状態標識が示すようにな
っている装置。

【００５６】(10) 第１項記載の装置であって、前記ト
ラック回路が第１の二進数信号と第２の二進数信号を受
信するようになっており、前記第１の二進数信号が前記
メモリ中へのＷＲＩＴＥパルスの数を表し、前記第２の
信号が前記メモリからのＲＥＡＤパルスの数を表してい
る装置。

【００５７】(11) ＦＩＦＯメモリのための超高速標識
発生装置であって：第１と第２の二進数信号を第１と第
２のグレイコード信号へ変換するための変換器、前記第
１と第２のグレイコード信号を互いに比較するための比
較器、前記第１と第２のグレイコード信号が同じである
時に標識信号を発生するための標識発生器、を含み、前
記標識発生器が前記メモリの内容を表す出力を発生する
ためのトラック回路を含んでおり、前記比較器が更に、
前記グレイコード信号に応答して前記標識発生器を許可
し、前記トラック回路からの前記トラック信号に応答し
て前記標識信号を発生するようになっている、標識発生
装置。

【００５８】(12) 第１１項記載の装置であって更に：
プリセット計数値を備えた複数個の第１と第２のグレイ
コード信号を発生するための複数個のグレイコード変換
器、プリセット計数値を備えた前記第１と第２のグレイ
コード信号の複数個の対を比較して、複数個の比較器一
致信号を発生するようになった複数個の比較器、前記ト
ラック回路中にあって、前記トラック回路からの複数個
の出力信号を発生するための複数個のリングカウンタ、
選ばれた比較器一致信号を組み合わせて、前記標識発生
器のためのＥＮＡＢＬＥ（許可）信号を発生するための
論理回路網、前記標識発生器回路からの状態標識として
前記トラック回路出力を導くための別の論理回路網、を
含む装置。

【００５９】(13) ＦＩＦＯメモリの状態を表す状態標
識を発生するための方法であって：前記ＦＩＦＯメモリ
中へのＷＲＩＴＥおよびＲＥＡＤパルスに応答して第１
の信号を発生すること、前記ＦＩＦＯメモリ中へのＷＲ
ＩＴＥおよびＲＥＡＤパルスに応答して第２の信号を発
生すること、前記第１と第２の信号をラッチへ受信する
こと、前記ラッチが前記第１の信号を受信することに応
答して前記ラッチが状態標識を発生することを許可する
こと、前記ラッチが前記第２の信号を受信することに応
答して前記ラッチをスイッチさせて前記状態標識を発生
させること、の工程を含む方法。

【００６０】(14) 第１３項記載の方法であって、更
に、第１のＲＥＡＤ二進数信号と第２のＷＲＩＴＥ二進
数信号との比較に応答して前記第１の信号を発生する工
程を含む方法。

【００６１】(15) 第１４項記載の方法であって、更
に、前記第２の信号の生成の直前に前記第１の信号を生
成し、また前記第１の信号の終了の直前に前記第２の信
号を終了させることによって、前記状態標識を発生する
ためのタイミングウインドウを生み出す工程を含む方
法。

【００６２】(16) 第１３項記載の方法であって、更
に、ＥＭＰＴＹ（空）の状態標識を発生する工程を含む
方法。

【００６３】(17) 第１３項記載の方法であって、更
に、ＦＵＬＬ（満杯）の状態標識を発生する工程を含む
方法。

【００６４】(18) 第１３項記載の方法であって、更
に、ＨＡＬＦ・ＦＵＬＬ（半分使用）の状態標識を発生
する工程を含む方法。

【００６５】(19) ＦＩＦＯメモリの内容を表す出力を
迅速に生成するためのトラック回路であって、第１の組
の二進数信号を受信するための第１のリングカウンタと
第２の組の二進数信号を受信するための第２のリングカ
ウンタとを含み、前記第１のリングカウンタと前記第２
のリングカウンタとからの出力を比較するための比較器
回路、を含むトラック回路。

【００６６】(20) 第１９項記載の装置であって、更
に、前記比較器から複数個の出力信号を複数個の状態標
識出力ラッチへ出力するための回路を含む装置。

【００６７】(21) 超高速標識発生装置１６はＦＩＦＯ
バッファ１２用のＦＩＦＯメモリ１４の内容を表す複数
個の状態標識を発生する。グレイコード・カウンタおよ
び比較器回路３６がＦＩＦＯバッファ１２に付随して、
ＦＩＦＯメモリ１４が第１の予め定められたメモリワー
ド数を格納していることを示す第１の信号を発生する。
トラック回路３８がＦＩＦＯメモリ１４に付随して、Ｆ
ＩＦＯメモリ１４が第２の予め定められたメモリワード
数を格納している時に第２の信号を発生する。出力ラッ
チ５６は、前記第１と第２の信号を受信して、ＦＩＦＯ
メモリ１４中のメモリワード数を表す複数個の状態標識
を発生する。出力ラッチ５６がグレイコード・カウンタ
および比較器回路３６に付随して、前記第１の信号を受
信することによって状態標識を発生することを適当なラ
ッチ５６に許可し、次に前記トラック回路３８が出力ラ
ッチ５６へ前記第２の信号を出力した時に前記状態標識
を発生する。状態標識発生装置１６はＦＩＦＯバッファ
１２のための状態標識、ＥＭＰＴＹ、ＥＭＰＴＹ＋１、
ＥＭＰＴＹ＋Ｎ、ＨＡＬＦ・ＦＵＬＬ、ＦＵＬＬ−Ｎ、
ＦＵＬＬ−１、ＦＵＬＬを迅速に発生する。

【図面の簡単な説明】

【図１】本発明の好適実施例の環境を説明するために本
発明の好適実施例と２つのシステムを用いて示したＦＩ
ＦＯバッファを含む回路網の模式図。

【図２】好適実施例に従うＦＩＦＯ状態発生器の模式
図。

【図３】好適実施例のグレイコード・カウンタと比較器
回路の模式図。

【図４】好適実施例に従うトラック回路の模式図。

【図５】好適実施例のトラック回路中のＡＯＩ回路に相
当する論理回路。

【図６】好適実施例のグレイコード・カウンタシステム
のタイミング関係を示す図。

【図７】好適実施例のトラック回路のタイミング関係を
示す図。

【図８】図６と図７のタイミング図を統合した完全なタ
イミング図。

【符号の説明】

１０ 本発明を適用する環境 １２ ＦＩＦＯメモリバッファ １４ ＦＩＦＯメモリ １６ 状態標識発生装置 １８ システムＡ ２０ システムＢ ２２ データバス ２４ ＷＲＩＴＥ ＣＬＫライン（書き込みクロックラ
イン） ２６ 状態標識ライン ２８ データバス ３０ ＲＥＡＤ ＣＬＫライン（読み出しクロックライ
ン） ３２ ＳＴＡＴＵＳ／Ｅライン ３４ ＲＥＳＥＴライン（リセットライン） ３６ グレイコード・カウンタおよび比較器回路 ３８ トラック回路 ４０ プログラム標識入力 ４２ ライン ４４ デフォルトデコード回路 ４６ 二進数からグレイコードへの変換器 ４８ Ｎ０ライン ５０ Ｎ１ライン ５２ バス ５３ ＡＯＩゲート ５４ ライン ５６ 出力ラッチ ５８ 出力Ｓ１ ６０ ＥＭＰＴＹゲート ６２ 出力Ｓ３ ６４ ＥＭＰＴＹ＋１ラッチ ６６ 出力Ｓ２ ６８ ＥＭＰＴＹ＋Ｎラッチ ７０ 出力Ｓ４ ７２ ＨＡＬＦ・ＦＵＬＬラッチ ７４ 出力Ｓ５ ７６ ＦＵＬＬ−Ｎラッチ ７８ 出力Ｓ６ ８０ ＦＵＬＬ−１ラッチ ８２ 出力Ｓ７ ８４ ＦＵＬＬゲート ８６ ＳＡＥ出力 ８８ ＲＡＥ出力 ９０ ＲＡＦ出力 ９２ ＳＡＦ出力 ９４ Ｑ３出力 ９６ Ｑ２出力 ９８ Ｑ１出力 １００ Ｑ０出力 １０２，１０４ １０ビットレジスタ １０６，１０８，１１０，１１２ １０ビットグレイコ
ード・カウンタ １１４，１１６ １０ビットレジスタ １１８ ラッチ １２０，１２２，１２４ 比較器 １２５ ＡＮＤゲート １２６ 比較器 １２７ ＡＮＤゲート １２８，１３０，１３２，１３４，１３６ 比較器 １４０，１４２ リングカウンタ １４６ ＲＥＳＥＴ信号 １４８ 比較器 １５０ ＡＯＩおよびＡＮＤゲート １５２ セット論理回路 １５４，１５６ ＡＮＤゲート １５８ ＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＦＩＦＯメモリの内容を表す状態標識を
   発生するための超高速標識発生装置であって：前記メモ
   リに付随して、前記メモリが第１の予め定められた数の
   メモリワードを格納している時に第１の信号を発生する
   ためのグレイコード・カウンタおよび比較器回路、 前記メモリに付随して、前記メモリが第２の予め定めら
   れた数のワードを格納している時に第２の信号を発生す
   るためのトラック回路、 前記第１と第２の信号を受信するように付随して、前記
   第１と第２の信号を受信した時に前記メモリの内容を表
   す状態標識を発生するラッチであって、前記グレイコー
   ド・カウンタおよび比較器回路に付随して前記グレイコ
   ード・カウンタおよび比較器回路から前記第１の信号を
   受信した時に状態標識を発生することを許可するように
   なっており、また前記トラック回路に付随して前記トラ
   ック回路から前記第２の信号を受信した時に前記状態標
   識を発生するようになったラッチ、を含む標識発生装
   置。
2. 【請求項２】 ＦＩＦＯメモリの状態を表す状態標識を
   発生するための方法であって：前記ＦＩＦＯメモリ中へ
   のＷＲＩＴＥおよびＲＥＡＤパルスに応答して第１の信
   号を発生すること、 前記ＦＩＦＯメモリ中へのＷＲＩＴＥおよびＲＥＡＤパ
   ルスに応答して第２の信号を発生すること、 前記第１と第２の信号をラッチへ受信すること、 前記ラッチが前記第１の信号を受信することに応答して
   前記ラッチが状態標識を発生することを許可すること、 前記ラッチが前記第２の信号を受信することに応答して
   前記ラッチをスイッチさせて前記状態標識を発生させる
   こと、の工程を含む方法。