JPH02128217A - 除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作 ■、検出回路の構成および動作 ■、除数シフトレジスタの構成および動作■１発明の変
形態様 発明の効果 〔概　要〕 除算回路に関し、 高速除算を可能にすることを目的とし、被除数と除数の
引き算を行なう引算手段と、除数を格納する除数レジス
タと、除数レジスタのデータを下位方向へ１ビツト移動
する第１移動手段と、引算手段の演算結果を格納する格
納手段を含み、新しい被除数と除数を出力する演算手段
によって被除数を除数で割る２進数の演算を行なう除算
回路において、除数レジスタに現れるｕｌ”の最上位ビ
ットを検出する検出手段と、検出手段の検出に基づいて
、この“１′°以降を除数レジスタの最上位ビット以降
に移動する第２移動手段とを備え、少なくとも除数レジ
スタのビット数個の演算手段をアレイ状に接続し、入力
される被除数と第２移動手段から出力される除数を初期
値として、順次引き算を行なうように構成する。

〔産業上の利用分野〕

本発明は、除算回路に関するものである。

〔従来の技術〕

従来、マイクロコンピュータやデジタル信号処理の分野
において演算処理を行なう際、除算処理は引き算処理と
位の移動（ビットシフト）によって処理されている。

例えば被除数Ａ、除数Ｂ、商Ｃ１余りＤという場合には
、商Ｃは被除数Ａから除数Ｂが０回引き算できるという
形で求められる。

第６図は従来の除算回路のブロック図を示す。

図において、従来の除算回路は、マルチプレクサ６１１
．レジスタ６１３．シフトレジスタ６１５、引算回路６
１７．否定回路６Ｉ９．シフトレジスタ６２１で構成さ
れる。

動作は上述した各部分に格納される情報を対応させる必
要があるので供給されるクロックに応じて行なわれる。

第１クロツクにおいて、マルチプレクサ６１１−には被
除数Ａが供給される。

第２クロツクにおいて、マルチプレクサ６１１に格納さ
れている被除数Ａはレジスタ６１３に供給される。また
、除数Ｂがシフトレジスタ６１５に供給される。つづい
てレジスタ６１３．シフトレジスタ６１５にそれぞれ格
納されている被除数Ａと除数Ｂは引算回路６１７に供給
されて（ＡＢ）の演算が行なわれる。ここで、演算結果
が正であれば“Ｉ　Ｑ　Ｉ＋、負であれば“１′がオー
バフロー信号６３１として否定回路６１９を介してシフ
トレジスタ６２１に反転出力される。

第３クロツクにおいて、シフトレジスタ６２１は上位方
向（左）にシフトする。マルチプレクサ６１１には、引
算回路６１７の演算結果（Ａ−Ｂ）が新しい被除数Ａと
して供給される。更にシフトレジスタ６１５に格納され
る除数Ｂのデータを下位方向（右）に１ビツトシフトす
る。

第４クロツクにおいて、レジスタ６１３は演算結果が正
であればマルチプレクサ６１１に格納されている新しい
被除数Ａを供給され、負であれば前の被除数Ａを保持す
る。レジスタ６１３．シフトレジスタ６１５にそれぞれ
格納される被除数Ａと除数Ｂは引算回路６１７に供給さ
れて（Ａ、−Ｂ）の演算が行なわれる。演算結果はシフ
トレジスタ６２１に格納される。

このようにして上述した第１．第２クロツクあるいは第
３．第４クロツクが終了するごとにシフトレジスタ６２
１に演算結果が格納される。２クロツクを１周期として
、Ｎ（除数Ｂのビット数）回の処理を繰り返してシフト
レジスタ６２１に商Ｃを得ることができる。またレジス
タ６１３には演算結果が格納されるので余りＤを得るこ
とができる。

〔発明が解決しようとする課題］ ところで、上述した従来回路にあっては、クロックに合
わせて動作するため、１回の周期に要する時間をＸ（ｓ
）とすれば、Ｎピントの除数レジスタを使用する除算で
は（ＮＸＸ）Ｉ”Ｓ）の時間が必要となり、演算速度が
遅いという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、高速除算を可能にするようにした除算回路を提供
することを目的としている。

〔課題を解決するための手段］ 第１図は、本発明の除算回路の原理ブロック図である。

図において、演算手段１１５は、被除数と除数の引き算
を行なう引算手段１０１と、除数を格納する除数レジス
タ１０５と、除数レジスタ１０５のデータを下位方向へ
１ビツト移動する第１移動手段１１１と、引算手段１０
１の演算結果を格納する格納手段１１３を含み、新しい
被除数と除数を出力する。

検出手段１１７は、除数レジスタ１０５に現れる“′ｌ
”の最上位ピントを検出する。

第２移動手段１１９は、検出手段１１７の検出に基づい
て、この゛°１パ以降を除数レジスタ１０５の最上位ビ
ット以降に移動する。

少なくとも除数レジスタ１０５のビット数個の演算手段
１１５を互いにアレイ状に接続し、入力される被除数と
第２移動手段１１９から出力される除数を初期値として
、順次引き算を行なうように構成される。

〔作　用〕

除数は、検出手段１１７によって除数レジスタ１０５に
現れる“°１′の最上位ビットが検出されて、第２移動
手段１１９によって、この゛ｌ°゛以降の数値を除数レ
ジスタ１０５の最上位ビット以降に移動される。

演算手段１１５は、入力される被除数と除数の引き算を
行ない、新しい被除数と除数を出力する。

従って、複数の演算手段１１５をアレイ状に接続し、入
力される被除数と第２移動手段１１９から出力される除
数を先頭の演算手段１１５に初期値として供給すれば、
次段以降の演算手段１１５は、前段から供給される被除
数と除数によって、順次引き頁処理を行なう。また、そ
れぞれの演算結果は演算手段１１５に含まれる格納手段
１１３に格納される。

本発明にあっては、検出手段１１７および第２移動手段
１１９によって除数データの移動を行ない、その結果を
アレイ状に接続される複数の演算手段１１５に供給して
並列演算処理を行なうので、高速除算を可能にすること
ができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における除算回路の構成を
示す。

■、　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

引算手段１０１は、引算回路２１１．マルチプレクサ２
１３に相当する。

除数レジスタ１０５は、除数レジスタ２２３に相当する
。

第１移動手段１１１は、シフタ２２１に相当する。

格納手段１１３は、否定回路２１５．レジスタ２１７に
相当する。

演算手段１１５は、シフトレジスタ２１１．マルチプレ
クサ２工３．否定回路２Ｉ５．レジスタ２１７、シフタ
２２１に相当する。

検出手段１１７は、図示しない。

第２移動手段１１９は、除数シフタ２２０に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

１１、−１（λ匪戊 第２図において、本発明実施例の除算回路は、除数レジ
スタを構成するビット数個、例えば８ビツトであれば８
個の引き算を行なう引算回路２１１、．２１１２．・・
・、２１１ａと、次段に被除数を提供する８個のマルチ
プレクサ２１３．．２１３□、・・・、２１３＊と、引
算回路２１１の演算結果を反転出力する８個の否定回路
２１５．．２１５□、・・・、２１５８と、引算回路２
１１の演算結果を格納する８個のレジスタ２１７１，２
１７２゜・・・、２１７ａと、除数レジスタの内容を１
ビツト下位方向（右）にシフトする８個のシフタ２２１
＋、２２１ｇ、・・・、２２ｔａと、除数を格納する除
数レジスタ２２３と、被除数を格納する被除数レジスタ
２２５と、入力される除数に現れる“′１″゛の最上位
ビットを検出する検出回路（後述する）と、検出回路の
結果に基づいてビットシフトを行なう除数シフタ２２０
で構成される。

ここで、除数レジスタ２２３．被除数レジスタ２２５は
、図示するデータの例を保持しているものとする。

除数シフタ２２０のようにシフトされた除数データはシ
フタ２２１１　と引算回路２１１１に供給される。

被除数Ａは引算回路２１１．に供給される。演算結果は
否定回路２１５Ｉを介してレジスタ２Ｉ７Ｉに反転出力
される。演算結果と被除数Ａはマルチプレクサ２１３１
に格納される。

次段の引算回路２１１□は、マルチプレクサ２１３、の
出力を入力して被除数Ａとし、シフタ２２１、から除数
Ｂを入力して演算する。演算結果は否定回路２１５□を
介してレジスタ２１７□と、マルチプレクサ２１３□に
格納される。また、被除数Ａもマルチプレクサ２１３□
に格納される。

同様にして対応する引算回路２１１．マルチプレクサ２
１３．否定回路２１５．レジスタ２１７゜シフタ２２１
を接続したものを、除数レジスタが８ビツトであれば８
段にわたって接続する。

８個のシフタ２２１は除数シフタ２２０にそれぞれｎビ
ットずつずらして接続されているが煩雑さを避けるため
に接続線は省略している。また、除数レジスタ２２３は
シフタ２２１に対応する８個を備えているが、入力され
る除数を保持している例だけを示す。

１−Ｊｌｌト□□□降作 第３図は、本発明の実施例における動作の説明図である
。図において、引き算処理の横に括弧で表示している数
値はオーバフラグとしてレジスタ２１７に格納される数
値を示す。

以下第２図および第３図を参照する。

まず、被除数へ〇と除数Ｂが与えられる。除数Ｂは検出
回路と除数シフタ２２０によりレジスタの先頭に“１°
゛がくるようにシフトされる。これを除数Ｂ０とする（
■）。次に被除数へ〇と除数Ｂ０が引算回路２１１１に
供給されて引き算が行なわれる。この演算結果をＣＩと
する（■）。ここで演算結果Ｃ３は正になり引算回路２
１１１からは論理レベル“０°°が出力される。この出
力は否定回路２１５Ｉによって反転出力されるので、オ
ーバフラグとして論理レベル“１パがレジスタ２１７、
に格納される。被除数へ〇と演算結果Ｃ１はマルチプレ
クサ２１３．に供給される。演算結果ＣＩが正になるの
でマルチプレクサ２１３Ｉは演算結果ＣＩを出力する。

シフタ２２１．は除数Ｂ０を１つ右ヘシフトし除数Ｂ、
　とする（■）。

引算回路２１１２は被除数としての演算結果Ｃ１と除数
Ｂ、を入力して引き算を行なう。この演算結果を０２と
する（■）。ここで演算結果Ｃ２は負になり引算回路２
１１□からは論理レベル゛１°“が出力される。この出
力は否定回路２１５□によって反転出力されて、オーバ
フラグとして論理レベル“０パがレジスタ２１７□に格
納される。

演算結果Ｃ２と被除数Ａに相当する演算結果Ｃはマルチ
プレクサ２１３□に供給される。演算結果Ｃ２が負にな
るのでマルチプレクサ２１３□は演算結果Ｃ１を出力す
る。

シフタ２２１２は除数Ｂ１を１つ右ヘシフトし除数Ｂ２
とする（■）。

引算回路２１１ｚ（図示せず）は演算結果ＣＩと除数Ｂ
２を入力して引き算を行なう。この演算結果を０３とす
る（■）。演算結果Ｃ３は負になるので、マルチプレク
サ２１３３（図示せず）は演算結果ＣＩを出力し、レジ
スタ２１７ｚ（図示せず）にはオーバフラグとして論理
レベル゛０゛が格納される。

シフタ２２１３（図示せず）は除数Ｂ２を１つ右ヘシフ
トし除数Ｂ３とする（■）。

引算回路２１１４　　（図示せず）は演算結果Ｃ１と除
数Ｂ３を入力して引き算を行なう。この演算結果を０４
とする（■）。演算結果Ｃ４は正になるので、マルチプ
レクサ２１３．（図示せず）は演算結果Ｃ４を出力し、
レジスタ２１７．（図示せず）にはオーバフラグとして
論理レベル°゛ｌ″が格納される。

同様の処理を除数レジスタの全ビットが０”になるまで
繰り返す。８段目のシフタ２２１１１において、除数Ｂ
ｌｌは上位８ビツトが全てＯ”になり（■）、ここで処
理を終了する。ここまでの処理を並行して一度に実行す
る。

レジスタ２１７１〜２１７８には１００１０１１の順番
でオーバフラグが格納されている。１段目からＮ（本実
施例では８）段目に向かって上位ビア）から下位ビット
に対応している。更に、＠の段階から被除数の８ビツト
を越えているのでここに少数点が立ち、商１００１．０
１１が得られる。また、マルチプレクサ２１３．にはこ
の段階での演算結果０Ｏ００００００１１１が格納され
ており、これが余りＤとして得られる。

このようにして、少なくとも除数レジスタのビット数に
応じて演算回路を接続して並列に除算処理を行なう。こ
の除算処理におけるビットシフトは、配線の接続線のビ
ット位置の変更によって行なわれ、クロックによるビッ
トシフトではないので、乗算回路と同じ処理速度を期待
できる。

また、除算処理をプログラムによって行なう場合には、
シフト命令、引き算命令、ビットテスト命令を繰り返す
必要があり、回路によって行なう場合には、他の命令を
停止しなければならないという問題点があったが、本実
施例によれば、これらプログラムや回路における制御を
簡略化できる。

■、　　　　　の　　および 第４図は、本実施例に使用した検出回路の構成を示す。

検出回路は、ｎビットの除数レジスタ４３Ｉ（ｂ、〜ｂ
、）と、除数レジスタに格納されるデータにパ１°°を
検出する検出部４１０と、検出される“１″の中で最上
位の１°゛を検出する信号生成部４２０とで構成される
。

検出部４１０は、（ｎ−１）個の論理和回路４１１、．
４１１□、４１１３．　・・・を備える。信号生成部４
２０は（ｎ−１）個の論理積回路４２１、　４２　ｌｘ
　、　　４２１＊　、　　・・・を備える。

除数レジスタ４３１の最上位であるｂｏからの信号はそ
のまま検出信号Ｘ０として出力される。

検出部４１０に含まれる論理和回路４１１．は除数レジ
スタ４３１のす、、と１）ｎ−１からの信号を入力し、
いずれかに“１″”を検出すれば論理レベル゛１″を出
力する。

論理和回路４１１□は除数レジスタ４３１のｂ７とｂＲ
−１とｂｆｉ、から信号を入力し、いずれかに“′ビを
検出すれば論理レベル″“１“を出力する。

このようにして順次論理和回路４１１を接続することに
より、除数レジスタ４３１のデータに“１′′を検出す
れば論理レベル゛１′′を出力するようにしておく。

信号生成部４２０を構成する論理積回路４２］は除数レ
ジスタ４３１のｂｎのデータを否定回路を介して反転し
た信号と論理和回路４１１１の出力を人力する。論理積
回路４２１□は除数レジスタ４３１のｂ７のデータを否
定回路を介して反転した信号と論理和回路４１１．の出
力を否定回路を介して反転した信号と論理和回路４１１
□の出力を入力する。論理積回路４２１３以降も同様に
して新たに接続されるビット位置より上位のビット位置
から供給される信号は否定回路を介して反転入力される
。

論理積回路４２１は入力信号全てが“１゛′の場合に論
理レベル“１”を出力する。上述したように論理積回路
４２１には複数の入力を行なっているので、前段の出力
を反転入力すれば、除数レジスタ４３１に初めて“１″
′が現れる場合にのみ論理しベル“１°°を出力する。

論理積回路４２１の出力は先頭の“１　”の検出信号と
してそれぞれ除数レジスタ４３１の各ビ・ント位置に対
応する（ｎ−１）個の検出信号Ｘ１゜Ｘ２・・・として
出力される。

このようにして、先頭の“１”を検出し、検出信号を出
力する。

■、　　　シフタの　　および 第５図は、本実施例に使用した除数シフタ２２０の構成
を示す。

除数シフタ２２０は、ｎビットの除数レジスタ４３１（
ｂ、〜ｂ、、）と、除数レジスタ４３１の内容を出力す
るｎ個の出力部’５１１．，５１１２゜５１１ｚ　、・
・・で構成される。

それぞれの出力部５１１は、ｎ個の論理積回路を有して
いる。

出力部５１１．を構成するｎ個の論理積回路は除数レジ
スタ４３１の最上位にあるｂｎから順次接続され、それ
ぞれが対応するビットからの信号と図示しない検出回路
から供給される検出信号Ｘ。を入力している。ここで、
検出信号Ｘ０に論理レベル゛１”が供給される場合には
、除数レジスタ４３１のデータが出力される。検出信号
Ｘ０が論理レベル“０パであれば除数レジスタ４３１の
データは出力されない。

出力部５１１□を構成する論理積回路は、出力部５１１
１が接続されている除数レジスタ４３１のす。より１ビ
ツト下位方向（右）にあるす。−１から順次接続され、
その信号と図示しない検出回路から供給される検出信号
Ｘｌを入力している。

検出信号ｘｌに論理レベル“１′′が供給される場合に
は、除数レジスタ４３１のデータを出力するが、接続が
［）ｎ−１ビットから行なわれていることにより、本来
の除数レジスタに格納されるデータより上位方向（左）
に１つシフトしたデータが出力される。

同様にしてｎ段の出力部５１１に除数レジスタ４３１の
内容をｎビット右にシフトして接続する。

各出力部５１１では検出回路から対応する検出信号Ｘｎ
を入力しており、除数レジスタのデータの先頭に現れる
“１”を検出すれば検出位置に応じてＭ’“以降を左詰
めにしたデータを出力することができる。

■、　■の′ｊｒ−タビ。

なお、ｒｌ、実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、本発
明はこれに限られることはなく、各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、検出手段および第２
移動手段によって除数データのシフトを行ない、その結
果をアレイ状に接続される複数の演算手段に供給して演
算処理を行なうので、高速除算を可能にすることができ
、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の除算回路の原理ブロック図、第２図は
本発明の一実施例による除算回路の構成ブロック図、 第３図は実施例の動作の説明図、 第４図は実施例に使用する検出回路のブロック図、第５
図は実施例に使用するシフタのブロック図、第６図は従
来例の除算回路のブロック図である。 図において、 １０１は引算手段、 １０５は除数レジスタ、 １１１は第１移動手段、 １１３は格納手段、 １１５は演算手段、 １１７は検出手段、 １１９は第２移動手段、 ２１１．６１７は引算回路、 ２１３．６１１はマルチブレク ２１５．６１９は否定回路、 す、 ２１７．６１３はレジスタ、 ２２１はシフタ、 ２２３．４３１は除数レジスタ、 ２２５は被除数レジスタ、 ４１０は検出部、 ４１１は論理和回路、 ４２０は信号生成部、 ４２１は論理積回路、 ５１１は出力部、 ６１５．６２１はシフ トレジスタである。 、ｆ発日月５ｌｌｆ里フ゛Ｏツク図 第 図 被除数Ａ６１＋０１０１１０ 除数　Ｂ　　　００００１０１１ 除数の上位８ビア）全てが“０ ”になれば終了する。 重ｐイ１Ｆ力 占先　８月　図 オ霞！Ａ回Ｓかめ精へ゛ブＯブ７酪 第 図

Claims (1)

【特許請求の範囲】
1. （１）被除数と除数の引き算を行なう引算手段（１０１
   ）と、除数を格納する除数レジスタ（１０５）と、前記
   除数レジスタ（１０５）のデータを下位方向へ１ビット
   移動する第１移動手段（１１１）と、前記引算手段（１
   ０１）の演算結果を格納する格納手段（１１３）を含み
   、新しい被除数と除数を出力する演算手段（１１５）に
   よって被除数を除数で割る２進数の演算を行なう除算回
   路において、 前記除数レジスタ（１０５）に現れる“１”の最上位ビ
   ットを検出する検出手段（１１７）と、前記検出手段（
   １１７）の検出に基づいて、前記“１”以降を前記除数
   レジスタ（１０５）の最上位ビット以降に移動する第２
   移動手段（１１９）と、 を備え、少なくとも前記除数レジスタ（１０５）のビッ
   ト数個の前記演算手段（１１５）をアレイ状に接続し、
   入力される被除数と前記第２移動手段（１１９）から出
   力される除数を初期値として、順次引き算を行なうよう
   に構成したことを特徴とする除算回路。