JPH03131966A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における浮動小数点累算器に関
し、更に詳しくは、複数の処理要素を互いに並列に接続
し、この複数の処理要素の実行をインタリーブすること
により高速化可能な浮動小数点累算器に関するものであ
る。

〔従来の技術〕

第４図は、１９８７年２月２７日開催のｌ５ｓＣＣＩｎ
ｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−５ｔａｔｅ　（
１：１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ（アイ・ニ
ス・ニス・シー・シー、固体回路間際会ｍｌ）の予稿集
２７４頁にある「３０メガフロンブスＣＭＯ３単精度浮
動小数点積和チップ（Ａ　３０−ＭＦＬＯＰＳ　０ＭＯ
５Ｓｉｎｇｌｅ　Ｐｒｅｃｉｓｉｏｎ　Ｆｌｏａｔｉｎ
ｇＰｏｉｎｔ　Ｍｕｌｔｉｐｌｙ／Ａｃｃｕｍｕｌａｔ
ｅ　Ｃｈｉｐ）　Ｊに示されている２段パイプライン構
成の浮動小数点積和器のうちの浮動小数点累算器部分の
ブロック系統図である。

第４図の詳細な説明に入る前に浮動小数点フォーマット
、浮動小数点加算のアルゴリズムについて若干説明を行
なっておくことにする。

まず、浮動小数点フォーマントについて説明する。ここ
では、ＩＥＩＩ！Ｅ　７５４標準にある単精度浮動小数
点フォーマットを仮定する。第５図に、ＩＥＥＥ　７５
４標準にある単精度浮動小数点フォーマントを示す。本
フォーマントは、第５図に示されているフィールドＳ、
Ｅ、Ｆを用いて、数値 （−１）　ＩＸ　２　ｔｔ−′ｔｑ＞　Ｘ　（１、ｐ）
　　・・・・（１）を表現しており、各々符号、指数部
、仮数部と称するのが一般的である。また、条件（０＜
Ｅ＜２５５）を満足しているものを正規化数と称し、有
意な数を表現しているものとする。

第５図においてフィールドＦは仮数部の小数点以下の数
値を表わしているため、本フォーマントを用いてデータ
処理を行なう場合、２°の位に“１”を補う必要がある
。以降、この２°の位に補われる“１”を隠しビットと
称する。また、正規化浮動小数点フォーマットでは、式
（１）に示されているように仮数部は、１以上２未満に
保たれるよう調節し処理システムより出力される（正規
化処理）。

次に、浮動小数点の加算のアルゴリズムについて説明す
る。式（２１，（３１は特に、浮動小数点数の桁合わせ
のアルゴリズムについて説明した図である。

２’　　Ｘｌ、０Ｏ００・ ＋２ＩＯ×１００００ｇ上（２） 式（２）では、１６進数で表わすと、（４２０００００
０）　Ｈと（４４８０００００）　Ｈなる浮動小数点フ
ォーマントが入力された場合を示している。式（１）に
従って隠しビットを付加し、筆算で行なわれているよう
な表弐に再構成されている。

式（３）では、通常筆算で行なわれているように指数部
の値の異なる正規化浮動小数点数同士の加算においては
、指数の値の小さいデータを指数の値が同一となるよう
に表現し直しくこの指数の値を仮指数と称する。式（３
）では仮指数の値は１０である）、仮数部の加算を実行
する。これは、仮数部を指数の差分て与えられるビット
数（ここでは５ビツト）だけ下位側にシフトすることに
より実現できることは式（３）から明らかである。

式（４）、　（５）、　＋６）は特に正規化のアルゴリ
ズムを示したものである。式（６）では、仮数部の最下
位ピントすなわち２°の位に“１”が置かれた正規化フ
ォーマントとするため、指数の値を調整している。

これは、仮数部の上位から起算して最初の“１”が最上
位ビットになるように上位側にシフト処理し、また、そ
のシフト量分仮指数から減することにより実現される。

式（４）は桁合わせ、式（５）は正規化、式（６）は指
数の値を調整した後の数である。

２−”　　Ｘｌ、００ＱＯ・・・・・・０　・　・　・
　・　・（６）式（７）、　（８１は、やはり正規化ア
ルゴリズムを表わしたものであるが、式（７）、　＋８
）では、仮数部の加算の結果オーバーフローが生じた場
合を示している。

そして、２°の位に“１”が置かれた正規化フォーマン
トとするため、仮数部を１ビツト下位側にシフト処理し
、仮指数に１を加算することにより実現している。

２　’Ｘ１．００００・・・・・・Ｏ・　・　・　・　
・（８）以上、浮動小数点フォーマント、浮動小数点加
算のアルゴリズムについて説明した。

次に、従来技術について第４図に基づき説明する。２０
１は、入力された浮動小数点数の仮数部フィールドＦに
隠しビットを付加し、また、符号フィールドＳが“０”
すなわち入力されたデータが正数である場合は、その仮
数部をそのまま出力し、負である場合は、２の補数をと
ることにより仮数部を２の補数表現に変換する仮数補数
器である。

２０２は、入力された浮動小数点数データの各々の指数
部の差および仮指数を検出し出力する指数入力処理部で
ある。

２０３は、入力された浮動小数点数データのうち絶対値
の大きくない方のデータに属する仮数部を、指数入力処
理部２０２の出力する指数の差の値にしたがって下位側
ヘシフトする桁合せ処理部である。

２０４は、２の補数表現された仮数部データの加算を行
なう仮数演算処理部である。

２０５は、仮数演算処理部２０４より出力された結果デ
ータを所定の浮動小数点フォーマットに整えるために結
果データの状態にしたがって上位側もしくは下位側へシ
フト処理し、また、そのシフト値を出力する仮数正規化
処理部である。

例えば、所定のフォーマントがＩＥＥＥ　７５４標準で
ある場合は、 （Ａ）仮数部の演算結果の最上位のビットが単なる符号
の拡張である場合は、以下の２通りの処理の■、■の何
れかが実行される。

■仮数演算処理部２０４より出力された結果データが正
の数を表わしている時は、上位側から起算して最初に“
１″が現れるまでの“０”の数を検出し、この数だけ上
位側にシフト処理をする。

■仮数演算処理部２０４より出力された結果データが負
の数を表わしている時は、上位側から起算して最初に１
０″が現れるまでの“１”の数を検出し、この数だけ上
位側にシフト処理をする。

（Ｂ）仮数部の演算結果がオーバーフローした場合は、
下位側に１ピントシフト処理する。

上記（Ａ）は、式（４）〜（６）で示した正規化に対応
しているが、仮数部が２の補数表現をとっているため、
有意なビットは、正の数の場合は“１”、負の数の場合
は“０”となる。したがって、上の■■の場合わけが必
要となる。

（Ｂ）は、弐（７１，（８）で示した正規化アルゴリズ
ムに対応する。

２０６は、仮指数より仮数正規化処理部２０５の出力す
るシフト値を滅じ、結果指数を生成する指数正規化処理
部である。

２０７は、仮数正規化処理部２０５および指数正規化処
理部２０６より各々出力される結果データを仮数部２０
７ｂおよび指数部２０７ａに格納すると同時に、その出
力が指数入力処理部２０２、桁合せ処理部２０３に入力
されている結果レジスタである。

以上のように構成された浮動小数点累算器の動作は以下
のようである。

所田止 リセット信号Ｒ２００を論理値「０」とすることで結果
レジスタ２０７はリセフトされ、格納されているデータ
は０クリアされる。従って、指数入力処理部２０２２桁
合せ処理部２０３に入力されている一方の入力値はゼロ
となる。

靭田上直復■勤詐 浮動小数点数Ｄ２００が入力されると、仮数補数器２０
１においては、入力されたデータの仮数部の最上位ピン
トの上位側に隠しビットを付加する。

次に、入力されたデータの符号フィールドＳの論理値に
従って以下の動作のうちの一方を行なう。

すなわち、 ■符号フィールドＳが論理値ｒＯＪの場合は、入力デー
タが正であるので、仮数補数器２０１は入力データの仮
数部をそのまま出力する。

■符号フィールドＳが論理値ｒＮの場合は、入力データ
が負であるので、仮数補数器２０１は入力されたデータ
の仮数フィールドの２の補数をとり出力する。

入力データの指数部は指数入力処理部２０２に入力され
、指数入力処理部２０２の他方の入力には結果レジスタ
２０７のゼロクリアされた指数フィールド（値はゼロ）
が入力されている。したがって、指数入力処理部２０２
からは、指数差の値Ｅ、仮仮数数値が出力される。

従って、桁合せ処理部２０３は、ゼロクリアされた結果
レジスタ２０７から出力される仮数フィールドがＥビッ
ト分下位側にシフトされるが、入力される値がゼロであ
るため、シフトした結果もゼロとなる。

仮数演算処理部２０４において入力データの仮数フィー
ルドとゼロとの加算が行なわれ、結果として、入力され
た仮数フィールドがそのまま仮数正規化処理部２０５に
出力される。

仮数正規化処理部２０５においては、仮数補数器２０１
の出力値がそのまま入力されるので、入力されたデータ
が正の数であれば最上位のビットは「１」、また入力さ
れたデータが負の数であれば最上位ビットは「０」であ
るので、上位側へのシフト処理は行なわれず、そのまま
結果レジスタ２０７の仮数部２０７ｂに出力される。換
言すれば、ゼロビットシフト処理が行なわれた。

従って、指数正規化処理部２０６においても、入力され
る仮借数がそのまま結果レジスタ２０７の指数部２０７
ａへ出力される。つまり、仮借数からゼロを減すること
になる。

このように、初期化直後には、指数部の値については人
力されたデータの指数部の値が結果レジスタ２０７に格
納され、仮数部については、隠しと、トが付加され、符
号Ｓの論理値に応じて２の補数表現されて結果レジスタ
２０７に格納される。

以降の動作においては、仮数部は２の補数表現のまま処
理が実行される。

１塞皇軌作 初期化直後には、指数部については入力されたデータの
指数部の値がそのまま、仮数部については、隠しビット
が付加され、符号Ｓの論理値に応じて２の補数表現され
て、各々結果レジスタ２０７に格納される、という過程
を前の動作で説明した。

次に、結果レジスタ２０７に有意な値が格納されている
場合について説明する。第４図において、桁合せ処理部
２０３．指数入力処理部２０２の入力端には、結果レジ
スタ２０７に格納されている仮数部フィールドおよび指
数部フィールドが各々入力されている。

浮動小数点数０２００が入力されると、仮数補数器２０
１に入力された仮数部には、隠しビットが付加され、符
号フィールドＳの論理値にしたがって、符号無し表現か
ら２の補数表現に変換される。

指数入力処理部２０２では、入力されたデータの指数部
の値と結果レジスタ２０７の指数部２０７ａの値が比較
され、仮借数および桁合わせシフト値が出力される。

桁合せ処理部２０３では、上記桁合わせシフト値に従っ
て絶対値の大きくないほうのデータに属する仮数部に対
してシフト処理が行なわれる。

仮数演算処理部２０４では、２の補数表現された仮数部
同士の加算もしくは減算が行なわれる。

仮数正規化処理部２０５では、仮数部の演算結果の正負
にしたがって、最上位ビットに「１」もしくは「０」が
無い場合、上位側から起算して最初に「１」もしくは「
０」が現れるまでの「０」もしくは「１」の数を検出し
、この数だけ上位側にシフト処理をするか、あるいは演
算処理の結果オーバーフローが生じた場合には下位側に
１ビツトシフトするかの何れかの正規化処理が行なわれ
、結果を結果レジスタ２０７へ格納する。

指数正規化処理部２０６では、仮数正規化処理部２０５
で行なわれた正規化処理にしたがって、■仮数正規化処
理部２０５で上位側へのシフト処理が行なわれた場合は
、そのシフト数を仮借数より減じ、その結果を結果レジ
スタ２０７０指数部２０７ａに格納する。

■仮数正規化処理部２０５で下位側へのシフト処理が行
なわれた場合は、そのシフト数を仮借数に加算し、その
結果を結果レジスタ２０７の指数部２０７ａに格納する
。

以上、結果レジスタ２０７に格納されているデ−タに入
力されたデータが加算され、再び結果レジスタ２０７に
格納されるという浮動小数点累算器の動作について説明
した。

〔発明が解決しようとする課題〕

従来の浮動小数点累算器は、複雑な処理が必要なため、
クリティカルパスの長い論理回路により構成されていた
。そのため次の■、■の問題があった。

０１回の累算過程に要する時間が長い。

■連続して人力されるデータに対しては、そのうちの１
個のデータ処理が終了するまで他のデータを待機させる
必要があり、多数のデータに対し高速な処理が困難であ
る。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、連続して入力されるデータを待
たせることなく効率よく処理することのできる浮動小数
点累算器を得ることにある。

〔課題を解決するための手段〕

このような目的を達成するために本発明は、第１の浮動
小数点加算要素と結果を格納する結果レジスタとから成
る浮動小数点累算要素の複数個と、分配手段と、１又は
２以上の第２の浮動小数点加算要素とを設けるようにし
たものである。

〔作用〕

本発明による情報処理装置においては、連続して入力さ
れるデータを次々と異なる浮動小数点累算器に割り振る
。これにより、１個の入力データの累算が終了するまで
後続のデータを待機させることなく、浮動小数点累算が
並列分散的に行なわれる。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は、本発明による情報処理装置としての浮動小数
点累算器の一実施例を示すブロック系統図である。累算
を行なうべきデータは、図中の経路Ｄ１より与えられ、
結果は経路Ｄ２より出力される。

本実施例は、１２個のデータレジスタＲ１〜Ｒ１２、浮
動小数点加算器Ａ１〜Ａ７、入力セレクタＳｌ、入力し
た浮動小数点データ（以下「入力データ」と略称する）
の仮数部を前述のＩＥＥＥ　７５４標準フオーマント（
以下ｒＩ　ＥＥＥフォーマット」と略称する）における
表現から２の補数表現に変換する補数変換器Ｍ１．２の
補数表現からＩＥＥＥフォーマットに逆変換する補数逆
変換器Ｍ２、およびレジスタＲ１２に入るクロックにゲ
ートをかけるＮＡＮＤゲー）Ｇｌとから構成される。第
１図において、Ａ１−Ａ４は第１の浮動小数点加算要素
、Ａ５〜Ａ７は第２の浮動小数点加算要素、Ｓｌは分配
手段である。

累算処理を開始する前、レジスタＲ１−Ｒ１２は全て初
期化されており、全ビット「０」なるデータを有してい
る。この状態から累算を行なっていく場合について動作
を説明する。累算処理を行なわない時には、セレクタＳ
１の制御信号Ｃ１は「０」であり、全ビット「０」なる
データをセレクトしている。累算処理を開始するとき制
御信号Ｃ１は「ｌＪとされ、セレクタＳｌは本累算器に
対しデータ経路Ｄ１より与えられる入力データをセレク
トする。ここで、経路Ｄｉより与えられるデータとして
はＴＥＥＥフォーマットで表現された浮動小数点数を仮
定しているが、更に累算処理の最終項データであること
を示す“ＥＮＤ”フラグ領域を１ビー／　ト備えている
。経路Ｄ１より与えられるデータはクロックＴ１に同期
して与えられるものとする。予め述べておけば、本累算
器内のレジスタを制御しているクロックは第１図中でφ
１〜φ４およびＴｌにて示されているものであり、これ
らのタイムチャートを第６図に示す。第６図（ａ）、　
（ｂ）はクロックＴＩ、Ｔ２を示し、（Ｃ）　〜（ｆ）
はクロックφ１〜φ４を示す。

セレクタＳ１によりセレクトされたデータは、補数変換
器Ｍ１によってフォーマット変換された後、４つのレジ
スタＲ１〜Ｒ４のいずれが１つに格納される。補数変換
器Ｍｌは第４図の仮数補数器２０１と全（同じ作用をな
すものである。

経路Ｄｉより与えられたデータがレジスタＲ１〜Ｒ４の
いずれに格納されるかは、データが与えられたタイミン
グと各々のレジスタを制御するクロックφ１〜φ４のタ
イミングとによって定まる。

φ１〜φ４は全てＴ１の４倍の周期を持ち、φｌとφ２
．φ２とφ３．φ３とφ４そしてφ４とφ１は各々１／
４ずつ位相がずれている（第６図参照）。また、φｌ〜
φ４とＴ１の５つのクロックは全てに対して非重複の関
係を満たしている。したがって、仮に［ＤＴ、］　と称
するｎ番目のデータが与えられたのがφ１期間であった
ならば、［ＤＴ、］はφ１により制御されているレジス
タＲ１に格納される。次に、ｎ＋１番目のデータ［Ｄ’
ｒ　−−＋　３が［ＤＴ、］の直後に連続して与えられ
たなら、これはφ２期間であるから、［Ｄ　Ｔ　−＋　
］はレジスタＲ２に格納される。また、連続して与えら
れた［ＤＴ、、！］はレジスタＲ３、［ＤＴｆｉ−ｓ］
はレジスタＲ４に格納され、Ｔ１周期にして［ＤＴ、］
から４周期後に与えられた［ＤＴ、、４］は再びレジス
タＲ１に格納される。このようにＴ１に同期して与えら
れたデータは１／４ずつに分割され、レジスタＲ１−Ｒ
４に格納される。

さて、レジスタＲ１〜Ｒ４には、２項演算である浮動小
数点加算を行なうための２つのデータが格納される。そ
の１つは、前述したように、データ経路ＤＩより入力さ
れるデータであり、第１図のレジスタのｂｙ域に格納さ
れる。他の１つは、レジスタＲ５〜Ｒ８より各々フィー
ドバックされたデータであり、第１図のレジスタのａ領
域に格納される。レジスタＲ１〜Ｒ４に格納されている
データは各々、浮動小数点加算器Ａ１〜Ａ４により演算
処理を施された後、各々レジスタＲ５〜Ｒ８に格納され
る。それ故に、例えばレジスタＲＩＲ５および加算器Ａ
ｔをまとめて考えると、これらは１つの浮動小数点累算
要素を形成しており、レジスタＲ５に格納される内容は
得ようとする累算結果の部分和である。これはレジスタ
Ｒ７についても同様のことが言え、レジスタＲ６とＲ８
のｂＨ域についても同様である。

φ１期間に入力されたデータの累算経過はレジスタＲ５
に格納され、この内容はφ４に同期して次々と更新され
ていく。φ２期間に入力されたデータの累算経過はレジ
スタＲ６のｂ領域に格納され、この内容はφ１に同期し
て更新されていく。

φ４期間に更新されたレジスタＲ５のデータは、直後の
φ１期間にレジスタＲ６のａ領域へと転送されており、
レジスタＲ６のａ領域とｂ　ＴｉＮ域の加算を行なうこ
とにより、φ１期間とφ２期間に入力されたデータにつ
いて累算経過が得られる。この累算経過はレジスタＲ９
に格納され、φ４に同期して更新される。レジスタＲ９
に格納されているデータは、次のφ２期間にレジスタＲ
ＩＯのａ領域へ転送されるが、同時にφ３期間とφ４期
間に入力されたデータの累算経過がレジスタＲＩＯのｂ
領域に得られる。従って、レジスタＲＩＯのａ　ｅｆｔ
域とｂ領域の加算を行なうことによって、人力経路ＤＩ
より与えられた全データについての累算経過が得られ、
これをレジスタＲ１１に格納する。レジスタＲ１１の内
容はφ１に同期して更新される。

ここで、レジスタＲ１１に格納される内容を累算経過と
称したのは、次式（９）に示す値を得るのが目的である
ときに、レジスタＲ１１に得られているのは弐〇１＋１
に示す値だからである。

αω式においてｍ＝’ｎとなったことを確認したならば
累算処理は終了し、レジスタＲ１１に格納されているデ
ータは累算結果である。このとき信号Ｃ２はｒｌＪとさ
れ（ｍ≠ｎの場合は常にＣ２＝０である）、累算結果は
補数逆変換器Ｍ２によってＩＥＥＥフォーマットに再変
換された後、出力レジスタＲ１２へ送られる。

ここで重要なことは、全てのデータの累算が完了したこ
とを明確に知ることであるが、これには既に述べた“Ｅ
ＮＤ”フラグを用いる。浮動小数点加算器Ａ１〜Ａ７の
構成を表わすブロック系統を第２図に示す。同図におい
て、オアゲート（○Ｒゲー））８０６によって、入力デ
ータに付された”　ＥＮＤ”フラグは最終的にはレジス
タＲ１１にまで到着する。そしてレジスタＲ１１におけ
る“ＥＮＤ”フラグを信号Ｃ２とすれば、最終的な累算
結果のみを出力レジスタＲ１２に送ることができる。ま
た、レジスタＲ１２の“ＥＮＤ”フラグは、本累算器の
処理が完了したことを外部に告げる働きをする。処理完
了後レジスタＲ１２の読出しく本累算器外部への続出し
）が完了すれば、再びレジスタＲ１〜Ｒ１２までの全レ
ジスタを初期化信号（図示せず）により初期化し、次な
る累算データを待機する状態となる。これによって、一
連の処理は完了する。なお、累算を行なうべき最後のデ
ータ（“ＥＮＤ”フラグが「１」であるデータ）が入力
されるのは、φ１〜φ４いずれの期間でも構わない。更
に、最初のデータの入力、累算データ入力の一時停止お
よび再開のタイミングも、φ１〜φ４の期間を問わない
。

次に、第２図のブロック系統について簡単に説明する。

第２図の処理ブロック８０１〜８０５は第４図の処理ブ
ロック２０２〜２０６と全く同じである。各ブロックの
処理については従来技術の説明で既に述べたので、ここ
では述べない、第４図の仮数補数器２０１と結果レジス
タ２０７は加算器と分離して外付けとしたため、第２図
には含まれていない。オアゲート８０６については既に
述べた通りである。また、Ｄ８０１．Ｄ８０２は加算を
行なうべきデータを示しており、指数部Ｅ２の補数表現
の仮数部Ｃおよび“ＥＮＤ”フラグとから成る。

さらに補足の意味で、入力されるデータがどのような流
れをたどるかについて、各々のレジスタに格納されてい
るデータを示すことにより説明しているのが第３図のタ
イムチャートである。第３図は、φ１周期において第１
番目の累算を行なうべきデータ［ＤＴｌ］が入力され（
第３図由１．　（Ｃ）参照）、その後、連続してデータ
が入力された時の様子を示したものである。第３図にお
いて、（ａ）はクロックＴ１を示し、（ｄ）〜（ｆ）は
クロックφ２〜φ４、（ｇ）〜（ｒ）はレジスタＲ１〜
Ｒ１１を示す。第６図でレジスタの内容を「０」と記載
したところは、レジスタが初期化された状態にあり、数
値に直すならゼロとなるデータを有していることを示し
ている。

本実施例においては、φ１〜φ４の４種のクロックを用
いることにより、加算器Ａ１〜Ａ４により、４つの部分
和を求め、その総和をとったが、これはほんの−例であ
り、２つあるいは３つの部分和から総和を求めても、８
つあるいは９つの部分和から総和を求めてもよい。さら
に、Ｉ　ＥＥＥフォーマットとの変換は必ずしも必要な
いことは言うまでもないつ 〔発明の効果〕 以上説明したように本発明によれば、高速動作を実現す
る際のネックとなる処理に対し、その処理を多重にイン
タリーブして実効的な動作速度の向上を図ることにより
、先行する処理の結果をその前後の処理に反映させる必
要がある場合など、−ｉにパイプライン化によって高速
化を図り難い場合にも、高速処理が可能となる効果があ
る。

また、本発明によれば、累算を行なう場合のデータ入力
は連続であっても、あるいは断続であっても構わず、さ
らに、例えば終了用のフラグを使用すれば、累算処理の
終了を明確に把握でき、処理結果が容易に取り出せるな
ど、フレキシブルな応用の可能な浮動小数点累算器を構
成できるという効果がある。

【図面の簡単な説明】

第１図は本発明による情報処理装置の一実施例を示すブ
ロック系統図、第２図は第１図の浮動小数点加算器の構
成を示すブロック系統図、第３図は入力されるデータが
累算、加算の処理を受けながら流れていく様子をクロッ
クとともに示したタイムチャート、第４図は従来の情報
処理装置を示すブロック系統図、第５図はＩＥＥＥ　７
４５標準フオーマツトを示すフォーマント図、第６図は
クロックのタイムチャートである。 Ｒ１へＲ１２・・・レジスタ、Ａ１〜Ａ７・・・浮動小
数点加算器、Ｓｌ・・・セレクタ、Ｍｌ・・・補数変換
器、Ｍ２・・・補数逆変換器、ＤＩ、Ｄ２・・・経路。

Claims (1)

1. 【特許請求の範囲】 第１の浮動小数点加算要素と結果を格納する結果レジス
   タとから成る複数個の浮動小数点累算要素と、分配手段
   と、１又は２以上の第２の浮動小数点加算要素とを備え
   、 前記複数個の浮動小数点累算要素は互いに並列に接続さ
   れ、第１の浮動小数点加算要素の２つの入力のうちの１
   つには前記結果レジスタの内容をフィードバックして与
   え、 前記分配手段は、連続あるいは断続して入力される浮動
   小数点数を前記浮動小数点累算要素に分配し、 前記第２の浮動小数点加算要素は、前記浮動小数点累算
   要素に含まれる結果レジスタに格納されているデータで
   ある部分和を入力とし、全部分和の総和を求めることに
   より浮動小数点累算を行ない、 前記第１、第２の浮動小数点加算要素は、与えられた２
   つの浮動小数点数の指数部の差を検出する指数入力処理
   部と、この指数入力処理部によって検出された指数部の
   差に従って前記２つの浮動小数点数の仮数部の桁合わせ
   を行なう桁合せ処理部と、この桁合せ処理部によって桁
   合せを施された前記２つの浮動小数点数の仮数部の加算
   を行なう仮数演算部と、この仮数演算部より出力される
   仮数演算結果を所定の浮動小数点フォーマットに再構成
   するためにシフト処理を行なう仮数正規化処理部と、こ
   の仮数正規化処理部が前記仮数演算結果に対し施したシ
   フト量に応じて前記２つの浮動小数点数の指数部のうち
   大きな方に対し加算あるいは減算を行なう指数正規化処
   理部とから構成される ことを特徴とする情報処理装置。