JPH0667851A - オーバーフロー検出機能付き乗算装置 - Google Patents
オーバーフロー検出機能付き乗算装置Info
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Abstract
(57)【要約】
【目的】 ハードウェアの増加を抑えて、高速のオーバ
ーフロー検出機能を備えた乗算装置の提供を目的とす
る。 【構成】 乗数を格納する乗数レジスタと、被乗数を格
納する被乗数レジスタと、前記乗数レジスタの出力値を
左又は右からサーチし、最初に１が立っているビット番
号数を出力するプライオリティエンコーダと、前記被乗
数レジスタの出力を前記プライオリティエンコーダの出
力値に従って所定方向へシフトするシフターと、加算結
果が格納される加算結果レジスタと、前記シフト手段の
出力と加算結果が格納される加算結果レジスタとの出力
とを加算する加算器と、前記プライオリティエンコーダ
の出力のビットパターンから所定のマスクパターンを出
力するマスクパターン発生器と、前記マスクパターン発
生器から出力されるマスクパターンと前記被乗数レジス
タの出力値の論理積演算を行うＡＮＤ回路と、前記論理
積手段の出力と、前記加算手段から出力されるキャリー
成分の論理和演算を行うＯＲ回路とからなるオーバーフ
ロー検出機能付き乗算装置。
ーフロー検出機能を備えた乗算装置の提供を目的とす
る。 【構成】 乗数を格納する乗数レジスタと、被乗数を格
納する被乗数レジスタと、前記乗数レジスタの出力値を
左又は右からサーチし、最初に１が立っているビット番
号数を出力するプライオリティエンコーダと、前記被乗
数レジスタの出力を前記プライオリティエンコーダの出
力値に従って所定方向へシフトするシフターと、加算結
果が格納される加算結果レジスタと、前記シフト手段の
出力と加算結果が格納される加算結果レジスタとの出力
とを加算する加算器と、前記プライオリティエンコーダ
の出力のビットパターンから所定のマスクパターンを出
力するマスクパターン発生器と、前記マスクパターン発
生器から出力されるマスクパターンと前記被乗数レジス
タの出力値の論理積演算を行うＡＮＤ回路と、前記論理
積手段の出力と、前記加算手段から出力されるキャリー
成分の論理和演算を行うＯＲ回路とからなるオーバーフ
ロー検出機能付き乗算装置。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
データプロセッサに使用される乗算装置に関するもの
で、特に簡単なハードウェア構成で高速にオーバーフロ
ー検出を行う乗算装置に関する。
データプロセッサに使用される乗算装置に関するもの
で、特に簡単なハードウェア構成で高速にオーバーフロ
ー検出を行う乗算装置に関する。
【０００２】
【従来の技術】図２は、従来の乗算装置の構成図であ
る。同図において、Ｙは被乗数を格納するための３２ビ
ットのレジスタである。Ｘは乗数を格納するための３２
ビットのレジスタであり最終的な演算結果が格納され
る。Ｚは乗算途中の演算結果を格納する累積加算のため
の３２ビットレジスタである。ＡＤＤＥＲはレジスタＹ
とＺとの内容を加算する３２ビットの加算器である。Ｓ
ＥＬＥＣＴＯＲは、Ｘ＜３１＞が１のときはＡＤＤＥＲ
の出力値ＡＤＤ＜０：３１＞を出力し、Ｘ＜３１＞が０
のときはレジスタＺの内容Ｚ＜０：３１＞を出力する。
る。同図において、Ｙは被乗数を格納するための３２ビ
ットのレジスタである。Ｘは乗数を格納するための３２
ビットのレジスタであり最終的な演算結果が格納され
る。Ｚは乗算途中の演算結果を格納する累積加算のため
の３２ビットレジスタである。ＡＤＤＥＲはレジスタＹ
とＺとの内容を加算する３２ビットの加算器である。Ｓ
ＥＬＥＣＴＯＲは、Ｘ＜３１＞が１のときはＡＤＤＥＲ
の出力値ＡＤＤ＜０：３１＞を出力し、Ｘ＜３１＞が０
のときはレジスタＺの内容Ｚ＜０：３１＞を出力する。
【０００３】上記構成を有する従来の乗算装置の動作に
ついて以下に説明する。
ついて以下に説明する。
【０００４】まず、Ｚ＜０＞にＡＤＤＥＲのＣＡＲＲＹ
出力を書き込む。同時にＺ＜１：３１＞にＳＥＬ＜０：
３０＞を、Ｘ＜０＞にセレクタのビットはＸ＜１：３１
＞にＳＥＬ＜０：３０＞を書き込む。これにより、Ｘ＜
１：３０＞の内容が１ビット右にシフトする。
出力を書き込む。同時にＺ＜１：３１＞にＳＥＬ＜０：
３０＞を、Ｘ＜０＞にセレクタのビットはＸ＜１：３１
＞にＳＥＬ＜０：３０＞を書き込む。これにより、Ｘ＜
１：３０＞の内容が１ビット右にシフトする。
【０００５】以上の動作を第３図のタイミング図を用い
て具体的に説明する。ここでは、６×１３３＝７９８の
乗算処理が実行される。同図において、ＴＩＭＥは実行
時間、Ｙは被乗数を格納するレジスタＹの内容、Ｚは累
積結果の内容、Ｘは乗数の内容である。
て具体的に説明する。ここでは、６×１３３＝７９８の
乗算処理が実行される。同図において、ＴＩＭＥは実行
時間、Ｙは被乗数を格納するレジスタＹの内容、Ｚは累
積結果の内容、Ｘは乗数の内容である。
【０００６】Ｅ１は、レジスタＹへの書き込みを許可す
る制御信号であり、Ｅ１＝１のとき書き込み許可、Ｅ１
＝０のときはレジスタＹの値を保持する。
る制御信号であり、Ｅ１＝１のとき書き込み許可、Ｅ１
＝０のときはレジスタＹの値を保持する。
【０００７】Ｅ２は、レジスタＺへの書き込みを許可す
る制御信号であり、Ｅ２＝１のとき書き込み許可、Ｅ２
＝０のときレジスタＺはその内容を保持する。
る制御信号であり、Ｅ２＝１のとき書き込み許可、Ｅ２
＝０のときレジスタＺはその内容を保持する。
【０００８】Ｅ３は、レジスタＸへの書き込みを許可す
る制御信号であり、Ｅ３＝１のとき書き込みを許可し、
Ｅ３＝０のときレジスタＸはその内容を保持する。
る制御信号であり、Ｅ３＝１のとき書き込みを許可し、
Ｅ３＝０のときレジスタＸはその内容を保持する。
【０００９】例えば、ＴＩＭＥ＝００のとき、各レジス
タ、Ｘ，Ｙ，Ｚの内容は不定である。Ｅ２を１に設定す
る。
タ、Ｘ，Ｙ，Ｚの内容は不定である。Ｅ２を１に設定す
る。
【００１０】ＴＩＭＥ＝０１のとき、レジスタＺに値０
が書き込まれる。さらに、Ｅ１を１に設定する。
が書き込まれる。さらに、Ｅ１を１に設定する。
【００１１】ＴＩＭＥ＝０２のとき、レジスタＹに被乗
数６（００００…０１１０）が書き込まれる。そしてＥ
３＝１に設定する。
数６（００００…０１１０）が書き込まれる。そしてＥ
３＝１に設定する。
【００１２】ＴＩＭＥ＝０３のとき、レジスタＸに乗数
１３３（００００…０１００００１０１）が書き込まれ
る。この時間から乗算命令が実行される。乗算中は、Ｅ
２およびＥ３が１に設定される。Ｘ＜３１＞の値は１な
のでＡＤＤＥＲは、レジスタＹとＺとの内容を加算して
結果（００００…０１１０）を出力する。
１３３（００００…０１００００１０１）が書き込まれ
る。この時間から乗算命令が実行される。乗算中は、Ｅ
２およびＥ３が１に設定される。Ｘ＜３１＞の値は１な
のでＡＤＤＥＲは、レジスタＹとＺとの内容を加算して
結果（００００…０１１０）を出力する。
【００１３】ＴＩＭＥ＝０４のとき、Ｚ＜１：３１＞に
ＡＤＤＥＲでの加算結果ＳＥＬ＜０：３０＞の値が書き
込まれる。次にレジスタＸの値が右シフトされＸ＜０＞
に加算結果であるＳＥＬ＜０：３１＞のＳＥＬ＜３１＞
の値が書き込まれる。
ＡＤＤＥＲでの加算結果ＳＥＬ＜０：３０＞の値が書き
込まれる。次にレジスタＸの値が右シフトされＸ＜０＞
に加算結果であるＳＥＬ＜０：３１＞のＳＥＬ＜３１＞
の値が書き込まれる。
【００１４】この時、Ｘ＜３１＞＝０なので、ＳＥＬＥ
ＣＴＯＲはレジスタＺの値をそのまま出力する。
ＣＴＯＲはレジスタＺの値をそのまま出力する。
【００１５】以上の動作を３２回繰り返す。
【００１６】ＴＩＭＥ＝３５のとき、レジスタＸに乗算
結果の値である７９８（００００…１１０００１１１
０）が格納される。
結果の値である７９８（００００…１１０００１１１
０）が格納される。
【００１７】ここで、レジスタＺに格納された値は乗算
結果の上位３２ビットである。
結果の上位３２ビットである。
【００１８】上記説明した様に、従来の乗算装置では、
乗数の値が０のときもシフト動作を実行する構造になっ
ているので無駄な演算が多くなるという問題があった。
即ち上記の場合、データの種類にかかわらず演算は３２
回繰り返して実行されるため実行時間が長くかかるとい
う問題があった。
乗数の値が０のときもシフト動作を実行する構造になっ
ているので無駄な演算が多くなるという問題があった。
即ち上記の場合、データの種類にかかわらず演算は３２
回繰り返して実行されるため実行時間が長くかかるとい
う問題があった。
【００１９】そこで従来では、実行時間を速くするた
め、例えば第４図に示す構成を有する乗算装置が知られ
ている。
め、例えば第４図に示す構成を有する乗算装置が知られ
ている。
【００２０】同図において、ＱＲは乗数を格納する３２
ビットのレジスタである。ＰＲＥは、ＱＲの出力のビッ
トを左からサーチしてはじめて１が立っているビットの
番号を求め、その番号を表わすビット列の各ビットを反
転した値を出力するプライオリティエンコーダである。
ＱＲはＰＲＥによりサーチされた最初に１が立っている
ビットをリセットする機能を有している。またＱＲは、
ＱＲ自身の値が０になったことを検出する機能を有して
おりそれを外部へ伝えるためＱＲＺＥＲＯ信号を出力す
る。
ビットのレジスタである。ＰＲＥは、ＱＲの出力のビッ
トを左からサーチしてはじめて１が立っているビットの
番号を求め、その番号を表わすビット列の各ビットを反
転した値を出力するプライオリティエンコーダである。
ＱＲはＰＲＥによりサーチされた最初に１が立っている
ビットをリセットする機能を有している。またＱＲは、
ＱＲ自身の値が０になったことを検出する機能を有して
おりそれを外部へ伝えるためＱＲＺＥＲＯ信号を出力す
る。
【００２１】Ｙは、ＰＲＥからの出力を保持する５ビッ
トのレジスタである。Ｚは、被乗数を格納する３２ビッ
トのレジスタである。ＳＨＦは、Ｚの出力をＹの出力で
示されるビット数だけ左へシフトするシフターである。
ＸＬは、シフターの出力を格納する３２ビットのレジス
タ、ＸＲは、乗算演算の累積加算結果を格納する３２ビ
ットのレジスタである。ＡＤＤＥＲは、ＸＲとＸＬとの
内容を加算する加算器である。加算器ＡＤＤＥＲの出力
はＸＲに入力される。
トのレジスタである。Ｚは、被乗数を格納する３２ビッ
トのレジスタである。ＳＨＦは、Ｚの出力をＹの出力で
示されるビット数だけ左へシフトするシフターである。
ＸＬは、シフターの出力を格納する３２ビットのレジス
タ、ＸＲは、乗算演算の累積加算結果を格納する３２ビ
ットのレジスタである。ＡＤＤＥＲは、ＸＲとＸＬとの
内容を加算する加算器である。加算器ＡＤＤＥＲの出力
はＸＲに入力される。
【００２２】ＯＲはシフターＳＨＦから出力されたシフ
トアウトビット＜０：３１＞とＡＤＤＥＲから出力され
たＣＡＲＲＹ信号の論理和演算を行ない、オーバーフロ
ーの発生を外部へ伝える機能を持つ。
トアウトビット＜０：３１＞とＡＤＤＥＲから出力され
たＣＡＲＲＹ信号の論理和演算を行ない、オーバーフロ
ーの発生を外部へ伝える機能を持つ。
【００２３】次に、ＱＲの構成例を第５図を用いて説明
する。同図において、ＱＲＥＧは３２ビットのレジスタ
である。ＩＮＶはＰＲＥから出力されたＲＥＳＥＴ信号
ＰＲＥ＜０：４＞の値を反転するインバータである。Ｍ
ＳＫＢはインバータＩＮＶの出力により示されるビット
番号の値のみ０に設定され、それ以外のビットは１に設
定され出力するマスク発生器である。ＡＮＤは、ＱＲＥ
Ｇの出力と、ＭＳＫＢとの各ビット同士の論理積を実行
する演算器である。ＺＤＥＴはレジスタＱＲＥＧの値が
０であることを検出する０検出回路である。
する。同図において、ＱＲＥＧは３２ビットのレジスタ
である。ＩＮＶはＰＲＥから出力されたＲＥＳＥＴ信号
ＰＲＥ＜０：４＞の値を反転するインバータである。Ｍ
ＳＫＢはインバータＩＮＶの出力により示されるビット
番号の値のみ０に設定され、それ以外のビットは１に設
定され出力するマスク発生器である。ＡＮＤは、ＱＲＥ
Ｇの出力と、ＭＳＫＢとの各ビット同士の論理積を実行
する演算器である。ＺＤＥＴはレジスタＱＲＥＧの値が
０であることを検出する０検出回路である。
【００２４】第６図は第５図に示されるＱＲの構成要素
であるマスク発生器ＭＳＫＢの動作を示した真理値表で
ある。
であるマスク発生器ＭＳＫＢの動作を示した真理値表で
ある。
【００２５】まず入力（input ）として、プライオリテ
ィエンコーダＰＲＥにより最初の１が立っているビット
番号を示す値がＭＳＫＢに供給される。ＭＳＫＢの出力
（output）は図示の様に、入力（input ）のビット番号
の部分のみが０に設定される。
ィエンコーダＰＲＥにより最初の１が立っているビット
番号を示す値がＭＳＫＢに供給される。ＭＳＫＢの出力
（output）は図示の様に、入力（input ）のビット番号
の部分のみが０に設定される。
【００２６】次に、ＭＳＫＢとＱＲＥＧとの論理積が実
行され、結果はＱＲＥＧへ再び書き込まれる。これによ
り、ＱＲＥＧ内のサーチされたビットが０となる。
行され、結果はＱＲＥＧへ再び書き込まれる。これによ
り、ＱＲＥＧ内のサーチされたビットが０となる。
【００２７】次に、ＰＲＥの動作を第７図を用いて説明
する。まず、ＰＲＥの入力としてinput に示される値が
入力される。同図において“Ｘ”は“０”でも“１”で
もいずれの値でも良い。不定であることを示す。そし
て、ＰＲＥは、入力input を左側からサーチし、初めて
１が立っているビット番号を示す値の反転値（output）
を出力する。ＰＲＥはこの動作を１サイクル内で実行す
る。
する。まず、ＰＲＥの入力としてinput に示される値が
入力される。同図において“Ｘ”は“０”でも“１”で
もいずれの値でも良い。不定であることを示す。そし
て、ＰＲＥは、入力input を左側からサーチし、初めて
１が立っているビット番号を示す値の反転値（output）
を出力する。ＰＲＥはこの動作を１サイクル内で実行す
る。
【００２８】次にシフターＳＨＦの動作を第８図を用い
て説明する。
て説明する。
【００２９】シフターＳＨＦの入力としてシフトカウン
ト数（count ）が入力される。シフトカウント数はレジ
スタＹから供給される。シフトされるデータを２進数表
示した各ビットをｄ00，ｄ11，…，ｄ30，ｄ31とすると
ＳＨＦはinput をcount 数に従って左へシフトさせ図示
の様にシフト結果（output）を出力する。outputの右側
にはシフトカウント数と同じビット数の“０”を設定す
る。
ト数（count ）が入力される。シフトカウント数はレジ
スタＹから供給される。シフトされるデータを２進数表
示した各ビットをｄ00，ｄ11，…，ｄ30，ｄ31とすると
ＳＨＦはinput をcount 数に従って左へシフトさせ図示
の様にシフト結果（output）を出力する。outputの右側
にはシフトカウント数と同じビット数の“０”を設定す
る。
【００３０】上記した構成を有する従来の乗算装置の乗
算方法を第９図を用いて説明する。ここでは、３２ビッ
ト整数の乗算について説明する。同図において、
（ａ00，ａ01，…，ａ30，ａ31）は、被乗数を２進数表
示した各ビットを示す。（ｂ00，ｂ01，…，ｂ30，
ｂ31）は、乗数を２進数表示した各ビットを示す。
算方法を第９図を用いて説明する。ここでは、３２ビッ
ト整数の乗算について説明する。同図において、
（ａ00，ａ01，…，ａ30，ａ31）は、被乗数を２進数表
示した各ビットを示す。（ｂ00，ｂ01，…，ｂ30，
ｂ31）は、乗数を２進数表示した各ビットを示す。
【００３１】被乗数および乗数の入力値として３２ビッ
ト数を入力する。
ト数を入力する。
【００３２】次に、乗算は被乗数にｂ31を乗じた結果
と、被乗数を１ビット左シフトした結果に次のｂ30を乗
じた結果と、これらをｂ00まで３２回繰り返しそれぞれ
の結果を加算して答が得られる。
と、被乗数を１ビット左シフトした結果に次のｂ30を乗
じた結果と、これらをｂ00まで３２回繰り返しそれぞれ
の結果を加算して答が得られる。
【００３３】加算結果は６４ビットで得られるが、各乗
算の累積結果レジスタが３２ビットである場合、乗算結
果の下位３２ビットだけが累積結果レジスタにストアさ
れる。この場合乗算結果としての上位３２ビット内に１
が立つとオーバーフローエラーになる。
算の累積結果レジスタが３２ビットである場合、乗算結
果の下位３２ビットだけが累積結果レジスタにストアさ
れる。この場合乗算結果としての上位３２ビット内に１
が立つとオーバーフローエラーになる。
【００３４】ところで、第９図において、乗数（ｂ00…
ｂ31）の中で値が０であるビットに関する乗算処理は実
行する必要はない。乗数のビットが０のとき、そのビッ
トと被乗数を掛けた結果は０であるから累積加算する必
要はない。従って、乗数のビットで値がのビットのみ乗
算処理を行なえば、それだけ実行クロック数が少なくて
すむ。
ｂ31）の中で値が０であるビットに関する乗算処理は実
行する必要はない。乗数のビットが０のとき、そのビッ
トと被乗数を掛けた結果は０であるから累積加算する必
要はない。従って、乗数のビットで値がのビットのみ乗
算処理を行なえば、それだけ実行クロック数が少なくて
すむ。
【００３５】以下、第４図の乗算装置を用いて、乗算６
×１３３＝７９８を行った例を示す。
×１３３＝７９８を行った例を示す。
【００３６】図中で、ＴＩＭＥは、実行時間を表わす。
【００３７】Ｚ は、被乗数を格納するレジスタの
内容を表わす。
内容を表わす。
【００３８】ＱＲ は、乗数を格納するレジスタの内
容を表わす。
容を表わす。
【００３９】Ｙ は、乗数のビットを左からサーチ
して初めて１になるビット番号の反転が入っている。
して初めて１になるビット番号の反転が入っている。
【００４０】ＸＬ は、シフターＳＨＦの出力結果で
ある。
ある。
【００４１】ＸＲ は、累積加算結果である。
【００４２】ＺＥ は、Ｚの書き込みを許可する信号
であり、ＺＥ＝１のとき書き込み、０のときＺＥは前の
値を保持する。
であり、ＺＥ＝１のとき書き込み、０のときＺＥは前の
値を保持する。
【００４３】ＱＲＥ は、ＱＲの書き込みを許可する信
号。ＱＲＥ＝１のとき書き込み、０のときＱＲは前の値
を保持する。
号。ＱＲＥ＝１のとき書き込み、０のときＱＲは前の値
を保持する。
【００４４】ＹＥ は、Ｙの書き込みを許可する信
号。ＹＥ＝１のとき書き込み、０のときＹＥは前の値を
保持する。
号。ＹＥ＝１のとき書き込み、０のときＹＥは前の値を
保持する。
【００４５】ＸＬＥ は、ＸＬの書き込みを許可する信
号。ＸＬＥ＝１のとき書き込み、０のときＸＬは前の値
を保持する。
号。ＸＬＥ＝１のとき書き込み、０のときＸＬは前の値
を保持する。
【００４６】ＸＲＥ は、ＸＲの書き込みを許可する信
号。ＸＲＥ＝１のとき書き込み、０のときＸＲは前の値
を保持する。
号。ＸＲＥ＝１のとき書き込み、０のときＸＲは前の値
を保持する。
【００４７】時間ＴＩＭＥに従って乗算処理の流れを説
明する。
明する。
【００４８】ＴＩＭＥ００：このときレジスタの内容は
不定である。ＺＥ＝１にする。
不定である。ＺＥ＝１にする。
【００４９】ＴＩＭＥ０１：Ｚに被乗数６（００００…
０１１０）が書き込まれる。
０１１０）が書き込まれる。
【００５０】ＱＲＥ＝１にする。
【００５１】ＴＩＭＥ０２：ＱＲに乗数１３３（０００
０…１００００１０１）が書き込まれる。ＸＲＥ＝１に
する。
０…１００００１０１）が書き込まれる。ＸＲＥ＝１に
する。
【００５２】ＴＩＭＥ０３：ＴＭＰＲに初期値０が書き
込まれる。ＱＲＥ＝１にしてサーチされたＱＲのビット
をリセットする。ＹＥ＝１にする。
込まれる。ＱＲＥ＝１にしてサーチされたＱＲのビット
をリセットする。ＹＥ＝１にする。
【００５３】ＴＩＭＥ０４：ＱＲがリセットされる。Ｒ
ＬＴにビット番号（００１１１）が書き込まれる。ＱＲ
Ｅ＝１にしてサーチされたＱＲのビットをリセットす
る。ＹＥ＝１にしてビット番号ＹＥに書き込む。
ＬＴにビット番号（００１１１）が書き込まれる。ＱＲ
Ｅ＝１にしてサーチされたＱＲのビットをリセットす
る。ＹＥ＝１にしてビット番号ＹＥに書き込む。
【００５４】ＸＬＥ＝１にして、ＸＬにＺをＹに示され
たカウント数だけシフトして書き込む。
たカウント数だけシフトして書き込む。
【００５５】ＴＩＭＥ０５：ＱＲがリセットされる。Ｙ
にビット番号（００１１１）が書き込まれる。ＱＲＥ＝
１にしてサーチされたＱＲのビットをリセットする。Ｘ
Ｌにシフト結果が書き込まれる。
にビット番号（００１１１）が書き込まれる。ＱＲＥ＝
１にしてサーチされたＱＲのビットをリセットする。Ｘ
Ｌにシフト結果が書き込まれる。
【００５６】時間０５，０６，０７で乗算命令を実行て
いる。シフターＳＨＦ、プライオリティエンコーダＰＲ
Ｅ、加算器ＡＤＤＥＲが同時に動作している。乗算中に
ＱＲが０になるとＱＲ内のＺＤＥＴはＱＲが０であるこ
とを示す信号（ＱＲＺＥＲＯ）を１にする。これは乗算
が終了したことを意味する。
いる。シフターＳＨＦ、プライオリティエンコーダＰＲ
Ｅ、加算器ＡＤＤＥＲが同時に動作している。乗算中に
ＱＲが０になるとＱＲ内のＺＤＥＴはＱＲが０であるこ
とを示す信号（ＱＲＺＥＲＯ）を１にする。これは乗算
が終了したことを意味する。
【００５７】この様に従来の乗算装置は、第９図に示す
様に乗数のビット０（ｂ00）が１であれば、ＰＲＥは
（１１１１１）を出力する（第７図）。（１１１１１）
が入力されるとＳＨＦは（ａ00…ａ31）を３１ビット左
シフトする（第８図）。シフトした結果は累積レジスタ
（ＴＭＰＲ）に累積される。ｂ00が０であればこのビッ
トに関する演算は行われない。同様にＰＲＥがサーチし
た（ｂ00…ｂ31）中の値が１となるビットの番号によっ
て、第７図に従った結果を出力して、シフターＳＨＦは
第８図に従ってシフトし、結果を累積加算することによ
って乗算を実現している。
様に乗数のビット０（ｂ00）が１であれば、ＰＲＥは
（１１１１１）を出力する（第７図）。（１１１１１）
が入力されるとＳＨＦは（ａ00…ａ31）を３１ビット左
シフトする（第８図）。シフトした結果は累積レジスタ
（ＴＭＰＲ）に累積される。ｂ00が０であればこのビッ
トに関する演算は行われない。同様にＰＲＥがサーチし
た（ｂ00…ｂ31）中の値が１となるビットの番号によっ
て、第７図に従った結果を出力して、シフターＳＨＦは
第８図に従ってシフトし、結果を累積加算することによ
って乗算を実現している。
【００５８】次に上記構成および動作を有する高速化さ
れた従来の乗算装置におけるオーバーフローの検出につ
いて以下に説明する。
れた従来の乗算装置におけるオーバーフローの検出につ
いて以下に説明する。
【００５９】乗算結果は３２ビット×３２ビットの場
合、６４ビットで得られる。しかし、結果を格納する場
所のビット数が３２ビットである場合、乗算結果が３２
ビットで表現できなければオーバーフローエラーとな
り、これを検出する手段が必要となる。図２に示した従
来の乗算装置の場合、乗算結果の上位３２ビットはレジ
スタＺへ、下位３２ビットはレジスタＸへ格納されるの
で、この乗算装置の場合、乗算後にレジスタＺの各ビッ
トに一つでも１が存在するとオーバーフローが生じたこ
とになる。
合、６４ビットで得られる。しかし、結果を格納する場
所のビット数が３２ビットである場合、乗算結果が３２
ビットで表現できなければオーバーフローエラーとな
り、これを検出する手段が必要となる。図２に示した従
来の乗算装置の場合、乗算結果の上位３２ビットはレジ
スタＺへ、下位３２ビットはレジスタＸへ格納されるの
で、この乗算装置の場合、乗算後にレジスタＺの各ビッ
トに一つでも１が存在するとオーバーフローが生じたこ
とになる。
【００６０】即ち、被乗数および乗数が３２ビット×３
２ビットである乗算の結果は６４ビットで得られるが、
結果を格納する場所のビット数が３２ビットの場合、結
果が３２ビットで表現できなければ、オーバーフローエ
ラーを検出する必要がある。例えば、図２に示した従来
の乗算装置では、乗算結果の上位３２ビットがＺに、下
位３２ビットがＸに得られるので、乗算演算後にＺを検
査して、０でなければオーバーフローとなる。
２ビットである乗算の結果は６４ビットで得られるが、
結果を格納する場所のビット数が３２ビットの場合、結
果が３２ビットで表現できなければ、オーバーフローエ
ラーを検出する必要がある。例えば、図２に示した従来
の乗算装置では、乗算結果の上位３２ビットがＺに、下
位３２ビットがＸに得られるので、乗算演算後にＺを検
査して、０でなければオーバーフローとなる。
【００６１】図４の場合、乗算結果レジスタが３２ビッ
トなので、図２のような検出手段が使用できない。
トなので、図２のような検出手段が使用できない。
【００６２】図４の場合、オーバーフローが生じる原因
としては以下の様な場合が考えられる。
としては以下の様な場合が考えられる。
【００６３】（１）被乗数をシフトしたとき結果が３２
ビットで表現できなかった場合。即ち、シフト動作によ
って桁あふれが生じた場合（この場合はシフターからシ
フトアウトビットを出力させる）。
ビットで表現できなかった場合。即ち、シフト動作によ
って桁あふれが生じた場合（この場合はシフターからシ
フトアウトビットを出力させる）。
【００６４】（２）被乗数のシフト結果を累積加算した
とき、キャリー出力が生じた場合。そして、図４に示す
従来の乗算装置では、これらのオーバーフローを検出す
るため、上記シフトアウトビット出力と加算器ＡＤＤＥ
Ｒからのキャリーとの論理和（ＯＲ）を計算することで
オーバーフローが発生したことを検出していた。
とき、キャリー出力が生じた場合。そして、図４に示す
従来の乗算装置では、これらのオーバーフローを検出す
るため、上記シフトアウトビット出力と加算器ＡＤＤＥ
Ｒからのキャリーとの論理和（ＯＲ）を計算することで
オーバーフローが発生したことを検出していた。
【００６５】図４に示される従来のオーバーフロー検出
機能を有する乗算装置では、シフターＳＨＦからは、シ
フトアウトビット＜０：３１＞がＯＲ回路の一方の入力
へ送られる。また、加算器ＡＤＤＥＲからはキャリービ
ットがＯＲ回路の他方の入力へ送られる。ＯＲ回路はこ
れらの論理和を実行し、オーバーフローの発生を検出し
ていた。これを図９について説明すると、同図におい
て、“result[0:31]”と書かれた部分より左側、即ち乗
算結果上位３２ビット内に１が出現すればオーバーフロ
ーである。検出方法は、以下のまたはが成立すると
オーバーフローが発生したことになる。
機能を有する乗算装置では、シフターＳＨＦからは、シ
フトアウトビット＜０：３１＞がＯＲ回路の一方の入力
へ送られる。また、加算器ＡＤＤＥＲからはキャリービ
ットがＯＲ回路の他方の入力へ送られる。ＯＲ回路はこ
れらの論理和を実行し、オーバーフローの発生を検出し
ていた。これを図９について説明すると、同図におい
て、“result[0:31]”と書かれた部分より左側、即ち乗
算結果上位３２ビット内に１が出現すればオーバーフロ
ーである。検出方法は、以下のまたはが成立すると
オーバーフローが発生したことになる。
【００６６】シフトアウトビット（シフトして左側に
はみ出した部分）に１が存在する場合。
はみ出した部分）に１が存在する場合。
【００６７】累積加算中に加算器のキャリー出力（桁
上げ）が１になった場合。
上げ）が１になった場合。
【００６８】前述した様に図２に示した従来の乗算装置
では、乗算結果が６４ビットにより得られる。従って上
位３２ビットの内容を調べることによりオーバーフロー
の検出は容易にできる。しかし、この乗算装置は、乗算
処理に多くの時間がかかるという欠点がある。
では、乗算結果が６４ビットにより得られる。従って上
位３２ビットの内容を調べることによりオーバーフロー
の検出は容易にできる。しかし、この乗算装置は、乗算
処理に多くの時間がかかるという欠点がある。
【００６９】
【発明が解決しようとする課題】以上説明した様に、従
来の乗算装置では、シフターからシフトアウトビットを
出力するためシフターの面積が倍になり、このためハー
ドウェアが大きくなるという問題があった。さらに、シ
フターの負荷容量が増加し、このためシフター自身の動
作速度が遅くなるという欠点があった。
来の乗算装置では、シフターからシフトアウトビットを
出力するためシフターの面積が倍になり、このためハー
ドウェアが大きくなるという問題があった。さらに、シ
フターの負荷容量が増加し、このためシフター自身の動
作速度が遅くなるという欠点があった。
【００７０】本発明は、上記した従来の乗算装置の有す
る課題を解決するためのもので、その目的は、ハードウ
ェアを増大することなく高速に乗算演算を行ない、かつ
乗算時のオーバーフローを高速に検出することのできる
乗算装置を提供することにある。
る課題を解決するためのもので、その目的は、ハードウ
ェアを増大することなく高速に乗算演算を行ない、かつ
乗算時のオーバーフローを高速に検出することのできる
乗算装置を提供することにある。
【００７１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の請求項１に記載のオーバーフロー検出機能
付き乗算装置は、乗数を格納する乗数レジスタと、被乗
数を格納する被乗数レジスタと、前記乗数レジスタの最
上位ビット又は最下位ビットからサーチし最初に１が立
っているビット番号数を出力する検出手段と、前記被乗
数レジスタの出力を前記検出手段の出力値に従って所定
方向へシフトするシフト手段と、加算結果が格納される
加算結果レジスタと、前記シフト手段の出力と加算結果
が格納される加算結果レジスタとの出力とを加算する加
算手段と、前記検出手段の出力のビットパターンから所
定のマスクパターンを出力するマスクパターン発生手段
と、前記マスクパターン発生手段から出力されるマスク
パターンと前記被乗数レジスタの出力値の論理積演算を
行う論理積手段と、前記論理積手段の出力と、前記加算
手段から出力されるキャリー成分の論理和演算を行う論
理和手段とから構成されることを特徴としている。
に、本発明の請求項１に記載のオーバーフロー検出機能
付き乗算装置は、乗数を格納する乗数レジスタと、被乗
数を格納する被乗数レジスタと、前記乗数レジスタの最
上位ビット又は最下位ビットからサーチし最初に１が立
っているビット番号数を出力する検出手段と、前記被乗
数レジスタの出力を前記検出手段の出力値に従って所定
方向へシフトするシフト手段と、加算結果が格納される
加算結果レジスタと、前記シフト手段の出力と加算結果
が格納される加算結果レジスタとの出力とを加算する加
算手段と、前記検出手段の出力のビットパターンから所
定のマスクパターンを出力するマスクパターン発生手段
と、前記マスクパターン発生手段から出力されるマスク
パターンと前記被乗数レジスタの出力値の論理積演算を
行う論理積手段と、前記論理積手段の出力と、前記加算
手段から出力されるキャリー成分の論理和演算を行う論
理和手段とから構成されることを特徴としている。
【００７２】また、請求項４に記載のオーバーフロー検
出機能付き乗算装置は、乗数を格納する乗数レジスタ
と、被乗数を格納する被乗数レジスタと、前記乗数レジ
スタの最上位ビット又は最下位ビットからサーチし最初
に１が立っているビット番号数を出力する検出手段と、
前記検出手段の内容を一時的に格納する検出結果格納手
段と、前記被乗数レジスタの出力を前記検出結果格納手
段の値に従って所定方向へシフトするシフト手段と、前
記シフト手段の内容を一時的に格納するシフト結果格納
手段と、加算結果が格納される加算結果レジスタと、前
記シフト結果格納手段の出力と加算結果が格納される加
算結果レジスタとの出力とを加算する加算手段と、前記
検出手段の出力のビットパターンから所定のマスクパタ
ーンを出力するマスクパターン発生手段と、前記マスク
パターン発生手段から出力されるマスクパターンと前記
被乗数レジスタの出力値の論理積演算を行う論理積手段
と、前記論理積手段の出力と、前記加算手段から出力さ
れるキャリー成分の論理和演算を行う論理和手段とから
構成されることを特徴としている。
出機能付き乗算装置は、乗数を格納する乗数レジスタ
と、被乗数を格納する被乗数レジスタと、前記乗数レジ
スタの最上位ビット又は最下位ビットからサーチし最初
に１が立っているビット番号数を出力する検出手段と、
前記検出手段の内容を一時的に格納する検出結果格納手
段と、前記被乗数レジスタの出力を前記検出結果格納手
段の値に従って所定方向へシフトするシフト手段と、前
記シフト手段の内容を一時的に格納するシフト結果格納
手段と、加算結果が格納される加算結果レジスタと、前
記シフト結果格納手段の出力と加算結果が格納される加
算結果レジスタとの出力とを加算する加算手段と、前記
検出手段の出力のビットパターンから所定のマスクパタ
ーンを出力するマスクパターン発生手段と、前記マスク
パターン発生手段から出力されるマスクパターンと前記
被乗数レジスタの出力値の論理積演算を行う論理積手段
と、前記論理積手段の出力と、前記加算手段から出力さ
れるキャリー成分の論理和演算を行う論理和手段とから
構成されることを特徴としている。
【００７３】また、請求項６に記載のオーバーフロー検
出機能付き乗算装置は、請求項１および４に記載の乗算
装置において、前記乗数レジスタは、前記検出手段の出
力値に基づいて前記所定のパターンとは異なるパターン
を出力させる第二のマスクパターン発生手段と、前記乗
数値を格納する乗数格納レジスタと、前記乗数格納レジ
スタと前記第二のマスクパターン発生手段との論理積演
算を行う乗数論理積演算手段とから構成され、該乗数レ
ジスタは該乗数格納レジスタの値がゼロになったことを
検出する機能を有することを特徴としている。
出機能付き乗算装置は、請求項１および４に記載の乗算
装置において、前記乗数レジスタは、前記検出手段の出
力値に基づいて前記所定のパターンとは異なるパターン
を出力させる第二のマスクパターン発生手段と、前記乗
数値を格納する乗数格納レジスタと、前記乗数格納レジ
スタと前記第二のマスクパターン発生手段との論理積演
算を行う乗数論理積演算手段とから構成され、該乗数レ
ジスタは該乗数格納レジスタの値がゼロになったことを
検出する機能を有することを特徴としている。
【００７４】
【作用】上記構成を有するオーバーフロー検出機能付き
乗算装置では、検出手段（例えばプライオリティエンコ
ーダ）からの出力値から、所定のビットパターンを持つ
マスクパターンを出力し、被乗数とのＡＮＤ演算を行
い、その演算結果と加算器からのキャリー出力値とのＯ
Ｒ演算を行ない、高速オーバーフロー検出を行ってい
る。また、該マスクパターンの反転値である反転マスク
パターンを乗数のリセットに使用することも可能なので
オーバーフロー検出器を簡単なハードウェア構成で実現
することができる。
乗算装置では、検出手段（例えばプライオリティエンコ
ーダ）からの出力値から、所定のビットパターンを持つ
マスクパターンを出力し、被乗数とのＡＮＤ演算を行
い、その演算結果と加算器からのキャリー出力値とのＯ
Ｒ演算を行ない、高速オーバーフロー検出を行ってい
る。また、該マスクパターンの反転値である反転マスク
パターンを乗数のリセットに使用することも可能なので
オーバーフロー検出器を簡単なハードウェア構成で実現
することができる。
【００７５】
【実施例】以下、本発明のオーバーフロー検出機能付乗
算装置の実施例を図面を参照しながら説明する。
算装置の実施例を図面を参照しながら説明する。
【００７６】第１図は、本発明の乗算装置の構成図であ
る。同図において、ＱＲは乗数を格納する３２ビットの
レジスタ、ＰＲＥはＱＲからの出力の全ビットをサーチ
して最初に１が立っているビット番号を求め、その番号
を表わすビット列の各ビットを反転した値を出力するプ
ライオリティエンコーダである。また、ＱＲはＰＲＥか
ら出力されたリセット信号ＲＥＳＥＴにより、ＰＲＥに
よりサーチされた最初の１が立っているビットをリセッ
ト（０にする）する機能を有している。さらに、ＱＲは
ＱＲ自身の値が０になったことを検出する機能を有して
おり、それを外部へ伝えるためＱＲＺＥＲＯ信号を出力
する。ＬＬＴは被乗数を格納する３２ビットのレジスタ
である。ＳＨＦはＰＲＥから出力されるビット数に従っ
てＬＬＴの内容を左へシフトするシフターである。ＴＭ
ＰＲは加算器ＡＤＤＥＲの出力を累積して蓄積するレジ
スタであり、ＡＤＤＥＲはＳＨＦからの出力値とＴＭＰ
Ｒからの出力値を加算し、その結果をＴＭＰＲへ格納す
る。
る。同図において、ＱＲは乗数を格納する３２ビットの
レジスタ、ＰＲＥはＱＲからの出力の全ビットをサーチ
して最初に１が立っているビット番号を求め、その番号
を表わすビット列の各ビットを反転した値を出力するプ
ライオリティエンコーダである。また、ＱＲはＰＲＥか
ら出力されたリセット信号ＲＥＳＥＴにより、ＰＲＥに
よりサーチされた最初の１が立っているビットをリセッ
ト（０にする）する機能を有している。さらに、ＱＲは
ＱＲ自身の値が０になったことを検出する機能を有して
おり、それを外部へ伝えるためＱＲＺＥＲＯ信号を出力
する。ＬＬＴは被乗数を格納する３２ビットのレジスタ
である。ＳＨＦはＰＲＥから出力されるビット数に従っ
てＬＬＴの内容を左へシフトするシフターである。ＴＭ
ＰＲは加算器ＡＤＤＥＲの出力を累積して蓄積するレジ
スタであり、ＡＤＤＥＲはＳＨＦからの出力値とＴＭＰ
Ｒからの出力値を加算し、その結果をＴＭＰＲへ格納す
る。
【００７７】そして乗算演算時のオーバーフローを検出
するため、本実施例の乗算装置は、マスク発生器ＭＳＫ
Ａ、被乗数ＬＬＴとＭＳＫＡの出力との論理積をとる論
理演算器ＡＮＤ、およびＡＮＤの出力と加算器ＡＤＤＥ
Ｒからのキャリー出力のＯＲ演算を行なう演算器ＯＲか
ら構成されるオーバーフロー検出器ＯＶＦＤが付加され
ている。
するため、本実施例の乗算装置は、マスク発生器ＭＳＫ
Ａ、被乗数ＬＬＴとＭＳＫＡの出力との論理積をとる論
理演算器ＡＮＤ、およびＡＮＤの出力と加算器ＡＤＤＥ
Ｒからのキャリー出力のＯＲ演算を行なう演算器ＯＲか
ら構成されるオーバーフロー検出器ＯＶＦＤが付加され
ている。
【００７８】第１１図は、ＭＳＫＡの動作を示した図で
ある。同図において、出力（output）が１となる部分
は、入力（input ）に加えられたシフト数だけシフトし
た場合に左側にはみ出る部分を示している。このＭＳＫ
Ａで得られるマスクパターンと、被乗数であるＬＬＴ内
の各ビットとの論理積をＡＮＤにて計算し、結果として
得られるビット列の中に一つでも１が存在すればシフト
アウトビット列内に１が存在することがわかる。この様
に本実施例の乗算装置のオーバーフロー検出機能は、Ａ
ＮＤの出力とＡＤＤＥＲからのキャリー出力とのＯＲ演
算をＯＲにて行なうことにより、乗算中にオーバーフロ
ーが発生したことを検出できる。乗算中にオーバーフロ
ーが発生すると、ＯＲの出力ＯＶＦの値が１となる。乗
算命令の実行中にＯＶＦの値が一回でも１となると、演
算結果は３２ビットで表現できないためオーバーフロー
の発生を検出することができる。
ある。同図において、出力（output）が１となる部分
は、入力（input ）に加えられたシフト数だけシフトし
た場合に左側にはみ出る部分を示している。このＭＳＫ
Ａで得られるマスクパターンと、被乗数であるＬＬＴ内
の各ビットとの論理積をＡＮＤにて計算し、結果として
得られるビット列の中に一つでも１が存在すればシフト
アウトビット列内に１が存在することがわかる。この様
に本実施例の乗算装置のオーバーフロー検出機能は、Ａ
ＮＤの出力とＡＤＤＥＲからのキャリー出力とのＯＲ演
算をＯＲにて行なうことにより、乗算中にオーバーフロ
ーが発生したことを検出できる。乗算中にオーバーフロ
ーが発生すると、ＯＲの出力ＯＶＦの値が１となる。乗
算命令の実行中にＯＶＦの値が一回でも１となると、演
算結果は３２ビットで表現できないためオーバーフロー
の発生を検出することができる。
【００７９】以下に上記した実施例における乗算装置を
マイクロプログラム制御により実現する場合の構成例を
第１２図を用いて説明する。
マイクロプログラム制御により実現する場合の構成例を
第１２図を用いて説明する。
【００８０】同図において、ＭＲＯＭはマイクロ命令を
格納する読みだし専用メモリ、ＭＩＲはＭＲＯＭから読
み出したマイクロ命令を保持するレジスタ、ＲＡＲはマ
イクロ命令のアドレスを格納するレジスタ、ＪＵＭＰＲ
はマイクロ命令の分岐アドレスを格納するレジスタ、Ｓ
ＥＬはＲＡＲとＪＵＭＰＲを選択してＭＲＯＭに供給す
るためのセレクタ、ＩＮＣはマイクロ命令のアドレスを
カウントアップする、ＳＡＤＲは乗算命令の先頭アドレ
スを提供する信号、ＥＮＤは命令の実行が終わったこと
を示す信号、ＭＵＬはＥＮＤ信号によりＩＮＣとＳＡＤ
Ｒを選択してＲＡＲに供給するセレクタ本発明の乗算
器、ＧＲは演算するデータや演算した結果を格納するレ
ジスタ群、ＦＬＧはオーバーフローなどの情報を格納す
るフラグである。
格納する読みだし専用メモリ、ＭＩＲはＭＲＯＭから読
み出したマイクロ命令を保持するレジスタ、ＲＡＲはマ
イクロ命令のアドレスを格納するレジスタ、ＪＵＭＰＲ
はマイクロ命令の分岐アドレスを格納するレジスタ、Ｓ
ＥＬはＲＡＲとＪＵＭＰＲを選択してＭＲＯＭに供給す
るためのセレクタ、ＩＮＣはマイクロ命令のアドレスを
カウントアップする、ＳＡＤＲは乗算命令の先頭アドレ
スを提供する信号、ＥＮＤは命令の実行が終わったこと
を示す信号、ＭＵＬはＥＮＤ信号によりＩＮＣとＳＡＤ
Ｒを選択してＲＡＲに供給するセレクタ本発明の乗算
器、ＧＲは演算するデータや演算した結果を格納するレ
ジスタ群、ＦＬＧはオーバーフローなどの情報を格納す
るフラグである。
【００８１】上記構成を有するマイクロプログラム制御
により動作する乗算装置の動作を以下に説明する。
により動作する乗算装置の動作を以下に説明する。
【００８２】まず、前の命令の実行が終わるとＥＮＤが
１になり、次の命令（乗算命令）のアドレスがＳＡＤＲ
に供給される。次に、乗算命令のアドレスがＲＡＲに書
き込まれて乗算命令のマイクロ命令群がＭＲＯＭから読
み出されて順次実行される。乗算命令の実行中はまず、
乗数と被乗数がＧＲからＭＵＬに書き込まれる。そし
て、ＲＡＲにはカウントアップされたマイクロ命令アド
レスが書き込まれて次々に実行される。乗算命令の実行
中にＱＲが０になり演算が終わると、ＱＲＺＥＲＯが１
になり、セレクタはＪＵＭＰＲを選択する。次にＪＵＭ
ＰＲには乗算命令の後処理のプログラムのアドレスが格
納されている。乗算結果がＭＵＬからＧＲに書き込まれ
る。そして、乗算中にオーバーフローが発生するとＯＶ
Ｒが１になりＦＬＧにオーバーフローが発生したことが
書き込まれる。
１になり、次の命令（乗算命令）のアドレスがＳＡＤＲ
に供給される。次に、乗算命令のアドレスがＲＡＲに書
き込まれて乗算命令のマイクロ命令群がＭＲＯＭから読
み出されて順次実行される。乗算命令の実行中はまず、
乗数と被乗数がＧＲからＭＵＬに書き込まれる。そし
て、ＲＡＲにはカウントアップされたマイクロ命令アド
レスが書き込まれて次々に実行される。乗算命令の実行
中にＱＲが０になり演算が終わると、ＱＲＺＥＲＯが１
になり、セレクタはＪＵＭＰＲを選択する。次にＪＵＭ
ＰＲには乗算命令の後処理のプログラムのアドレスが格
納されている。乗算結果がＭＵＬからＧＲに書き込まれ
る。そして、乗算中にオーバーフローが発生するとＯＶ
Ｒが１になりＦＬＧにオーバーフローが発生したことが
書き込まれる。
【００８３】次に、第１３図を用いて本発明の第２実施
例を説明する。尚、同図において、第１図に示した本発
明の第１実施例と同一の構成要素は同一の機能を有す
る。第１図に示した実施例と本実施例との違いは、シフ
ターＳＨＦと加算器ＡＤＤＥＲとの間にＳＨＦの出力を
一時的に格納する３２ビットのレジスタＴＭＰＬを付加
した点である。この様にＴＭＰＬを付加したことにより
ＰＲＥの出力からＳＨＦを通ってＡＤＤＥＲに入り、Ｔ
ＭＰＲへ加算結果を書き込む信号経路の遅延時間を減少
させることができる。
例を説明する。尚、同図において、第１図に示した本発
明の第１実施例と同一の構成要素は同一の機能を有す
る。第１図に示した実施例と本実施例との違いは、シフ
ターＳＨＦと加算器ＡＤＤＥＲとの間にＳＨＦの出力を
一時的に格納する３２ビットのレジスタＴＭＰＬを付加
した点である。この様にＴＭＰＬを付加したことにより
ＰＲＥの出力からＳＨＦを通ってＡＤＤＥＲに入り、Ｔ
ＭＰＲへ加算結果を書き込む信号経路の遅延時間を減少
させることができる。
【００８４】次に、第１４図を用いて本発明の第３実施
例を説明する。本実施例においては、第１３図に示した
本発明の第２実施例と同一の構成要素は同一の機能を有
している。第１３図の実施例と本実施例との違いは、プ
ライオリティエンコーダＰＲＥとシフターＳＨＦとの間
に、ＰＲＥの出力を格納する５ビットのレジスタＲＬＴ
を付加したことである。この構成により、各構成要素を
適当なブロックに分け、それぞれの動作を異なるステー
ジで実行することができ、例えば、パイプライン処理に
用いることができるので、加算演算の実行速度を向上さ
せることができる。
例を説明する。本実施例においては、第１３図に示した
本発明の第２実施例と同一の構成要素は同一の機能を有
している。第１３図の実施例と本実施例との違いは、プ
ライオリティエンコーダＰＲＥとシフターＳＨＦとの間
に、ＰＲＥの出力を格納する５ビットのレジスタＲＬＴ
を付加したことである。この構成により、各構成要素を
適当なブロックに分け、それぞれの動作を異なるステー
ジで実行することができ、例えば、パイプライン処理に
用いることができるので、加算演算の実行速度を向上さ
せることができる。
【００８５】ところで上記した図１３に示したオーバー
フロー検出機能付乗算装置において、マスクパターン発
生装置ＭＳＫＡから出力されるマスクパターンを用いて
図５に示したＱＲの構成要素であるマスクパターン発生
器ＭＳＫＢのマスクパターンを出力することができる。
つまり、ＭＳＫＡの出力を用いてＱＲのリセット用のデ
ータを作成することができる。図１５は上記した機能を
実現するマスクパターン発生器の実施例を示す。同図に
おいて、ＭＳＫＡから出力されたマスクパターン１１１
１００００は、１ビット左シフトされた値（１１１００
０００）と反転された値（００００１１１１）とのＯＲ
演算を行なう。得られた値（１１１０１１１１）はマス
クパターン発生器ＭＳＫＢの反転値となっているので、
ＱＲ内にとり込み使用することができる。この様にＭＳ
ＫＡから出力されるマスクパターンを用いて容易に図５
内に示したＭＳＫＢのマスクパターンを作れるのでマス
クパターン発生器の回路を共用できる。これにより、ハ
ードウェアの削減を図ることができる。
フロー検出機能付乗算装置において、マスクパターン発
生装置ＭＳＫＡから出力されるマスクパターンを用いて
図５に示したＱＲの構成要素であるマスクパターン発生
器ＭＳＫＢのマスクパターンを出力することができる。
つまり、ＭＳＫＡの出力を用いてＱＲのリセット用のデ
ータを作成することができる。図１５は上記した機能を
実現するマスクパターン発生器の実施例を示す。同図に
おいて、ＭＳＫＡから出力されたマスクパターン１１１
１００００は、１ビット左シフトされた値（１１１００
０００）と反転された値（００００１１１１）とのＯＲ
演算を行なう。得られた値（１１１０１１１１）はマス
クパターン発生器ＭＳＫＢの反転値となっているので、
ＱＲ内にとり込み使用することができる。この様にＭＳ
ＫＡから出力されるマスクパターンを用いて容易に図５
内に示したＭＳＫＢのマスクパターンを作れるのでマス
クパターン発生器の回路を共用できる。これにより、ハ
ードウェアの削減を図ることができる。
【００８６】
【発明の効果】上記説明した様に、本発明のオーバーフ
ロー検出機能付乗算装置では、プライオリティエンコー
ダの出力値からマスクパターンを発生させ、被乗数との
ＡＮＤ演算を行ない、その結果と加算器からのキャリー
出力とのＯＲ演算を行ない、オーバーフロー発生の検出
を行なっているので、少ないハードウェア構成で高速に
オーバーフローの発生の検出を行なうことができる。
ロー検出機能付乗算装置では、プライオリティエンコー
ダの出力値からマスクパターンを発生させ、被乗数との
ＡＮＤ演算を行ない、その結果と加算器からのキャリー
出力とのＯＲ演算を行ない、オーバーフロー発生の検出
を行なっているので、少ないハードウェア構成で高速に
オーバーフローの発生の検出を行なうことができる。
【図１】本発明の第一実施例であるオーバーフロー検出
機能付乗算装置の構成図である。
機能付乗算装置の構成図である。
【図２】従来の乗算装置の基本構成図である。
【図３】図２の従来の乗算装置の各レジスタの内容を示
す図である。
す図である。
【図４】従来のオーバーフロー検出機能付乗算装置の構
成図である。
成図である。
【図５】図４の乗算装置の構成要素である乗数を格納す
るレジスタＱＲの構成図である。
るレジスタＱＲの構成図である。
【図６】図５に示すＱＲの動作を説明する図である。
【図７】図４の乗算装置の構成要素であるプライオリテ
ィエンコーダＰＲＥの動作を説明する図である。
ィエンコーダＰＲＥの動作を説明する図である。
【図８】図４の乗算装置の構成要素であるシフターＳＨ
Ｆの動作を説明する図である。
Ｆの動作を説明する図である。
【図９】図４の乗算装置の乗算演算の原理を説明する図
である。
である。
【図１０】図１に示した乗算装置の動作を説明する図で
ある。
ある。
【図１１】図１に示した乗算装置の構成要素であるマス
クパターン発生器ＭＳＫＡの動作を説明する図である。
クパターン発生器ＭＳＫＡの動作を説明する図である。
【図１２】図１に示した乗算装置をマイクロプログラム
制御方式を用いて実現した構成図である。
制御方式を用いて実現した構成図である。
【図１３】本発明の第二実施例であるオーバーフロー検
出機能付乗算装置の構成図である。
出機能付乗算装置の構成図である。
【図１４】本発明の第三実施例であるオーバーフロー検
出機能付乗算装置の構成図である。
出機能付乗算装置の構成図である。
【図１５】図１の乗算装置におけるマスクパターン発生
器の他実施例の構成図である。
器の他実施例の構成図である。
ＱＲ 乗数を格納する３２ビットのレジスタ ＰＲＥ プライオリティエンコーダ ＬＬＴ 被乗数を格納する３２ビットのレジスタ ＳＨＦ シフター ＡＤＤＥＲ 加算器 ＴＭＰＲ 累積加算結果を格納する３２ビットのレジス
タ ＯＶＦＤ オーバーフロー検出器 ＭＳＫＡ マスクパターン発生器 ＡＮＤ ＡＮＤ演算器 ＯＲ ＯＲ演算器
タ ＯＶＦＤ オーバーフロー検出器 ＭＳＫＡ マスクパターン発生器 ＡＮＤ ＡＮＤ演算器 ＯＲ ＯＲ演算器
Claims (6)
- 【請求項１】 乗数を格納する乗数レジスタと、 被乗数を格納する被乗数レジスタと、 前記乗数レジスタの最上位ビット又は最下位ビットから
サーチし最初に１が立っているビット番号数を出力する
検出手段と、 前記被乗数レジスタの出力を前記検出手段の出力値に従
って所定方向へシフトするシフト手段と、 加算結果が格納される加算結果レジスタと、 前記シフト手段の出力と加算結果が格納される加算結果
レジスタとの出力とを加算する加算手段と、 前記検出手段の出力のビットパターンから所定のマスク
パターンを出力するマスクパターン発生手段と、 前記マスクパターン発生手段から出力されるマスクパタ
ーンと前記被乗数レジスタの出力値の論理積演算を行う
論理積手段と、 前記論理積手段の出力と、前記加算手段から出力される
キャリー成分の論理和演算を行う論理和手段とから構成
されること、 を特徴とするオーバーフロー検出機能付き乗算装置。 - 【請求項２】 前記シフト手段と前記加算手段の間に、
前記シフト手段の内容を一時的に格納するシフト結果格
納手段を有することを特徴とする請求項１に記載の乗算
装置。 - 【請求項３】 前記検出手段と前記シフト手段との間
に、前記検出手段の内容を一時的に格納する検出結果格
納手段を有することを特徴とする請求項１に記載の乗算
装置。 - 【請求項４】 乗数を格納する乗数レジスタと、 被乗数を格納する被乗数レジスタと、 前記乗数レジスタの最上位ビット又は最下位ビットから
サーチし最初に１が立っているビット番号数を出力する
検出手段と、 前記検出手段の内容を一時的に格納する検出結果格納手
段と、 前記被乗数レジスタの出力を前記検出結果格納手段の値
に従って所定方向へシフトするシフト手段と、 前記シフト手段の内容を一時的に格納するシフト結果格
納手段と、 加算結果が格納される加算結果レジスタと；前記シフト
結果格納手段の出力と加算結果が格納される加算結果レ
ジスタとの出力とを加算する加算手段と、 前記検出手段の出力のビットパターンから所定のマスク
パターンを出力するマスクパターン発生手段と、 前記マスクパターン発生手段から出力されるマスクパタ
ーンと前記被乗数レジスタの出力値の論理積演算を行う
論理積手段と、 前記論理積手段の出力と、前記加算手段から出力される
キャリー成分の論理和演算を行う論理和手段とから構成
されること、 を特徴とするオーバーフロー検出機能付き乗算装置。 - 【請求項５】 前記検出手段はプライオリティエンコー
ダから構成され、該プライオリティエンコーダは、前記
乗算レジスタの出力値を左又は右からサーチし最初に１
が立っているビットを検出し、そのビット番号を表す値
を出力することを特徴とする請求項１および４に記載の
乗算装置。 - 【請求項６】 前記乗数レジスタは、前記検出手段の出
力値に基づいて前記所定のパターンとは異なるパターン
を出力させる第二のマスクパターン発生手段と、 前記乗数値を格納する乗数格納レジスタと、 前記乗数格納レジスタと前記第二のマスクパターン発生
手段との論理積演算を行う乗数論理積演算手段とから構
成され、 該乗数レジスタは該乗数格納レジスタの値がゼロになっ
たことを検出する機能を有すること、 を特徴とする請求項１および４に記載の乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04219113A JP3081710B2 (ja) | 1992-08-18 | 1992-08-18 | オーバーフロー検出機能付き乗算装置 |
| US08/103,680 US5539685A (en) | 1992-08-18 | 1993-08-10 | Multiplier device with overflow detection function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04219113A JP3081710B2 (ja) | 1992-08-18 | 1992-08-18 | オーバーフロー検出機能付き乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0667851A true JPH0667851A (ja) | 1994-03-11 |
| JP3081710B2 JP3081710B2 (ja) | 2000-08-28 |
Family
ID=16730458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04219113A Expired - Lifetime JP3081710B2 (ja) | 1992-08-18 | 1992-08-18 | オーバーフロー検出機能付き乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5539685A (ja) |
| JP (1) | JP3081710B2 (ja) |
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| US6078940A (en) * | 1997-01-24 | 2000-06-20 | Texas Instruments Incorporated | Microprocessor with an instruction for multiply and left shift with saturate |
| US5870320A (en) * | 1997-06-23 | 1999-02-09 | Sun Microsystems, Inc. | Method for reducing a computational result to the range boundaries of a signed 16-bit integer in case of overflow |
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| US5954786A (en) * | 1997-06-23 | 1999-09-21 | Sun Microsystems, Inc. | Method for directing a parallel processing computing device to form an absolute valve of a signed valve |
| US5887181A (en) * | 1997-06-23 | 1999-03-23 | Sun Microsystems, Inc. | Method and apparatus for reducing a computational result to the range boundaries of an unsigned 8-bit integer in case of overflow |
| US6073150A (en) * | 1997-06-23 | 2000-06-06 | Sun Microsystems, Inc. | Apparatus for directing a parallel processing computing device to form an absolute value of a signed value |
| GB9826592D0 (en) * | 1998-12-04 | 1999-01-27 | Systolix Limited | A serial binary multiplier |
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| KR100403194B1 (ko) * | 2000-06-21 | 2003-10-23 | 주식회사 에이디칩스 | 승산장치 |
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| US20040167954A1 (en) * | 2003-02-21 | 2004-08-26 | Infineon Technologies North America Corp. | Overflow detection system for multiplication |
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| US7774399B2 (en) * | 2007-09-24 | 2010-08-10 | Vns Portfolio Llc | Shift-add based parallel multiplication |
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-
1992
- 1992-08-18 JP JP04219113A patent/JP3081710B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-10 US US08/103,680 patent/US5539685A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3081710B2 (ja) | 2000-08-28 |
| US5539685A (en) | 1996-07-23 |
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