JPH0431132B2 - - Google Patents
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- Publication number
- JPH0431132B2 JPH0431132B2 JP59252926A JP25292684A JPH0431132B2 JP H0431132 B2 JPH0431132 B2 JP H0431132B2 JP 59252926 A JP59252926 A JP 59252926A JP 25292684 A JP25292684 A JP 25292684A JP H0431132 B2 JPH0431132 B2 JP H0431132B2
- Authority
- JP
- Japan
- Prior art keywords
- pipeline
- processing
- pipeline processing
- parallel
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列パイプライン処理におけるオーバ
ーヘツドをダミー遅延を用いて除くようにした並
列パイプライン処理装置に関する。
ーヘツドをダミー遅延を用いて除くようにした並
列パイプライン処理装置に関する。
デイジタル処理装置には複雑な処理を高速に処
理する１つの手段としてのパイプライン処理回路
が組み込まれている。このパイプライン処理回路
は、基本的には処理対象データの処理を時系列の
中に振り分けて順次に遂行するものであるが、そ
の処理の複雑性が高度になると、パイプライン処
理がその当初において企画したところを思う存分
に発揮し得なくなるので、その改善が要求される
ようになつて来ている。
理する１つの手段としてのパイプライン処理回路
が組み込まれている。このパイプライン処理回路
は、基本的には処理対象データの処理を時系列の
中に振り分けて順次に遂行するものであるが、そ
の処理の複雑性が高度になると、パイプライン処
理がその当初において企画したところを思う存分
に発揮し得なくなるので、その改善が要求される
ようになつて来ている。
従来のパイプライン処理形式には、第７図の７
−１に示すように単一のパイプラインを用いる単
一パイプライン処理と、第７図の７−２に示すよ
うに複数のパイプラインを用いてパイプライン相
互間で処理の切換えを行ないつつ、所要のデータ
処理を行なう並列パイプライン処理とがある。図
中の↑又は↓は相互パイプライン処理における同
期制御を意味する。
−１に示すように単一のパイプラインを用いる単
一パイプライン処理と、第７図の７−２に示すよ
うに複数のパイプラインを用いてパイプライン相
互間で処理の切換えを行ないつつ、所要のデータ
処理を行なう並列パイプライン処理とがある。図
中の↑又は↓は相互パイプライン処理における同
期制御を意味する。
これらパイプライン処理のうちの前者により高
度にして複雑な処理を行なう場合には、パイプラ
インの単一性に起因してそのスループツトタイム
が長くなつてしまうという欠点がある。これに対
して、後者はパイプラインの複数性からスループ
ツトタイムは小さくなるが、それらパイプライン
相互間で同期をとりながら処理を進めることが不
可欠の要件となるため管理（監視）回路等、同期
をとるための回路の動作がその処理に介在し、こ
れがため高度にして複雑な処理を行なう場合にそ
の処理回路にボトルネツクとなるところが生じて
しまうという不具合が存在する。
度にして複雑な処理を行なう場合には、パイプラ
インの単一性に起因してそのスループツトタイム
が長くなつてしまうという欠点がある。これに対
して、後者はパイプラインの複数性からスループ
ツトタイムは小さくなるが、それらパイプライン
相互間で同期をとりながら処理を進めることが不
可欠の要件となるため管理（監視）回路等、同期
をとるための回路の動作がその処理に介在し、こ
れがため高度にして複雑な処理を行なう場合にそ
の処理回路にボトルネツクとなるところが生じて
しまうという不具合が存在する。
本発明は上述の問題点を解決した並列パイプラ
イン処理装置を提供するもので、入力データ列に
予め決められた順序の演算を行う並列パイプライ
ンであつて、或るパイプライン内の或るパイプラ
イン処理部は、他のパイプライン内の前記或るパ
イプライン処理部に対し前段となるパイプライン
処理部の演算結果に従つて、前記予め決められた
順序の演算の内の所定の演算を行う並列パイプラ
イン処理装置において、前記他のパイプライン内
の前記前段となるパイプライン処理部の終了時刻
に、該前段となるパイプライン処理部に対応する
前記他方のパイプライン内のパイプライン処理部
の出力を出力せしめる遅延を与えるダミー遅延手
段を前記他方のパイプライン内のパイプライン処
理部の出力に設け、そのダミー遅延手段の出力を
前記前段となるパイプライン処理部の出力と共
に、前記或るパイプライン内の前記前段となるパ
イプライン処理部に接続される次段のパイプライ
ン処理部の入力へ供給するようして構成したもの
である。
イン処理装置を提供するもので、入力データ列に
予め決められた順序の演算を行う並列パイプライ
ンであつて、或るパイプライン内の或るパイプラ
イン処理部は、他のパイプライン内の前記或るパ
イプライン処理部に対し前段となるパイプライン
処理部の演算結果に従つて、前記予め決められた
順序の演算の内の所定の演算を行う並列パイプラ
イン処理装置において、前記他のパイプライン内
の前記前段となるパイプライン処理部の終了時刻
に、該前段となるパイプライン処理部に対応する
前記他方のパイプライン内のパイプライン処理部
の出力を出力せしめる遅延を与えるダミー遅延手
段を前記他方のパイプライン内のパイプライン処
理部の出力に設け、そのダミー遅延手段の出力を
前記前段となるパイプライン処理部の出力と共
に、前記或るパイプライン内の前記前段となるパ
イプライン処理部に接続される次段のパイプライ
ン処理部の入力へ供給するようして構成したもの
である。
本発明装置によれば、並列パイプライン処理相
互間で処理が進められつつある場合に、その或る
パイプライン内の或るパイプライン処理部の処理
が終了する時刻に、ダミー遅延手段から他のパイ
プラインの内の前記或るパイプライン処理部に対
し前段となるパイプライン処理部の出力が出力さ
れて来るから、前記或るパイプラインの或るパイ
プライン処理部の次段のパイプライン処理部への
入力は、時間的に整合されて、つまり同期が取ら
れて入力される。従つて、この次段のパイプライ
ン処理部での演算に支障を来さず、演算を適正に
行うことができる。
互間で処理が進められつつある場合に、その或る
パイプライン内の或るパイプライン処理部の処理
が終了する時刻に、ダミー遅延手段から他のパイ
プラインの内の前記或るパイプライン処理部に対
し前段となるパイプライン処理部の出力が出力さ
れて来るから、前記或るパイプラインの或るパイ
プライン処理部の次段のパイプライン処理部への
入力は、時間的に整合されて、つまり同期が取ら
れて入力される。従つて、この次段のパイプライ
ン処理部での演算に支障を来さず、演算を適正に
行うことができる。
従つて、従来のような同期制御回路を必要とす
ることなく、高度にして複雑な相互関係を有する
パイプライン処理を高速に遂行し得る。
ることなく、高度にして複雑な相互関係を有する
パイプライン処理を高速に遂行し得る。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は本発明を実施する画像処理装置で、こ
れは入力画像１を読み取る装置（図示せず）から
のデイジタル画像データはデイジタル画像処理部
を構成するネツトワーク回路２の予め決められた
入力に供給されるようになつており、このネツト
ワーク回路２の接続態様は種々に定義可能とさ
れ、その定義により複数の高速演算処理部３1乃
至３6の任意の組み合わせを生ぜしめ、以つて一
連のパイプライン処理系を構築して高速にして複
雑な画像処理を遂行し得るように構成されて成る
ものである。
れは入力画像１を読み取る装置（図示せず）から
のデイジタル画像データはデイジタル画像処理部
を構成するネツトワーク回路２の予め決められた
入力に供給されるようになつており、このネツト
ワーク回路２の接続態様は種々に定義可能とさ
れ、その定義により複数の高速演算処理部３1乃
至３6の任意の組み合わせを生ぜしめ、以つて一
連のパイプライン処理系を構築して高速にして複
雑な画像処理を遂行し得るように構成されて成る
ものである。
このような装置において、第２図に示すような
構成のデイジタル画像処理部を上述の定義により
形成せしめたとすると、このデイジタル画像処理
部により２枚の画像間の減算（図中のフレーム間
演算部４を減算部とする。）により両画像間に変
化のある部分だけが抽出される。この処理系の構
築は動画像での高速変化点の抽出に有利なものと
なる。そして、この系における同期の問題は何ら
生じない。それは２枚のの画像間は一致している
からである。
構成のデイジタル画像処理部を上述の定義により
形成せしめたとすると、このデイジタル画像処理
部により２枚の画像間の減算（図中のフレーム間
演算部４を減算部とする。）により両画像間に変
化のある部分だけが抽出される。この処理系の構
築は動画像での高速変化点の抽出に有利なものと
なる。そして、この系における同期の問題は何ら
生じない。それは２枚のの画像間は一致している
からである。
このような画像間の演算処理の中には、第３図
に示すような“エツジ強調”演算を施すような場
合には、画像間の同期がとれなくなつて来る。こ
の処理系における空間フイルタ５は３×３等の近
傍データを使いその周りとの関係からその中央画
素を決定するものであり、フレーム間演算部６は
２枚の画像間の加算を行なうものであるが、その
空間フイルタ５はその演算に数百画像分のパイプ
ライン遅延を生じさせつつ後続する大量のデータ
にその処理を行なうものであるから、フレーム間
演算を行なわんとしても直続する２枚の画像間の
対応（同期）がとれない、換言すれば、第４図の
４−１に示す如く同期制御のためのオーバーヘツ
ドが生ずることになる。
に示すような“エツジ強調”演算を施すような場
合には、画像間の同期がとれなくなつて来る。こ
の処理系における空間フイルタ５は３×３等の近
傍データを使いその周りとの関係からその中央画
素を決定するものであり、フレーム間演算部６は
２枚の画像間の加算を行なうものであるが、その
空間フイルタ５はその演算に数百画像分のパイプ
ライン遅延を生じさせつつ後続する大量のデータ
にその処理を行なうものであるから、フレーム間
演算を行なわんとしても直続する２枚の画像間の
対応（同期）がとれない、換言すれば、第４図の
４−１に示す如く同期制御のためのオーバーヘツ
ドが生ずることになる。
そこで、第５図に示す如く入力をダミー遅延部
７を介してフレーム間演算部６に接続する。ダミ
ー遅延部７は空間フイルタ５における演算（処
理）遅延に相当する遅延を入力データに与えるも
のである。かくすることより、全体のパイプライ
ンの同期をとる。即ち同期制御のためのオーバー
ヘツドを全く無くす（第４図の４−２参照）こと
が可能になり、高度にして複雑なデータ処理の円
満なる実現を達成し得る。このように、パイプラ
イン処理における位相ずれは生じないから、画像
処理、特にTV信号の実時間処理において必要と
なる１画素当たり83.3乃至120nsec程度の高速処
理であつても上述のような“エツジ強調”等各種
演算を上述本発明パイプライン処理の中でたやす
く実現し得る。
７を介してフレーム間演算部６に接続する。ダミ
ー遅延部７は空間フイルタ５における演算（処
理）遅延に相当する遅延を入力データに与えるも
のである。かくすることより、全体のパイプライ
ンの同期をとる。即ち同期制御のためのオーバー
ヘツドを全く無くす（第４図の４−２参照）こと
が可能になり、高度にして複雑なデータ処理の円
満なる実現を達成し得る。このように、パイプラ
イン処理における位相ずれは生じないから、画像
処理、特にTV信号の実時間処理において必要と
なる１画素当たり83.3乃至120nsec程度の高速処
理であつても上述のような“エツジ強調”等各種
演算を上述本発明パイプライン処理の中でたやす
く実現し得る。
このようなパイプライン処理を可能にするダミ
ー遅延部として用い得るダミー遅延回路の例を第
６図に示す。この図において、２０は遅延用メモ
リであり、このメモリ２０に書き込まれ、そして
読み出されるデータの数はレジスタ２１にセツト
される。２２はカウンタであり、最初のデータが
遅延用メモリ２０に書き込まれんとするとき、カ
ウンタ２２にその先頭アドレスにあつて該アドレ
スに最初のデータが書き込まれる。後続のデータ
が遅延用メモリ２０に到達する時刻には、カウン
タ２２はクロツクによつてそのデータを書き込む
アドレスに更新される。この更新は各データ毎に
生ぜしめられる。その更新アドレスの各々はレジ
スタ２１の値、即ち書込み最終アドレスと比較器
２３で比較される。そして、これら両アドレスが
一致するとき、比較器２３から出力信号、即ちカ
ウンタ２２をリセツトする信号が発生され、該信
号によつてカウンタ２２はリセツトされる。こう
して、遅延用メモリ２０に供給されるアドレスは
その先頭アドレスに戻される。このようなアドレ
ス制御によつて、遅延用メモリ２０は任意の深さ
を有する先入れ先出し（FIFO）方式のメモリと
して動作し、所要の遅延を入力データに与える。
ー遅延部として用い得るダミー遅延回路の例を第
６図に示す。この図において、２０は遅延用メモ
リであり、このメモリ２０に書き込まれ、そして
読み出されるデータの数はレジスタ２１にセツト
される。２２はカウンタであり、最初のデータが
遅延用メモリ２０に書き込まれんとするとき、カ
ウンタ２２にその先頭アドレスにあつて該アドレ
スに最初のデータが書き込まれる。後続のデータ
が遅延用メモリ２０に到達する時刻には、カウン
タ２２はクロツクによつてそのデータを書き込む
アドレスに更新される。この更新は各データ毎に
生ぜしめられる。その更新アドレスの各々はレジ
スタ２１の値、即ち書込み最終アドレスと比較器
２３で比較される。そして、これら両アドレスが
一致するとき、比較器２３から出力信号、即ちカ
ウンタ２２をリセツトする信号が発生され、該信
号によつてカウンタ２２はリセツトされる。こう
して、遅延用メモリ２０に供給されるアドレスは
その先頭アドレスに戻される。このようなアドレ
ス制御によつて、遅延用メモリ２０は任意の深さ
を有する先入れ先出し（FIFO）方式のメモリと
して動作し、所要の遅延を入力データに与える。
なお、このダミー遅延回路は一例に過ぎない。
以上説明したように、本発明によれば、
並列パイプライン処理におけるパイプライン
相互間の同期を完全にとり得る、 従つて、高度にして複雑なデータ処理を高速
に処理し得る、等の効果が得られる。
相互間の同期を完全にとり得る、 従つて、高度にして複雑なデータ処理を高速
に処理し得る、等の効果が得られる。
第１図は本発明を実施する画像処理装置例を示
す図、第２図、第３図及び第５図は第１図装置に
設けられるパイプライン処理系の一部を摘出して
本発明の説明に供する図、第４図の４−１は同期
制御のためのオーバーヘツドが生ずることを図解
する図、第４図の４−２は本発明により第４図の
４−１に示すようなオーバーヘツドが生じないこ
とを図解する図、第６図は本発明に用いるダミー
遅延回路の例を示す図、第７図は従来のパイプラ
イン処理系を示す図である。 図において、２はネツトワーク回路、３1乃至
３6は高速演算処理部、５は空間フイルタ、６は
フレーム間演算部、７はダミー遅延部である。
す図、第２図、第３図及び第５図は第１図装置に
設けられるパイプライン処理系の一部を摘出して
本発明の説明に供する図、第４図の４−１は同期
制御のためのオーバーヘツドが生ずることを図解
する図、第４図の４−２は本発明により第４図の
４−１に示すようなオーバーヘツドが生じないこ
とを図解する図、第６図は本発明に用いるダミー
遅延回路の例を示す図、第７図は従来のパイプラ
イン処理系を示す図である。 図において、２はネツトワーク回路、３1乃至
３6は高速演算処理部、５は空間フイルタ、６は
フレーム間演算部、７はダミー遅延部である。
Claims (1)
- 【特許請求の範囲】 １ 入力データ列に予め決められた順序の演算を
行う並列パイプラインであつて、或るパイプライ
ン内の或るパイプライン処理部は、他のパイプラ
イン内の前記或るパイプライン処理部に対し前段
となるパイプライン処理部の演算結果に従つて、
前記予め決められた順序の演算の内の所定の演算
を行う並列パイプライン処理装置において、 前記他のパイプライン内の前記前段となるパイ
プライン処理部の終了時刻に、該前段となるパイ
プライン処理部に対応する前記他方のパイプライ
ン内のパイプライン処理部の出力を出力せしめる
遅延を与えるダミー遅延手段を設け、 該遅延手段の出力を前記前段となるパイプライ
ン処理部の出力と共に、前記或るパイプライン内
の前記前段となるパイプライン処理部に接続され
る次段のパイプライン処理部の入力へ供給するこ
とを特徴とする並列パイプライン処理装置。 ２ 前記並列処理に供されるパイプラインは画像
処理装置の画像処理パイプラインであることを特
徴とする特許請求の範囲第１項記載の並列パイプ
ライン処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252926A JPS61131122A (ja) | 1984-11-30 | 1984-11-30 | 並列パイプライン処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252926A JPS61131122A (ja) | 1984-11-30 | 1984-11-30 | 並列パイプライン処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131122A JPS61131122A (ja) | 1986-06-18 |
| JPH0431132B2 true JPH0431132B2 (ja) | 1992-05-25 |
Family
ID=17244087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252926A Granted JPS61131122A (ja) | 1984-11-30 | 1984-11-30 | 並列パイプライン処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131122A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552710B2 (ja) * | 1988-06-09 | 1996-11-13 | 富士通株式会社 | 画像処理装置 |
| US5289577A (en) * | 1992-06-04 | 1994-02-22 | International Business Machines Incorporated | Process-pipeline architecture for image/video processing |
| EP1620806A2 (en) * | 2003-04-03 | 2006-02-01 | Koninklijke Philips Electronics N.V. | Runtime configurable virtual video pipeline |
| JP7156982B2 (ja) * | 2019-03-11 | 2022-10-19 | 株式会社日立製作所 | リアルタイムコントローラおよびそれを用いた分散制御システム、産業機械 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247743A (ja) * | 1984-05-23 | 1985-12-07 | Nec Corp | パイプライン演算制御装置 |
-
1984
- 1984-11-30 JP JP59252926A patent/JPS61131122A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247743A (ja) * | 1984-05-23 | 1985-12-07 | Nec Corp | パイプライン演算制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131122A (ja) | 1986-06-18 |
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