JPH01177143A - メモリライトインターフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリライトインターフェース回路に関し、特
にデータフロープロセッサからメモリに対する書き込み
動作を実行するメモリライトインターフェース回路に関
する。

〔従来の技術〕

従来、データフロープロセッサとして日本電気（株）製
μＰＤ７２８１がある。また、データフロープロセッサ
を用いた演算処理システムを構成する際のメモリアクセ
ス用インターフェース回路として、日本電気（株）、μ
ＰＤ９３０５がある。

μＰＤ９３０５はデータフロープロセッサからメモリア
クセスに必要なデータをトークンとして入力し、メモリ
の読み出しあるいは書き込みを行い、読み出したデータ
はトークンとしてデータフロープロセッサに出力する。

従来のメモリライトインターフェース回路としてμＰＤ
９３０５のメモリ書き込みに関する回路部分についてま
ず説明する。

第２図はμＰＤ９３０５のメモリ書き込み回路部分を抜
きだし、従来のメモリライトインターフェース回路のブ
ロック構成として示したものである。

メモリライトインターフェース回路５０はデータ７０一
方式でデータ転送及び演算を行っており。

データフロープロセッサ５２．５３　　に対して入力さ
れるデータはトークンと呼ばれる。トークンはデータ値
を持つデータ部と、このデータ部の意味を示す識別子と
、トークンの行き先を示すデスティネーションタグとか
ら構成された組データである。

例えばメモリ書き込みの場合には、書き込みデータであ
るデータ部、書き込みデータであることを示す識別子、
メモリライトインターフェース回路を行き先とするデス
ティネーションタグを有する書き込みデータトークンと
、書き込みアドレスを自答とするデータ部、書き込みア
ドレスであることを示す識別子、メモリライトインター
フェース回路を行き先とするデスティネーションタグを
有する書き込みアドレスト−クンとをこの順序で入力す
ることでメモリライトインターフェース回路が動作する
。

メモリライトインターフェース回路５０は入力制御部６
１、アドレスレジスタ６２、データレジスタ６３、メモ
リアクセス制御部６４から構成されている。入力制御部
６１はデータフロープロセッサ５２．５３　　と信号線
５０１．５０２によりカスケードに接続されており、信
号線５０２から入力したトークンのデスティネーション
タグと識別子を解釈し、データ部に制御信号をつけて信
号線５０３に出力する。すなわち、書き込みデータトー
ク／を入力すると信号線５０３を介してそのデき込みア
ドレストーク／を入力すると信号線５０３を介してその
データ部をアドレスレジスタ６２に設定保持させ、書き
込みアドレスト−クンを入力した時にはさらに信号線５
０３によりメモリアクセス制御部６４でメモリ５１に対
してアドレスレジスタ６２に設定保持したアドレスによ
りデータレジスタ６３に保持したデータをアドレス信号
線５０４、　データ信号線５０５、　ライト信号線５０
６を介して書き込みを行わせる。μＰＤ９３０５はメモ
リ読みだし動作のだめのメモリリードインターフェース
回路も備えているが、ここでは直接関係しないので説明
は省略する。

なお、第２図はμＰＤ９３０５のメモリライトインター
フェース回路部分だけを抜きだして示しているので、デ
ータ７ｏ−プロセッサ５２．５３　　とメモリライトイ
ンターフェース回路５０とのカスケード接続だけを示し
た。しかし、μＰＤ９３０５ではデータフロープロセッ
サ５３から入力したトークンをデータフロープロセッサ
５２ヘバイパスによってメモリから読み出された値？デ
ータ部とするトークンをデータフロープロセッサ５２へ
出力するだめのバスも備えられているので、リング状の
バス接続になる。以上説明したようにメモリ書き込みで
はメモリ書き込みデータトークンとメモリ書き込みアド
レスト−クンの２種のトーク／をメモリライトインター
フェース回路に入力することでメモリ書き込みを行って
いた。

〔発明が解決しようとする問題点〕

データフロープロセッサからメそり上にとられた配列の
各項へ順に値を書き込む場合を考える。

このとき書き込みアドレスは、等差数列になり、データ
フロープロセッサでアドレスが順次計算され、各項に対
する書き込みデータとベアにされてノ顯次メモリライト
インターフェース回路に入力される。ところで、複数の
データフロープロセッサとメモリライトインターフェー
ス回路とは一方向性のバスでカスケードに接続されてい
る。

このバスは複数のデータフロープロセッサ間やメモリイ
ンターフェース回路へのトークン転送に共通利用される
。メモリ書き込みでは書き込みデータトークンと書き込
みアドレストーク／の２つのトークンが入力される必要
があるため、メモリライトインターフェース回路への入
力バスでの転送蓋が多くなり処理のボトルネックになる
場合がありた。またアドレスをデータフロープロセッサ
で計算する分だけ演算処理能力をとられるという問題も
ある。

さらに、従来のメモリライトインターフェース回路では
、実際にメモリへの書き込みが行われたか否かがデータ
フロープロセッサ側にはわからないので、メモリ内容の
履歴に依存する処理では、例えばメモリ書き込みが終了
するのに十分なデイレイを見込んで動作を保証するよう
にしており。

効率が悪くなっていた。

本発明の目的はデータフロープロセッサでのアドレス計
算の負担、メモリライトインターフェース回路へのパス
によるトークン転送量の負担を軽減し、またメモリ書き
込みのＨＨに依存する処理を容易′してパテ１おｅ理能
力を向上させるメモリライトインターフェース回路を提
供することにある。

〔問題点を解決するための手段〕

本発明のメモリライトインターフェース回路は。

トーク／を入力しその指示に従りてトークンのデータ部
をデータ設定値、タグ設定値、増分設定値、アドレス設
定値のいずれかとして出力する入力制御部と、前記デー
タ設定値を入力し書き込みデータとして保持するデータ
ＦＩＦＯと、前記タグ設定値を保持するタグレジスタと
、前記増分設定値をアドレス値の増分として保持する増
分レジスタと、メモリへの書き込みアドレスを入力保持
するアドレスレジスタと、前記増分レジスタの出力と前
記アドレスレジスタの出力との加算を行うアダーと、前
記アダーの出力と前記アドレス設定値との一方を選択入
力し前記アドレスレジスタへ出力するマルチプレクサと
、前記アドレスレジスタの出力をアドレス、前記データ
ＦＩＦＯの出力をデータとして前記メモリへの書き込み
を制御するメモリアクセス制御部と１．５前記メモリア
クセス制御部の指示にしたがって前記アドレスレジスタ
の出力と前記タグレジスタの出力を組み合わせて出カド
ークンを出力する出力制御部とを備えること分特徴とす
る。

〔実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。こ
の実施例は、メモリライトインターフェース回路１０は
入力部２１．データＦＩＦＯ２２、マルチプレクサ２３
、アドレスレジスタ２４．増分レジスタ２５、アダー２
６．メモリアクセス制御部２７．タグレジスタ２８％出
力制御部２９とから構成されている。

データフロープロセッサ１２．１３　　はメそリライト
インターフェース１０とり／グ状に信号線２００．２０
１．２０２　Ｋより接続されティる。

メモリライトインターフェース回路ｌＯの入力制御部２
１はデータフロープロセッサ１３と信号線２０２で接続
される。入力制御部２１は入力したトークンの指示に従
って、データ部を信号線１０１を介してデータＦＩＦＯ
２２、マルチプレクサ２３．増分レジスタ２５、タグレ
ジスタ２８に出力する。

データＦＩＦＯ２２に蓄積されたデータは信号線１０６
でメモリ１１へ６＆込みデータとして出力され、データ
の蓄ｆｔＲ猿についての情報は信号線１０７を介してメ
モリアクセス制御部２７に出力される。

メモリアクセス制御部２７はメモリ１１へのアクセス制
御信号を信号線１０８に出力し、メモリアクセスのため
の更新制御信号を信号線１０９　を介して出力制御部２
９、アドレスレジスタ２４、データＦＩＦＯ２２１Ｃ出
力する。

アドレスレジスタ２４の出力はメモリ１１に信号線１０
３で接続されると同時に、出力制御部２９とアダー２６
の入力にも接続される。

アダー２６のもう一方の入力は信号線１０４　を介して
増分レジスタ２５から接続され、出力は信号線１０５に
よりてマルチプレクサ２３の一方の入力となる。マルチ
プレクサ２３の出力は信号線１０２によりアドレスレジ
スタ２４への入力となる。タグレジスタ２８の出力は出
力制御部２９に信号線１１０で接続されており、出力制
御部２９の出力は信号線２００によってプロセッサ１２
に接続されて、リング状バスを構成する。以下ではメモ
リライトインターフェース回路１０の動作について具体
的に説明する。

みデータか、マルチプレクサ２３を介してアドレスレジ
スタ２４に設定する初項アドレス値か、増分レジスタ２
５に設定する等差数列アドレスの項差か、タグレジスタ
２８に設定する出カドークンのデスティネーシ冒ン情報
と識別子であるかを判別し、信号線１０１にデータ値と
制御信号を出力する。

データＦｆＦＯ２２は書き込みデータを入力順を保って
蓄えておキ、リング状バスからの入力のタイミングとメ
モリ１１のアクセス周期とのずれを調整して効率のよい
動作、をさせる。

ハ データＦＩＦＯ２２からはメモＩＪ　１１への書き込み
データが信号線１０６に、書き込みデータがデータＰＩ
Ｆ０２２　　Ｋ保持蓄積されているか否かを示す信号が
信号線１０７に出力されており、メモリアクセス制御部
２７はデータＦＩＦＯ２２に書き込みデータがあれば信
号線１０８に書き込み信号を出力し、メモＩＪ　ｌ　１
への書き込みを実行する。このときアドレスレジスタ２
４の出力が信号線１０３を介してメモリ１１への書き込
みアドレスとなる。またメモリアクセス制御部２７はメ
モリ書き込みの終了に同期してアドレスの更新制御信号
を信号線１０９　Ｋ出力する。

前記更新制御信号はデータＦＩＦＯ２２での次の書き込
みデータの取り出しと、アドレスレジスタ２４での次の
書き込みアドレスの保持と、出力制御部２９でのトーク
ン出力とを指示する。

アドレスレジスタ２４の出力は信号線１０３によりアダ
ー２６にも入力されており、信号線１０４からの増分レ
ジスタ２５の出力との加算が７ダークサ２３のもう一方
の入力となる。

マルチプレクサ２３は信号線１０２を介してアドレスレ
ジスタ２４に値の設定を行うものであり、トークンによ
って初項アドレスが入力されたときには信号線１０１か
らの入力を、それ以後は信号線１０５からの更新アドレ
ス値を選択する。

出力制御部２９は信号線１０３からの書き込みアドレス
値をデータ値とし、信号線１１０から入力するタグレジ
スタ２８の値をデスティネーシ璽ンタグと識別子とする
出カドークンを生成し、信号線２００からデータフロー
プロセッサ１２に出力する。なお、タグレジスタ２８に
設定するデスティネーンヨンタグとして行き先なしを設
定すれば、出カドークンは出力制御部２９で消滅し、外
部へは出力されない。

〔発明の効果〕

以上説明したように、本発明によればメモリへの書き込
みが配列データへの順次書き込みであるような場合、初
項アドレスとアドレス頂蓋だけをモリへの書き込みが行
われる。従って、書き込み毎にアドレスを送る必要がな
くなり、す／グ状バスの転送データ量を２分の１とする
ことができる。

また書き込みデータはＦＩＦＯに蓄えるので。

メモリアクセス周期とリング状バス転送の周期が合わな
くても、リング状バスの書き込みデータトークンが取り
込まれるので、他のトークンがリング状バスを周回する
のを妨げることが少なくなる。

さらに、書き込みを行ったアドレス値をデータとするト
ークンを出力させることができ、メモリ書き込みの履歴
に依存する処理での同期がとれる。

即ち、この機能を利用すれば、あるプロセッサによって
メモリに書き込まれたデータを他のプロセッサで読み出
す場合に、あるアドレスへの書き込みが終了したことを
知ってから読みだすことができ、同時に動作するプロセ
ス間での同期が容易となる効果がある。

【図面の簡単な説明】

第２図は従来例のブロック図である。 ｌＯ・・・・・・メモリライトインターフェース回路、
１１・・・・・・メモリ、１２．１３　　・・・・・・
データフロープロセッサ、２１・・・・・・入力制御部
、２２・・・・・・データＦＩＦＯ％　２３・・・・・
・マルチプレクサ、２４・・・・・・アドレスレジスタ
、２５・・・・・・増分レジスタ、２６・・・・・・ア
ダー、２７・・・・・・メモリアクセス制御部、２８・
・・・・・タグレジスタ、２９・・・・・・出力制御部
。 代理人　弁理士　　内　原　　　晋 ＄　１　＠

Claims (1)

【特許請求の範囲】
1. トークンを入力しその指示に従ってトークンのデータ部
   をデータ設定値、タグ設定値、増分設定値、アドレス設
   定値のいずれかとして出力する入力制御部と、前記デー
   タ設定値を入力し書き込みデータとして保持するデータ
   ＦＩＦＯと、前記タグ設定値を保持するタグレジスタと
   、前記増分設定値をアドレス値の増分として保持する増
   分レジスタと、メモリへの書き込みアドレスを入力保持
   するアドレスレジスタと、前記増分レジスタの出力と前
   記アドレスレジスタの出力との加算を行うアダーと、前
   記アダーの出力と前記アドレス設定値との一方を選択入
   力し前記アドレスレジスタへ出力するマルチプレクサと
   、前記アドレスレジスタの出力をアドレス、前記データ
   ＦＩＦＯの出力をデータとして前記メモリへの書き込み
   を制御するメモリアクセス制御部と、前記メモリアクセ
   ス制御部の指示にしたがって前記アドレスレジスタの出
   力と前記タグレジスタの出力を組み合わせて出力トーク
   ンを出力する出力制御部とを備えることを特徴とするメ
   モリライトインターフェース回路。