JPH0449445A - 階層化キャッシュ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、階層化キャッシュにおける１次キャッシュか
ら２次キャッシュへのデータ転送な行なう方式に関する
。

（従来の技術） 第２図は、従来の階層化キャッシュシステムの概略図で
ある。

図示のシステムは、ハス４５に接続された、プロセッサ
４１と、１次キャッシュ４２と、２次キャッシュ４３と
、主メモリ４４とから成る。

プロセッサ４１ば、主メモリ４４に格納されたプログラ
ムに従って各種のデータ処理や制御を行なう。

１次キャッシュ４２は、主メモリ４４よりも高速でアク
セス可能なメモリから成り、主メモリの一部を転記する
。

２次キャッシュ４３ば、１次キャッシュ４２と同様に、
主メモリ４４よりも高速でアクセス可能なメモリから成
り、１次キャッシュ４２に転記されたデータと同じデー
タを転記する。

主メモリ４４は、各種のデータやプログラムを格納して
いる。

バス４５は、プロセッサ１の要求アドレスや、データ、
ステータス等を転送する。

また、プロセッサ４１から１次キャッシュ４２へは、プ
ロセッサスタート信号４６が出力される。１次キャッシ
ュ４２から２次キャッシュ４３へは、キャツシュ１スタ
ート信号４７が出力される。そして、２次キャッシュ４
３から主メモリ４４へは、キャツシュ２スタート信号４
８が出力される。

次に、上述したシステムの動作を説明する。

０１次キャッシュ４２がヒツトした場合プロセッサ４１
が主メモリ４４のリード動作を行なうと、プロセッサ４
１は、プロセッサ４１のアドレスとステータスをバス４
５を通じて出力し、プロセッサスタート信号４６を有効
とする。

このアドレスが１次キャッシュ４２内に存在すると、１
次キャッシュ４２はデータをバス４５を通してプロセッ
サ４１に出力する。このとき、２次キャッシュ４３及び
主メモリ４４は起動しない。

０１次キャッシュ４２がミスヒツトし、２次キャッシュ
４３がヒツトした場合 プロセッサ４１から出力されたアドレスが１次キャッシ
ュ４２内に存在しないと、１次キャッシュ４２はキャツ
シュ１スタート信号４７を有効とし、２次キャッシュ４
３を起動する。プロセッサ４１から出力されたアドレス
が２次キャッシュ４３内に存在すると、２次キャッシュ
４３はデータをバス４５を通してプロセッサ４１と１次
キャッシュ４２に出力する。１次キャッシュ４２は、こ
のデータを取り込む。また、このとき、主メモリ４４は
起動しない。

０１次キャッシュ４２がミスヒツトし、２次キャッシュ
４３もミスヒツトした場合 プロセッサ４１から出力されたアドレスが２次キャッシ
ュ４３内に存在しないと、２次キャッシュ４３はキャッ
シュスタート信号４８を有効とし、主メモリ４４を起動
する。主メモリ４４はデータをバス４５を通してプロセ
ッサ４１と１次キャッシュ４２と２次キャッシュ４３と
に出力する。１次キャッシュ４２と２次キャッシュ４３
はそれぞれこのデータを取り込む。

■ライトの場合 プロセッサ４１が主メモリ４４へのライトを行なうと、
プロセッサ４１はプロセッサのアドレスとデータをバス
４５を通して出力し、プロセッサスタート信号４６を有
効とする。また、１次キャッシュ４２はキャツシュ１ス
タート信号４７を有効とし、２次キャッシュ４３はキャ
ツシュ２スタート信号４８を有効とする。

プロセッサ４１から出力されたアドレスが１次キャッシ
ュ４２．２次キャッシュ４３のそれぞれに存在すれば、
それぞれのキャッシュのデータを更新する。また、主メ
モリ４４には、プロセッサ４１から出力されたデータが
書き込まれる。

（発明が解決しようとする課題） しかしながら、上述した従来のシステムには、次のよう
な問題があった。

即ち、１次キャッシュに取り込まれたデータが２次キャ
ッシュ中にも存在するので、２次キャッシュの容量が１
次キャッシュに比べて小さい場合、２次キャッシュは有
効に動作しないという問題があった。

本発明は以上の点に着目してなされたもので、２次キャ
ッシュの動作が有効に行なわれるようにし、システムの
処理能力の向上を図った階層化キャッシュ制御方式を提
供することを目的とするものである。

（課題を解決するだめの手段） 本発明の階層化キャッシュ制御方式は、主メモリのデー
タを転記する１次キャッシュ及び２次キャッシュを備え
、プロセッサが要求するアドレスに対応するデータが前
記１次キャッシュに存在するか否かを判別し、当該１次
キャッシュに存在しないときは、前記２次キャッシュに
存在するか否かを判別し、当該２次キャッシュにも存在
しないときは、１次キャッシュのデータの一部を２次キ
ャッシュに転記した後、当該データを主メモリから前記
１次キャッシュに転記することを特徴とするものである
。

（作用） 本発明の階層化キャッシュ制御方式においてば、まず、
プロセッサが要求するアドレスに対応するデータが１次
キャッシュに存在するか否かを判別する。当該データが
１次キャッシュに存在しないときは、２次キャッシュに
存在するか否かを判別する。そして、当該２次キャッシ
ュにも存在しないときは、１次キャッシュのデータの一
部を２次キャッシュに転記し、当該２次キャッシュのデ
ータの一部を追い出す。この後、１次キャッシュのうち
、２次キャッシュへ転送したデータか格納されていた部
分に、当該データを主メモリから１次キャッシュに転記
する。このようにして、１次キャッシュにあったデータ
は、２次キャッシュに転送して格納され、これにより、
２次キャッシュを有効に利用することが可能となる。

（実施例） 第１図は、本発明の階層化キャッシュシステムの概略図
である。

図示のシステムは、ハス１５に接続された、プロセッサ
１１と、１次キャッシュ１２と、２次キャッシュ１３と
、主メモリ１４とから成る。

プロセッサ１１は、主メモリ１４に格納されたプログラ
ムに従って各種のデータ処理や制御を行なう。

１次キャッシュ１２は、主メモリ１４よりも高速でアク
セス可能なメモリから成り、主メモリの一部を転記する
。

２次キャッシュ１３ば、１次キャッシュ１２と同様に、
主メモリ１４よりも高速てアクセス可能なメモリから成
り、１次キャッシュ１２に転記されたデータと同じデー
タを転記する。

主メモリ１４は、各種のデータやプログラムを格納して
いる。

ハス１５は、プロセッサ１１の要求アドレスや、データ
、ステータス等を転送する。

また、プロセッサ１１から１次キャッシュ１２へは、プ
ロセッサスタート信号１６が出力される。

１次キャッシュ１２から２次キャッシュ１３へは、キャ
ッシュｌスタート信号１７、オーバフロー信号１９及び
１次キャッシュアドレス２ｏが出力される。そして、２
次キャッシュ１３から主メモリ１４へは、キャツシュ２
スタートイ言号１８か出力される。

第３図は、本発明の方式の１次キャッシュの詳細な構成
を示すブロック図である。

図示のキャッシュは、メモリアレイ１２１　と、比較器
１２２と、制御回路１２３と、データバッファ〕２４に
より構成されている。

メモリアレイ１２１は、アドレス部２１１　と、■ビッ
ト部２１２と、データ部２１３とに分割される。

アドレス部２１１は、プロセッサ１１か主メモリ１４を
アクセスする際のアドレスに相当するものである。Ｖビ
ット部２１２は、データ部２１３が有効か無効かを示す
ビットである。データ部２１３は、主メモリ１４のデー
タを転記したものである。

また、メモリアレイ１２１は、ｎ個のライン２１４に分
割される。これらのライン２１４には、主メモリ１４の
異なった部分のデータが転記できる。

比較器１２２は、アドレス１５１の上位とアドレス部２
１＋　とを比較する。即ち、アドレス１５１の上位は、
アドレス部２１１　と比較器１２２とに接続され、アド
レス１５１の下位はメモリアレイ１２１に接続されてい
る。また、アドレス部２１１は、比較器１２２と１次キ
ャッシュアドレス２０に接続されている。そして、この
比較器１２２は、アドレス１５１の上位とアドレス部２
１＋　との比較結果を出力信号１２５として出力する。

制御回路１２３は、Ｖビット部２１２と比較器１２２の
出力信号１２５とを入力するとともに、プロセッサスタ
ート信号１６とキャツシュ２スタート信号１８とステー
タス１５３とを入力している。

プロセッサスタート信号１６は、プロセッサ１１から入
力される指示信号である。

キャツシュ２スタート信号１８は、２次キャッシュ１３
から入力される指示信号である。

ステータス１５３は、プロセッサ１１からハス１５を介
して入力される。

そして、制御回路１２３は、ＯＥ信号３１と１）　Ｉ　
Ｒ信号３２とキャッシュｌスタート信号１７とオーバフ
ロー信号１９とを出力している。

０Ｅ信号３１は、プロセッサ１１によるデータ部２１３
の読み取りを許可するための信号である。

ＤＩＲ信号３２は、データ１５２の転送方向を制御する
ための信号である。

キャツシュ１スタート信号１７は、１次キャッシュ１２
から２次キャッシュ１３への動作指示信号である。

オーバフロー信号１９は、１次キャッシュ１２がオーバ
フローしたときに出力される信号である。

データバッファ１２４は、プロセッサ１１からバス１５
を介してデータ部２１４に入出力されるデータ１５２を
制御する。

第４図は、本発明の方式の２次キャッシュの詳細な構成
を示すブロック図である。

図示のキャッシュは、メモリアレイ１３１と、比較器１
３２と、制御回路１３３と、データバッファ１３４によ
り構成されている。

メモリアレイ１３１ば、アドレス部３１１と、Ｖビット
部３１２と、データ部３１３とに分割される。

アドレス部３１１は、プロセッサ１１が主メモリ１４を
アクセスする際のアドレスに相当するものである。■ビ
ット部３１２は、データ部３１３が有効か無効かを示す
ビットである。データ部３１３は、主メモリ１４のデー
タを転記したものである。

また、メモリアレイ１３１は、ｍ個のライン３１４に分
割される。これらのライン３１４には、主メモリ１４の
異なった部分のデータが転記できる。

比較器１３２は、アドレス１５１の上位とアドレス部３
１１とを比較する。即ち、アドレス１５１の上位は、ア
ドレス部３１１と比較器１３２とに接続され、アドレス
１５１の下位はメモリアレイ１３１に接続されている。

また、アドレス部３１１は、比較器１３２と１次キャッ
シュアドレス２０に接続されている。そして、この比較
器１３２は、アドレス１５１の上位とアドレス部３１１
との比較結果を出力信号１３５として出力する。

制御回路１３３は、■ビット部３１２と比較器１３２の
出力信号１３５とを入力するとともに、キャツシュ１ス
タート信号１７とステータス１５３とを入力している。

キャツシュ１スタート信号１７は、１次キャッシュ１２
から入力される指示信号である。

ステータス１５３は、プロセッサ１１からバス１５を介
して入力される。

一方、制御回路１３３ば、ＯＥ信号３３とＤＩＲ信号３
４とキャツシュ２スタート信号１８とを出力している。

ＯＥ信号３３は、プロセッサ１１によるデータ部３１３
の読み取りを許可するための信号である。

ＤＩＲ信号３４は、データ１５２の転送方向を制御する
ための信号である。

キャツシュ１スタート信号１７は、１次キャッシュ１２
から２次キャッシュ１３への動作指示信号である。

データバッファ１３４は、プロセッサ１１からバス１５
を介してデータ部３１４に入出力されるデータ１５２を
制御する。

次に、上述した゛システムの動作を説明する。

０１次キャッシュ１２がヒツトした場合プロセッサ１１
が主メモリ１４のリード動作を行なうと、プロセッサ１
１は、プロセッサ１１のアドレスとステータスをバス１
５を通じて出力し、プロセッサスタート信号１６を有効
とする。

１次キャッシュ１２では、アドレス１５１の下位により
ｎ個のライン２１４の１つを選択し、アドレス部２１１
を比較器１２２に、■ビット部２１２を制御回路１２３
に出力する。

比較器１２２は、アドレス１５１の上位とアドレス部２
１１　とを比較し、これらが一致していれば、出力信号
１２５を有効とする。このとき、出力信号１２５が有効
且つｖビット部２１２が有効（１次キャッシュがヒツト
）であると、１次キャッシュ１２がデータ部２１３の内
容をデータバッファ１２４を通してプロセッサ１１に出
力し、２次キャッシュ１３及び主メモリ１４は起動しな
い。即ち、第３図において、ＤＩＲ信号３２の方向をデ
ータ部２１３からプロセッサ１１への方向とし、ＯＥ信
号３１を有効とし、データ部２１３からの出力を許可す
る。

０１次キャッシュ１２がミスヒツトし、２次キャッシュ
１３がヒツトした場合 第３図において、出力信号１２５が無効あるいはＶビッ
ト２１２が無効（１次キャッシュがミスヒツト）である
と、１次キャッシュ１２はキャツシュ１スタート信号１
７を有効とし、２次キャッシュ１３を起動する。

２次キャッシュ１３では、このアドレス１５１の下位に
よりｍ個のライン３１４の１個を選択し、アドレス部３
１１を比較器１３２に、■ビット３１２を制御回路１３
３に出力する。

比較器１３２は、アドレス１５１の上位とアドレス部３
１１　とを比較し、一致していれば、出力信号１３５を
有効とする。もし、出力信号１３５が有効且つＶビット
３１２が有効（２次キャッシュがヒツト）であると、２
次キャッシュ１３がデータ部３１３の内容をデータバッ
ファ１３４を通じてプロセッサ１１．と１次キャッシュ
１２に出力し、主メモリ１４は起動しない。２次キャッ
シュ１３は、このライン３１４のＶビット部３１２を無
効とする。

１次キャッシュ１２ては、アドレス１５１の下位で選択
されたライン２１４のアドレス部２１１にアドレス１５
１の上位を書き込み、Ｖビット部２１２を有効とし、ま
た、２次キャッシュ１３から出力されたデータ】５２を
データバッファ１２４を通じてデータ部２１３に書き込
む。

０１次キャッシュ１２がミスヒツトし、２次キャッシュ
１３もミスヒラ１〜した場合上述した■において、２次
キャッシュ１３の出力信号１３５が無効あるいはＶビッ
ト３１２が無効（２次キャッシュかミス）であると、２
次キャッシュ１３ばキャツシュ２スタート信号１８を有
効とし、主メモリ１４を起動する。１次キャッシュは選
択されているライン２１４のＶビット部２１２が有効で
あると、オーバフロー信号１９を有効とし、アドレス２
１１を１次キャッシュアドレス２０に、データ部２１３
をデータバッファ１２４を通してデータ＋５２として出
力する。

２次キャッシュ１３では５オ一バフロー信号１９が有効
であると、１次キャッシュアドレス２０を選択されてい
るライン３１４のアドレス部３１１に、データ１５２を
データバッファ１３４を通じてデータ部３１３に書き込
み、Ｖビット３１２を有効とする。これにより、１次キ
ャッシュ１２から２次キャッシュ１３へのデータの転送
を行なう。

次に、１次キャッシュ１２は、アドレス１５１を選択さ
れているライン２１４のアドレス部２１１に、主メモリ
１４から出力されるデータ１５２をデータバッファ＋２
４を通じてデータ部２１３に書き込み、Ｖビット２１２
を有効とする。

■ライトの場合 プロセッサ１１がメモリ１４のライト動作を行なうと、
バス１５のアドレス１５１　とデータ１５２とステータ
ス１５３とプロセッサスタート信号１０６とを有効とす
る。

１次キャッシュ１２は、キャッシュｌスタート信号１７
を有効とし、２次キャッシュ１３はキャツシュ２スター
ト信号１８を有効とする。主メモリ１４はこのデータ１
５２をアドレス１５１で示されるアドレスに書き込む。

１次キャッシュ１２と２次キャッシュ１３は、それぞれ
アドレス１５２の上位と選択されたライン２１４又は３
１４の比較をリート時と同様に行なう。そして、もし、
両者が一致しており、且つＶビット部２１２又は３１２
が有効であれば、データ１５２をデータ部２１３又は３
１３に吉き込む。

（発明の効果） 以上説明したように、本発明の階層化キャッシュメモリ
によれば、２次キャッシュのリードミスの発生時に１次
キャッシュから追い出されたデータのみを２次キャッシ
ュが取り込むようにしたので、２次キャッシュの容量が
１次キャッシュよりも小さい場合でも、２次キャッシュ
は有効に動作することかできる。更に、２次キャッシュ
の容量が１次キャッシュよりも大きい場合でも２次キャ
ッシュは従来の方式より効率よく動作することかできる
。即ち、キャッシュメモリのヒツト率の向上を図り、プ
ロセッサの処理速度の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の方式の方式の階層化キャッシュシステ
ムの概略図、第２図は従来の方式の階層化キャッシュシ
ステムの概略図、第３図は本発明の方式の１次キャッシ
ュの構成を示すブロック図、第４図は本発明の方式の２
次キャッシュの構成を示すブロック図である。 １１・・・プロセッサ、１２・・・１次キャッシュ、１
３・・・２次キャッシュ、１４・・・主メモリ、１５・
・・バス、１２１．１３１・・・メモリアレイ、１２２
．１３２・・・比較器、１２３．１３３・・・制御回路
、１２４．１３４・・・データバッファ。

Claims (1)

1. 【特許請求の範囲】 主メモリのデータを転記する１次キャッシュ及び２次キ
   ャッシュを備え、 プロセッサが要求するアドレスに対応するデータが前記
   １次キャッシュに存在するか否かを判別し、 当該１次キャッシュに存在しないときは、前記２次キャ
   ッシュに存在するか否かを判別し、当該２次キャッシュ
   にも存在しないときは、１次キャッシュのデータの一部
   を２次キャッシュに転記した後、当該データを主メモリ
   から前記１次キャッシュに転記することを特徴とする階
   層化キャッシュ方式。