JP4856373B2

JP4856373B2 - メモリ・システムとその制御方法、データ・コヒーレンシを保つ方法

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Publication number: JP4856373B2
Application number: JP2004357333A
Authority: JP
Inventors: 信之原田
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2004-12-09
Filing date: 2004-12-09
Publication date: 2012-01-18
Anticipated expiration: 2024-12-09
Also published as: JP2006164077A

Description

本発明は、一般的にはメモリ・システムとその制御方法に関し、特にデータ・コヒーレンシを保ちつつバスを介したメモリへのライト・アクセスを効率化する方法に関する。

パーソナル・コンピュータ（ＰＣ）などのシステムでは、バスを介してＣＰＵやメモリ（ＤＲＡＭ等）等のデバイスが相互に接続する。各デバイスは、マスタ・デバイス（バス・マスタ）となって、データが記憶されるメモリにアクセスする。ＤＲＡＭなどのメモリ（システム・メモリ）は大きな記憶容量を持っているが、そのアクセス速度は遅い。頻繁に利用するデータへのアクセスの高速化を図るため、ＣＰＵはＳＲＡＭ等からなるキャッシュ・メモリ（以下、単に”キャッシュ”と呼ぶ。）を使用する。キャッシュは、記憶容量は小さいが、ＤＲＡＭなどのシステム・メモリに比べて高速アクセスが可能である。

キャッシュを有するシステムでは、キャッシュとメイン・メモリとの間でコヒーレンシ（データの同一性）を保つ必要がある。このデータ・コヒーレンシを保つための方式（アルゴリズム）としてスヌープ（snoop）方式がある。図１は従来のスヌープ動作を説明するための図である。図１ではＣＰＵバス１とシステムバス２がバスブリッジ３で接続する。ＣＰＵバス１にはＣＰＵ＃０とＣＰＵ＃２が接続する。２つのＣＰＵはキャッシュを有している。システムバス２にはデバイス＃２とメモリ・コントローラおよびメモリが接続する。

スヌープ方式では、キャッシュを持つＣＰＵ＃０は、他のデバイス＃２（マスタ・デバイス）からのデータ・アクセス４のアドレスを監視（スヌープ５）する（図１（ａ））。ＣＰＵ＃０は、そのアクセス・アドレスが自己のキャッシュ内のデータのアドレスと一致し、かつデータ状態が標準ＭＥＳＩプロトコル等で変更（更新）済みである場合、リトライ要求６を出す（図１（ｂ））。リトライ要求６に応じて、マスタデバイス＃２の進行中のアクセスが中断される（図１（ｂ））。さらに、キャッシュ内の一致したアドレスを含む連続するアドレスの複数データで構成されるキャッシュ・ラインがメモリに先に書き戻される（図１（ｃ）、（ｄ））。その後、マスタデバイス＃２が再度メモリにアクセスしてデータを転送することで、データのコヒーレンシが保たれる（図１（ｅ）、（ｆ））。

図１の動作から明らかなように、監視している（スヌープ）デバイスからのリトライ要求が発生すると、転送途中のデバイスはアクセスを中断し、その後再度アクセスする必要がある。すなわち、ライト・アクセスでのスヌープ・ヒットによるオーバーヘッドが発生する。この動作により、バス利用率の低下や、デバイスの待ち時間の増加が生ずる。

スヌープ方式を利用するマルチ・プロセッサ・システムにおいて、メモリ・アクセスの高速化を図るための従来技術が、例えば、日本国の公開特許公報06-222993に開示されている。しかし、この公報は、スヌープ・ヒットした場合のアクセス・リトライによる動作遅延やバス利用率の低下を改善する技術を開示するものではない。
公開特許公報 06-222993

本発明の目的は、データ・コヒーレンシを保ちつつ、ライト・アクセスを含むメモリ・アクセスの効率化を図ることである。

本発明の目的は、スヌープ・モードにおいて、ライト・アクセスでのキャッシュ・ヒット（スヌープ・ヒット）が生じた場合に、アクセス・リトライ時のオーバーヘッドによる不具合（動作遅延、バス利用率の低下など）を軽減することである。

本発明は、バスと、バスに接続するメモリ、メモリ・コントローラ、キャッシュを有する第１デバイス、および第２デバイスを備え、メモリ・コントローラは、キャッシュのデータおよび第２デバイスがメモリにライト・アクセスする場合におけるライト・データを一時記憶するためのバッファを含むことを特徴とするメモリ・システムを提供する。

本発明は、メモリ・コントローラのバッファに、キャッシュのデータおよび第２デバイスがメモリにライト・アクセスする場合におけるライト・データを一時記憶することにより、第２デバイスのライト・アクセス・リトライをなくし、同時にデータ・コヒーレンシを保つことができる。

本発明は、ライト・アクセス・リトライをなくすことができるので、オーバーヘッドによる不具合（動作遅延、バス利用率の低下など）を軽減することができる。

本発明について図面を引用しながら説明する。図２は、本発明の方法（動作）の概要を説明するための図である。図２ではＣＰＵバス１０とシステムバス１２がバスブリッジ１３で接続する。ＣＰＵバス１０にはＣＰＵ＃０（１３）とＣＰＵ＃２（１４）が接続する。２つのＣＰＵはキャッシュを有している。システムバス１２にはデバイス＃２（１５）とメモリ・コントローラ（１６）およびメモリ（１７）が接続する。メモリ（１７）はＤＲＡＭなどのシステム・メモリである。メモリ・コントローラ（１６）はデータの一時記憶用のバッファ２０を持つ。なお、図２ではＣＰＵバス１０とシステムバス１２の２つのバスが存在する構成を示しているが、１つのシステムバスに各デバイスが接続する構成であってもよい。また、接続するデバイス数は、バスを占有可能なマスタデバイスが最低２以上あればいくつであってもかまわない。

スヌープ方式では、キャッシュを持つＣＰＵ＃０（１３）は、他のマスタデバイス＃２（１５）からのデータ・アクセス１８のアドレスを監視（スヌープ１９）する（図２（ａ））。ＣＰＵ＃０（１３）は、そのアクセス・アドレスが自己のキャッシュ内のデータのアドレスと一致し、かつデータ状態が標準ＭＥＳＩプロトコル等で変更（更新）済みである場合、リトライ要求６を出すが、マスタデバイス＃２（１５）は進行中のアクセスを中断しない。デバイス＃２（１５）はライト・データをメモリ・コントローラ内のバッファ２０に書き込む（図２（ｂ））。ＣＰＵ＃０のキャッシュ内の一致したアドレスのデータがバッファ２０に書き戻される（図２（ｃ）、（ｄ））。その後、バッファ２０のライト・データおよびキャッシュ・データが１つの連続するデータとしてメモリ（１７）に書き込まれる（図１（ｄ））。

このように、本発明では、ライト・アクセス時のスヌープ・ヒットによるリトライ要求に対応したバス・アクセスの中断を必要としない。キャッシュ・データの書き戻し処理を後回しにして、メモリコントローラ内のバッファに一時記憶することにより、データコヒーレンシを維持する。これにより、図１の従来方式に比べて、システムバス１１上のアービトレーション（arbitration）やアドレスフェーズを削減できる。さらに、メモリコントローラ１６とメモリ１７間のメモリバスにおいても、３回のRASアドレス転送、２回のCASアドレス転送、２回のデータ転送期間（連続データ転送を１期間として数えた場合）を、それぞれ１回に削減できる。ライトアクセスの開始から完了までを考えた場合、バス構成やメモリのスピードに依存するが、約２０〜３０％のアクセス時間の削減が可能となる。

図３は本発明の構成を示す機能ブロック図である。図３は、リトライ制御回路１０１、アービトレーション回路１０２、メモリ・コントローラ１０４、タグ制御回路１０６、バッファ１０８を含む。なお、タグ制御回路１０６とバッファ１０８は実際にはメモリ・コントローラ１０４に内臓されるが、説明のために異なるブロックとして記載している。これらの回路はいずれもシステム・バス（図２の１１）に接続する。

リトライ制御回路１０１は、アドレスリトライ信号を監視し、他のデバイスへの分配をする回路である。ライトアクセス時のスヌープヒットによるリトライ信号入力があった場合、リトライ出力をアサート（assert）せず、Retry-Hold信号及び、対応するPriority信号をアサートする。ライトアクセス時のスヌープヒット以外におけるリトライ入力は、そのままリトライ出力とする。アービトレーション回路１０２は、リトライ制御回路１０１からのPriority信号に対応して、デバイスのからのリクエストを最優先にする機能を持つ。Priority信号が無い場合は、通常のアービトレーションを行う。メモリ・コントローラ１０４は、メモリのタイミングをコントロールする。通常のDRAMコントロール回路が該当する。アクセス終了時にAccess Complete信号を出力する。

タグ制御回路１０６は、スヌープヒット時のライト・データについて、バッファ１０８内の書き込みデータ位置を記録する。バッファ１０８はキャシュラインサイズ（例えば３２バイト）と同じサイズを単位としている。したがって、例えば３２バイトのキャッシュ・ラインの場合、下位５ビット（２の５乗＝３２）の対応する位置がデータ位置として記録される。さらに、タグ制御回路１０６は、その後に続くキャッシュからのデータ（キャッシュアウトデータ）を、バッファ１０８のライトデータ以外に書き込むためのWrite Strobe信号を発生する。また、タグ制御回路１０６は、キャッシュアウトデータをバッファ１０８にラッチした後に、メモリへの書き込むためのOutput Select信号を発生する。バッファ１０８は、タグ制御回路１０６のWrite Strobe信号により、バス上のデータ（ライト・データ、キャッシュアウトデータ）をラッチする。また、バッファ１０８は、Output Select信号により、ラッチしたデータをメモリへ出力する。

図３の各信号の説明を以下に示す。
・Retry-Hold ：ライトアクセス時のリトライを受け付けた事を示す。
キャッシュアウトアクセスが終了したときにクリアされる。
・Priority-X ：ライトアクセス時のリトライを受け付けた時に、次のアク
セスがリトライ発行デバイスとなるようにデバイス-X の
プライオリティを最高にする信号
・Access Complete：メモリアクセスサイクルの終了を示す信号
・Data Strobe ：バスからのデータ入力及び、メモリへのデータ出力の
タイミング信号
・Data DIR ：データの転送方向を示す信号
・Write Strobe ：アドレス、バイトイネーブルにより、どのバイトをラッ
チするか指定する信号
・Output Select ：メモリライト時に、どのデータを出力するのかを指定する
信号
・Bus Request ：各デバイスからのバスリクエスト信号
・Bus Grant ：各デバイスへのバスグラント信号
・Retry from X ：キャッシュ付きデバイス-X からのリトライ信号
・Retry to X ：デバイス-X へのリトライ信号

次に、図３の構成における本発明の動作を説明する。
（ａ）デバイスＣ（Device#2)は、アービトレーション回路１０２にBus Request C信号（１１０）を出力し、その返信としてBus Grant C信号（１１２）を受け取る。さらに、デバイスＣ（Device#2)は、メモリへ書き込みをするために、バスにアドレス（Bus Address１１４）を出力する。
（ｂ）デバイスＡ（CPU#0）等の各キャッシュは、バス上のアドレス（Bus Address１１４）を監視（スヌープ）する。
（ｃ）ここで、デバイスＡ（CPU#0）のキャッシュ中のアドレスがヒット（スヌープ・ヒット）したとすると、デバイスＡ（CPU#0）はリトライ制御回路１０１へのRetry from A信号（１１６）を活性化する。
（ｄ）リトライ制御回路１０１は、メモリ・コントローラ１０４から、デバイスＣ（Device＃2）からのアクセスがライト・アクセスであることを示すWrite Access信号（１１８）を受け取る。この場合、リトライ制御回路１０１は、Retry from A信号（１１６）を受けても、デバイスＣのライト・アクセスを中断させるための信号であるRetry to C信号（１２０）を活性化しない。
（ｅ）リトライ制御回路１０１は、タグ制御回路１０６へのRetry Hold信号（１２２）を活性化する。また、リトライ制御回路１０１は、Retry from A信号（１１６）を受け取ったデバイスＡ（CPU#0）に対応するPriority-A信号（１２４）をアービトレーション回路１０２に送る（活性化する）。

（ｆ）デバイスＣ（Device#2）は、Bus Address信号（１１４）、Byte Enable信号（１２６）、Bus Control信号（１２８）を用いて、メモリ・コントローラ１０４を制御して、Bus Data In(１３０)上のライト・データをバッファ１０８へ書き込む。書き込み位置は、メモリ・コントローラ１０４からのData Strobe信号およびData DIR信号（１３４）を受けたタグ制御回路１０６が出力するWrite Strobe信号（１３６）により指定される。具体的には、書き込み位置は、Bus Address（１３８）の下位５ビット（３２バイト・キャッシュラインの場合）とByte Enable信号（１４０）のデータ幅に依存する。この時、タグ制御回路１０６に書き込まれたバイト位置情報が記録される。
（ｇ）メモリ・コントローラ１０４は、Retry Hold信号（１２２）を受け取っているので、メモリへの書き込みをせずに、キャッシュからのキャッシュ（データ）・アウトを待つ。また、メモリ・コントローラ１０４は、デバイスＣ（Device#2）によるバッファ１０８への書き込みが終了すると、Access Complete信号（１４４）をActive（活性）にする。
（ｈ）Retryを要求していたデバイスＡ（CPU#0)は、キャッシュ・アウトを要求する。Priority-A信号（１２４）を受け取ったアービトレーション回路１０２は、デバイスＡ（CPU#0)からのBus Request A（１４６）の優先順位を最高位にする。デバイスＡ（CPU#0)のキャッシュ・アウトは、デバイスＣ（Device#2)のアクセスの直後に受け付けられる。

（ｉ）デバイスＡ（CPU#0)は、スヌープ・ヒットしたデータをバッファ１０８にキャッシュ・アウトする。この時、Write Strobe信号１３６によって、先にデバイスＣによって書き込まれたデータに上書きしないように書き込み位置が決められる。
（ｊ）デバイスＡ（CPU#0)によるバッファ１０８への書き込みが終わると、メモリ・コントローラ１０４は、Access Complete信号（１４４）をリトライ制御回路１０１へ出力する。
（ｋ）リトライ制御回路１０１は、活性化していたRetry-Hold信号（１２２）とPriority-A信号（１２４）を非活性化する。
（ｌ）メモリ・コントローラ１０４は、バッファ１０８にラッチされたデータ（ライト・アクセス・データおよびキャッシュ・アウト・データ）をタグ制御回路１０６のアドレス（ＴＡＧ）情報に基づき、一連のデータとしてメモリへ書き込む。これにより、データ・コヒーレンシが保たれつつ、ライト・アクセス動作が完了する。

従来のスヌープ動作を説明するための図である。本発明の方法（動作）の概要を説明するための図である。本発明の構成を示す機能ブロック図である。

符号の説明

１、１０ＣＰＵバス
２、１２システムバス
３、１３バスブリッジ
４データ・アクセス
５スヌープ
６リトライ要求
１３ＣＰＵ＃０
１４ＣＰＵ＃２
１５デバイス＃２
１６メモリ・コントローラ
１７メモリ
２０バッファ
１０１リトライ制御回路
１０２アービトレーション回路
１０４メモリ・コントローラ
１０６タグ制御回路
１０８バッファ

Claims

バスと、
バスに接続するメモリ、メモリ・コントローラ、キャッシュを有する第１デバイス、および第２デバイスを備え、
前記メモリコントローラは、
第２デバイスからのライトデータを記憶できるライトバッファと、
第１デバイスからのキャッシュ更新データを記憶できるキャッシュラインバッファと、
第１デバイスからのリトライ信号を受け付けて第２デバイスへのリトライ信号をマスクするリトライ制御回路と、
前記リトライ制御回路から受け取ったバス優先順位に基づいて第１デバイスが一番と機能させるアービトレーション制御回路とを含み、
第２デバイスからのライト・アクセスにおいてキャッシュ・ヒットした場合に、前記第１デバイスからのアクセス・リトライ要求が発行されても、前記第２デバイスへリトライを発行せず、前記ライト・データを前記ライトバッファに記憶してシステムバス上の第２デバイスからのアクセス処理を完了させた後に、アクセス優先順位が一番とした、第１デバイスからの前記キャッシュ・メモリの更新データを受け取り前記キャッシュライン・バッファに記憶し、前記ライトバッファと同じアドレスのデータは前記バッファのデータを優先しキャッシュラインバッファの内容をメモリへ書き込みむ処理を行う、ことを特徴とする、メモリ・システム。
さらに、前記ライト・データの前記バッファへの書き込み位置を記憶し、その書き込み位置での前記ライト・データに上書きすることなく、前記キャッシュのデータを前記バッファに一時記憶させるためのタグ制御回路を備える、請求項１のメモリ・システム。
前記バッファに一時記憶されるキャッシュ・データは、キャッシュにおいて既に更新されたデータである、請求項２のメモリ・システム。
前記タグ制御回路は、前記バッファに記憶された前記ライト・データおよび前記キャッシュのデータを連続するデータとして前記メモリへ書き込ませる、請求項３のメモリ・システム。
前記バスはＣＰＵローカル・バスおよびシステム・バスを含み、該２つのバスがバス・ブリッジで接続され、前記第１デバイスは前記ＣＰＵローカル・バスに接続するＣＰＵを含む、請求項１のメモリ・システム。