JPH07200506A - メッセージ通信コントローラ - Google Patents

Abstract

(57)【要約】 【目的】本発明は分散メモリ型並列計算機におけるメッ
セージ通信を制御するコントローラに関し、メッセージ
通信にかかる時間の内、レイテンシを削減することを目
的とする。 【構成】 ＤＭＡ転送の制御レジスタとして、共通バス
13のアドレス空間にマッピングしたアドレスレジスタ１
と、データ長レジスタ２とを有し、データ長レジスタ２
に定数値をセットするデータ長初期値設定手段５と、Ｄ
ＭＡ転送によりメモリから読み出したデータの内、所定
のものを制御レジスタにセットする制御レジスタ設定手
段６とを設け、プロセサ11からＤＭＡ転送を起動される
と、データ長初期値設定手段５によりデータ長レジスタ
２に定数値をセットし、アドレスレジスタ１の指定する
アドレスを先頭とするメモリ12の領域からデータを取り
出し、制御レジスタ設定手段６により所定のデータを制
御レジスタにセットし、それに続くデータをメッセージ
のヘッダおよびメッセージ本体として扱うように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は分散メモリ型並列計算機
におけるメッセージ通信を制御するコントローラに関す
る。

【０００２】計算機の高速化の１つの形態として分散メ
モリ型並列計算機がある。分散メモリ型並列計算機で
は、プロセサユニット間の情報交換手段としてメッセー
ジ通信を用いる。このメッセージ通信にかかる時間が大
きいと計算機全体の性能が低下する。メッセージ通信の
性能は、単位時間当たりのデータ転送量で表されるスル
ープットと、送信側で送信を開始した時点から受信側で
受信を開始する時点までの時間で表されるレイテンシと
で表される。メッセージ通信にかかる時間のうちスルー
プットはメッセージの長さに依存し、レイテンシはメッ
セージの長さに係わらずかかる時間である。従ってレイ
テンシを短くすることが必要であるが、特に、プロセサ
の数が増大するに従って、メッセージ通信１回当たりの
メッセージ長は短くなる傾向があるため、短いメッセー
ジの場合のレイテンシ削減が重要である。

【０００３】

【従来の技術】図５は分散メモリ型並列計算機のメッセ
ージ通信の概念を示す図である。個々のプロセサユニッ
ト10は、プロセサ11とメモリ12とコントローラ14とが、
共通バス13によって結合されており、一般的なマイコン
システムと本質的な違いはない。この場合、コントロー
ラ14はメッセージ通信コントローラであり、通信路（ネ
ットワーク）20を通してプロセサユニット10間のメッセ
ージ通信を制御する。

【０００４】メッセージ通信は個々のプロセサユニット
10内では、ＤＭＡ（Direct MemoryAccess）方式によっ
て行なうのが通常である。コントローラ14はＤＭＡ制御
回路を備え、ＤＭＡ制御回路はコマンド（この場合は通
信モード等）、メモリアドレス（メッセージ・アドレ
ス）、データ長（メッセージ・サイズ）、補助的な制御
データを設定するための制御レジスタを備えている。制
御レジスタの例を図２（１）に示す。

【０００５】これらのレジスタは共通バス13のアドレス
空間にマッピングされている。従って、アドレス空間の
特定アドレスに書き込むとこれらのレジスタに書き込む
ことになる。プロセサ11（のプログラム）は特定アドレ
スに書き込むことにより、これらのレジスタを設定して
から起動（送信開始）を指令する。なお、プロセサ11は
その前にメッセージをメモリ12上に用意しておかなけれ
ばならない。また、メッセージの先頭にはヘッダと呼ば
れる、宛先やメッセージのタイプ等のデータを定まった
フォーマットに従って書き込んでおかなければならな
い。図２（２）にメッセージ通信用のヘッダの例を示
す。

【０００６】ヘッダは送り先（のＯＳまたはアプリケー
ションソフトウェア）への指示情報であり、一般にメッ
セージ本体の長さには依存しない。また、同じ内容を繰
り返し使う場合も多い。従って、メッセージ長が短い場
合には、ＤＭＡ制御レジスタの設定時間、ヘッダを送信
する時間（およびヘッダを作る時間）が、本来のメッセ
ージを送信する時間に比べて大きな割合を占めることに
なる。これがオーバヘッドとなって、メッセージ通信の
レイテンシを増大させることになる。

【０００７】また、ＤＭＡ制御レジスタは、アドレス空
間のうちのハードウェア領域として設定された固定領域
にマッピングされるので、キャッシュがあってもキャッ
シュによる高速化には関係がない。ソフトウェアによっ
て処理されるヘッダ、メッセージの領域とは分離されて
おり、処理を別扱いにしなければならない面倒さがあっ
た。

【０００８】以下にメッセージが短い場合にメッセージ
送信にかかる時間を見積もる。並列計算機でよく用いら
れるマイクロプロセサの語長は３２ビット／ワードであ
る。従って、１ワード３２ビット、データバス幅３２ビ
ットと仮定し、ＤＭＡの設定に４ワード、ヘッダに４ワ
ード、メッセージが８ワードの場合にかかる時間を見積
もる。説明を簡単にするため、メッセージ通信コントロ
ーラへの１ワードの書込みがアドレスが出てから５サイ
クルで完了し（すなわち６サイクルで１ワードの書込み
が可能）、キャッシュへの書込みは１サイクル、読み出
しは２サイクルで完了するものとする（すなわち、１サ
イクルで１ワードの書込み、２サイクルで１ワードの読
み出しが可能）。またキャッシュのラインサイズは３２
バイトとする。バスはブロック転送可能とする。すなわ
ち、バス上に先頭アドレスが１度出たあと、データは連
続してバス上に流れる。

【０００９】まず、ＤＭＡ制御レジスタの内アドレスレ
ジスタ、データ長レジスタ、補助制御レジスタの設定を
３ワード分行い、メモリ上に４ワードのヘッダを作り、
ＤＭＡの起動（コマンドレジスタの設定）を指令する。
メッセージ通信コントローラはヘッダとメッセージをＤ
ＭＡ制御レジスタに従って、ＤＭＡ転送によりメモリ
（キャッシュ）から読み出して通信路へ送出する。

【００１０】メッセージは何らかの処理（計算）の結果
としてメモリに書き込まれ、従って、キャッシュ上にあ
る場合が多い。ヘッダとメッセージはキャッシュ上にあ
ると仮定すると、 Ｔ＝ ６サイクル×４ワード ＤＭＡレジスタ設定 ＋１サイクル×４ワード ヘッダ作成 ＋６サイクル×１ワード 起動 ＋（５サイクル ＋１サイクル×１２ワード） ヘッダとメッセージの転送 ＝５１サイクル この内、ヘッダとメッセージ本体の送信のためには１７
サイクルしかかかっていない。全体の３３％程度であっ
て効率が悪い。

【００１１】

【発明が解決しようとする課題】本発明は、メッセージ
通信コントローラの構成を工夫し、ＤＭＡ制御レジスタ
の設定情報とヘッダおよびメッセージ本体とを連続した
領域に用意し、単純操作によってメッセージ通信の起動
を行なうことにより、メッセージ本体に対するオーバヘ
ッドを低く抑えて、特にメッセージ長が短い場合に、効
率のよいメッセージ通信ができるようにすることを目的
としている。

【００１２】

【課題を解決するための手段】図１は本発明の実施例の
構成図である。この図により説明する。メッセージ通信
コントローラ14は、複数のプロセサユニット10を通信路
20により結合した分散メモリ型並列計算機のプロセサユ
ニット10内にあり、プロセサユニット10内で、プロセサ
11、メモリ12と共通バス13で結合されている。

【００１３】メッセージ通信コントローラ14は、ＤＭＡ
転送の制御レジスタとして、アドレスレジスタ１とデー
タ長レジスタ２と、他にコマンドレジスタ３や補助制御
レジスタ４等を有し、ＤＭＡ方式でメモリ12とのデータ
転送を行い、通信路20を介して他のプロセサユニット10
のメッセージ通信コントローラとメッセージ通信を行な
う。

【００１４】第１の発明 ここで、少なくともアドレスレジスタ１を共通バス13の
アドレス空間にマッピングしておく。

【００１５】データ長レジスタ２に定数値をセットする
データ長初期値設定手段５と、ＤＭＡ転送によりメモリ
から読み出したデータの内、所定のものを制御レジスタ
にセットする制御レジスタ設定手段６とを設ける。

【００１６】プロセサ11からＤＭＡ転送を起動される
と、データ長初期値設定手段５によりデータ長レジスタ
２に定数値をセットし、アドレスレジスタ１の指定する
アドレスを先頭とするメモリ12の領域からデータを取り
出し、制御レジスタ設定手段６により所定のデータを制
御レジスタにセットし、それに続くデータをメッセージ
のヘッダおよびメッセージ本体として扱うように構成す
る。

【００１７】なお、ＤＭＡ転送の起動は、アドレスレジ
スタ１への書込みそのものが起動の指令であるようにす
れば簡単である。 第２の発明 第１の発明に加えて、制御レジスタ設定手段６はＤＭＡ
転送によりメモリから読み出したデータを調べ、データ
内にある指定に従って制御レジスタにデータをセットし
てデータ転送を継続するように構成する。

【００１８】第３の発明 第１の発明または第２の発明に加えて、ＤＭＡ転送によ
って取り出したデータを格納するメモリであって、共通
バス上のアドレス空間の内にマッピングされたメモリを
データ保持手段８として備え、また、ＤＭＡ転送の起動
の他にメッセージ送信の起動を区別して認識する起動識
別手段７を備える。起動の区別のためには、例えば、共
通バス13上のアドレスを１つ架空のレジスタに割り付け
て、そのレジスタに対して書き込んだときメッセージ送
信の起動とするなどによって区別すればよい。

【００１９】プロセサ11から、ＤＭＡ転送の起動を指令
されるとＤＭＡ転送でデータを読み出し通信路20へ送出
すると共にデータ保持手段８に格納し、メッセージ送信
の起動を指令されると、データ保持手段８からヘッダお
よびメッセージ本体を取り出して、通信路20へ送出する
ように構成する。

【００２０】第４の発明 第３の発明において、データ保持手段８として、バスス
ヌープ機構を有するキャッシュメモリを備える。

【００２１】

【作用】ＤＭＡ制御レジスタの設定情報、ヘッダ、メッ
セージ本体はメモリ上に用意し、かつメッセージ本体が
短い場合は連続した領域に一括することができ、扱い易
い。メッセージ通信の起動は、アドレスレジスタへの書
込みそのものであるとすれば、ＤＭＡの先頭アドレスを
指定するためのアドレスレジスタへの書込みだけで開始
する。そして、ＤＭＡレジスタの設定情報、ヘッダ、メ
ッセージ本体は一括してバス上ブロック転送によりメッ
セージ通信コントローラへ送り込まれるので、高速にで
きる。

【００２２】第２の発明では、メッセージ本体が長い場
合は、ＤＭＡ制御レジスタのデータ長レジスタ２を書き
直すことを指定することにより、初期値として設定され
た長さと異なる値を指定することができる。また、ＤＭ
Ａ制御レジスタのアドレスレジスタ１を書き直すことを
指定することにより、メッセージのヘッダまたはメッセ
ージ本体の先頭アドレスを異なった領域に置くことも可
能になる。

【００２３】第３の発明の場合は、一度メッセージ通信
コントローラへ送り込まれたＤＭＡ制御レジスタの設定
値、ヘッダ、メッセージ本体は、データ保持手段８によ
り保持されている。続けて同じような内容の通信を行な
う場合は、プロセサ11はその内の変更分を書き直し、起
動をかけるだけでよい。

【００２４】プロセサ11はアドレス空間にマッピングさ
れた領域へ変更データのみ書き替えるとそれはすなわち
データ保持手段８の内容が変更されたことに等しい。そ
こでデータ保持手段８の内容をＤＭＡ転送の代わりに使
うことを指定する起動コマンドを出せば、改めてデータ
をＤＭＡ転送する必要がない。

【００２５】第４の発明の場合は、データ保持手段８内
に関係するデータが存在しないときは、ＤＭＡ転送を行
なってデータ保持手段８に書き込むが、その後はデータ
保持手段８としてのキャッシュのバススヌープ機構がバ
スを監視しており、プロセサ11が最初に用意したメモリ
上のデータを書き替えると、キャッシュのバススヌープ
機構としての機能が働いてキャッシュの内容すなわちデ
ータ保持手段８の内容を自動的に更新、または無効化す
る。更新型の場合は第３の発明と同様であるが、無効化
型の場合はその後改めてＤＭＡ転送を指定する。

【００２６】プロセサ11にキャッシュが付属する場合、
それがライトバック型であると、正しいデータをキャッ
シュだけがもっており、メモリ12は古いデータをもつ場
合がある。それを避けるため、ＤＭＡ設定データ、ヘッ
ダ、メッセージ本体を用意した後キャッシュを無効化す
る操作が必要があるが、キャッシュにバススヌープ機構
が付属していればその必要がなくオーバヘッド削減に役
立つ。プロセサ11がＤＭＡ制御データとメッセージのヘ
ッダおよびメッセージ本体とを連続したメモリ領域に書
いたときキャッシュにその内容が書き込まれるので、領
域がキャッシュのブロック境界を跨がないように先頭ア
ドレスを決めれば、ＤＭＡ転送は共通バス13のブロック
転送の回数を最小にして行なうことができ、転送自体も
高速である。

【００２７】なお、バススヌープ機構とは、バス結合共
有メモリ型マルチプロセサにおいてよく用いられる公知
の技術で、各キャッシュのデータのコヒーレンシ（一貫
性）を保証するための機構であり、各キャッシュにおい
てバスのアドレスを常に監視しており、自分が保持して
いるブロック内のアドレスの内容を書き替えるコマンド
が現れるとそのデータをバスから取り込んで更新する
（更新型）か、またはそのブロックを無効にする（無効
化型）ように働く。

【００２８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の実施例の構成図を示す。この図は
全ての請求項の発明を適用した場合を示している。

【００２９】第１の実施例 第１の実施例として、まず、請求項１の発明だけを適用
した場合を説明する。その場合、図１の制御レジスタ設
定手段６は単に順に読み出したデータを制御レジスタに
セットするだけの機能である。また、起動識別手段７、
データ保持手段８は存在しない。

【００３０】メッセージ通信コントローラ14は与えられ
たアドレスを先頭として定められた長さのデータをメモ
リ12から読み込む。実際にはキャッシュがプロセサの一
部として存在するので、キャッシュにデータがあればキ
ャッシュから読み込むことになる。その長さはメッセー
ジ長の度数分布と通信路（ネットワーク）のスループッ
ト等のシステムの性能から定める。この実施例では６４
バイト（１６ワード）と定めてある。

【００３１】以下に動作を順を追って説明する。 プロセサ11（のプログラム）は、ＤＭＡ制御データと
メッセージのヘッダおよびメッセージ本体とを連続した
メモリ領域に書く。領域の開始アドレスは任意に定める
ことができ、ここでは0xf0000(0x....は16進表現であ
る）としてある。図３に示すように、ＤＭＡ制御データ
は１６バイト（４ワード）、ヘッダが１６バイト、メッ
セージ本体は３２バイトで、合計６４バイトである。

【００３２】プロセサ11は領域の開始アドレス（先頭
アドレス）0x0f0000をメッセージ通信コントローラ14の
アドレスレジスタ１に書き込む。 メッセージ通信コントローラ14はこのレジスタに書込
みがあると、起動の指令と解釈して動作を開始する。な
お、アドレスとコマンドとは別のレジスタとし、アドレ
スを指定するのと、送信の起動指令（コマンドレジスタ
へ書込む）とを別にしてもよいがその場合は２段階操作
となり少し遅くなる。

【００３３】メッセージ通信コントローラ14はアドレス
レジスタ１の内容を先頭とするメモリ12の領域からデー
タを読み出し、先頭の１６バイト（４ワード）の内、コ
マンドと補助制御データとを対応する制御レジスタ３，
４にセットする。次の１６バイト（４ワード）はヘッダ
として、さらに次の３２バイト（８ワード）はメッセー
ジ本体としてインタフェース制御部42に渡し、その制御
のもとに通信路20を介して他のプロセサユニットへ送信
する。

【００３４】以上の場合、アドレスレジスタ１にメモリ
のアドレスを書き込む１操作で、メッセージ通信コント
ローラ14に指示を与えることができる。なお、先頭の１
６バイト（４ワード）の内、使用するのはコマンドと補
助制御データの８バイト（２ワード）だけであるので、
初めからこの２ワードだけとした仕様にしてもよい。

【００３５】第２の実施例 図１は第２の実施例の構成を示したものであり、図３
に、その場合のメモリ（キャッシュ）上に用意されるべ
きデータおよびＤＭＡ設定データのフォーマットを示
す。この実施例では、メモリ12上に用意するデータの
内、ＤＭＡ制御データ22について、個々に、対応する制
御レジスタへのセットを禁止することを指定するビット
21があり、メッセージ通信コントローラ14の制御レジス
タ設定手段６はそれに従って、禁止指定のない制御デー
タは対応する制御レジスタにセットし、禁止指定のある
制御データに対応する制御レジスタはそのままとする。
図３に示した例では、アドレスレジスタと、データ長レ
ジスタの設定データには禁止指定がしてあり、初期設定
の指定の通りに動作することになる。その場合は第１の
実施例で示した動作と同じである。

【００３６】なお、以上の説明ではＤＭＡ設定データの
フォーマットは図の（Ａ）に示すように個々の制御デー
タの先頭ビットを禁止ビットとしているが、（Ｂ）に示
すように、例えばコマンドレジスタ対応の制御データの
一部に禁止ビットをまとめてモード指定23として置くよ
うに構成してもよい。

【００３７】また、起動識別手段７と、データ保持手段
８としてバススヌープ機構付のキャッシュを設けてあ
る。起動識別手段７は、前述したような動作を行なうＤ
ＭＡ転送の起動と、データ保持手段８から必要なデータ
を取り出して動作を行なうメッセージ送信の起動とを区
別して認識する。その区別はアドレスレジスタのアドレ
スにオフセット値を付けてもよいし、共通バス上のアド
レスを１つ架空のレジスタに割り付けて、そのレジスタ
への書込み（書込みデータはない）をメッセージ送信の
起動としてもよい。

【００３８】以下では制御データの禁止指定がない場合
の動作を説明する。 最初にメッセージ通信を行なうときは第１の実施例と
基本的に同じである。ただし、制御レジスタ設定データ
の禁止ビットの指定に従って制御レジスタの内容の設定
し直しを行なうことができる。すなわち、メッセージ通
信コントローラ14の制御レジスタ設定手段６は、ＤＭＡ
転送によって読み込んだ制御レジスタ設定データのアド
レスレジスタ（およびデータ長レジスタ）対応データを
禁止する指定がなければヘッダのデータまで読み込んだ
時点で、アドレスレジスタ１（およびデータ長レジスタ
２）に対応データをセットするように構成する。

【００３９】従って、アドレスレジスタ１、データ長レ
ジスタ２の内容を書き替えるように指定すれば（設定禁
止指定をしなければ）最初の指定（アドレスは制御レジ
スタ設定データの先頭アドレス、データ長は定数値）を
途中で変更することができる。すなわちメッセージ本体
は別の領域に用意しておき、その先頭アドレスを制御レ
ジスタ設定データのアドレスレジスタ対応の場所に書
き、またメッセージ本体の長さを制御レジスタ設定デー
タのデータ長レジスタ対応の場所に書いておく。これに
より、メッセージ本体の大きさやメモリ上の領域につい
て、柔軟に対応することができる。なお、アドレスレジ
スタ１とデータ長レジスタ２の入替えをＤＭＡ設定デー
タとヘッダとの間で区分する構成にしてもよい。その場
合はヘッダとメッセージ本体とを一体にして領域をとる
ことになる。

【００４０】２回目以降は、以下の通りである。１回
目の処理で読み込まれたデータ（制御レジスタ設定デー
タを含む）は、プロセサが明示的に破棄させない限りデ
ータ保持手段８内に保持されている。従って、全く同じ
内容を送信する場合はデータ保持手段８から送信するこ
とができる。実用的には、そのうちの一部、たとえばメ
ッセージ本体だけを変更する場合が多い。例えば、同じ
相手に同じ記憶場所の同じ長さのデータを送信する場合
である。具体的には、例えば毎回隣のプロセサに同じ配
列（中のデータは異なっている）を送信する場合であ
る。この場合、メッセージ本体は何らかの演算の結果で
あることが多い。データ保持手段８がバススヌープ機構
付のキャッシュとなっていれば、保持している同じアド
レスが書き替えられた場合には自動的に更新または無効
化される。更新型のバススヌープ機構付キャッシュなら
ば改めてメモリから読み込む必要はない。

【００４１】Ａ×Ｂ＝Ｃという行列の積を並列プロセサ
で演算する場合について考える。図４は、その説明図で
ある。Ａはｋ×ｍの行列、Ｂはｍ×ｎの行列，Ｃはｋ×
ｎの行列である。これをｎ個のプロセサの並列計算機で
計算する。各プロセサは行列Ｂを１×ｎに分割しても
つ。行列Ａの各行を１行づつ１番左のプロセサから右に
伝えていく。各プロセサは流れてきた行列Ａの１行と自
分のもっている行列Ｂの１列とを掛け合わせて、行列Ｃ
の１要素を作る。行列Ａのすべての行が流れおわると、
行列Ｃの各列をプロセサが分割してもっていることにな
る。

【００４２】このとき、各プロセサ（左右の端のプロセ
サを除く）での処理は、以下の４フェーズを繰り返すこ
とによって行なわれる。以下において、自プロセサをｉ
番目であるとする。

【００４３】１．ｉ−１番目のプロセサから行列Ａのｊ
列目を受信する。（ｉ−１番目のプロセサでは、３のフ
ェーズに相当する。） ２．行列Ａのｊ列目と自分がもっている行列Ｂのｉ行目
との積和を計算し、行列Ｃの要素とする。

【００４４】３．ｉ＋１番目のプロセサへ行列Ａのｊ列
目を送信する。 ４．ｊ＝ｊ＋１ 以上のフェーズの繰り返しによって行列の積が計算され
る。このとき、データの送信と受信に着目すると、毎回
ｉ−１番目のプロセサから同じ長さのメッセージを受信
し、それをそのままｉ＋１番目のプロセサへ送信してい
る。送信相手、送信するメッセージのアドレス、メッセ
ージの長さ、メッセージの種類などは毎回同じである。
このため、ＤＭＡ設定データとヘッダは同じものをその
まま使うことができる。

【００４５】

【発明の効果】先に挙げた例に本発明を適用した場合を
算定する。ＤＭＡの設定に４ワード（１６バイト）、ヘ
ッダに４ワード（１６バイト）、メッセージ本体に８ワ
ード（３２バイト）であり、メッセージ通信コントロー
ラへの１ワードの書込みがアドレスが出てから５サイク
ルで完了し（すなわち６サイクルで１ワードの書込みが
可能）、キャッシュへの書込みは１サイクル、読み出し
は２サイクルで完了するものとする。またキャッシュの
ラインサイズは３２バイトとする。メッセージはＤＭＡ
により８ワードのブロック転送により行なう。すなわ
ち、バス上に先頭アドレスが１度出たあと、データは連
続してバス上に流れるものとする。

【００４６】メッセージの送信のために、まずＤＭＡ
の設定を書き、ヘッダをつくる。メッセージは続く領域
に書いてもよいし、アドレスレジスタの入替え指定をす
るなら別の領域でもよい。これらの書込みは実際にはプ
ロセサ11に付属するキャッシュに対して行なわれる。

【００４７】メッセージ通信コントローラ14に対して
ＤＭＡ転送の起動を指令する。このときブロック転送が
行なわれ、必要な時間は以下の通りである。 Ｔ＝ １サイクル×４ワード ＤＭＡレジスタ設定データ作成 ＋１サイクル×４ワード ヘッダ作成 ＋６サイクル×１ワード 起動：アドレスレジスタ設定 ＋（５サイクル ＋１サイクル×１６ワード） ＤＭＡ転送 ＝３５サイクル 従来は５１サイクル必要としており、３０％の速度向上
となる。

【００４８】また、データ保持手段に前回のデータが残
っているので、全く同じものを送信する場合は、送信開
始の指令を出すだけであるので、 Ｔ＝ ６サイクル×１ワード ＝ ６サイクル と、非常に短い時間で終了する。

【００４９】メッセージ本体は書き替えたが送り先やサ
イズ等が同じ場合も、同様に指令する。メッセージの書
替えをデータ保持手段のバススヌープ機構が検出するの
で、メッセージ本体のみを新たに読み込む時間が加わ
る。

【００５０】 Ｔ＝ ６サイクル×１ワード 起動 ＋（５サイクル＋１サイクル×８ワード） メッセージ読み込み ＝ １９サイクル これも非常に短い時間ですむ。

【００５１】以上説明したように、本発明によればメッ
セージ長が短い場合に、また、送り先やメッセージ・サ
イズが同じものを繰り返し送る場合には特に、メッセー
ジ通信のレイテンシの低い通信コントローラを実現する
ことができる。

【図面の簡単な説明】

【図１】 本発明の実施例の構成図

【図２】 制御データ等の例

【図３】 メモリ上に用意するデータとＤＭＡ設定デー
タのフォーマット

【図４】 適用例

【図５】 従来の並列計算機のメッセージ通信の概念

【符号の説明】

１ アドレスレジスタ ３ コマンドレ
ジスタ ２ データ長レジスタ ４ 補助制御レ
ジスタ ５ データ長初期値設定手段 ６ 制御レジスタ設定手段 ７ 起動識別手段 ８ データ保持手段 10 プロセサユニット 11 プロセサ 12 メモリ 13 共通バス 14 メッセージ通信コントローラ 20 通信路 41 データバッファ 42 インタフェース制御部 21 データ設定禁止ビット 22 ＤＭＡ制御データ（ＤＭＡ設定データ） 23 モード指定

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のプロセサユニット（10）を通信路
   （20）により結合した分散メモリ型並列計算機のプロセ
   サユニット（10）内にあり、 プロセサユニット（10）内で、プロセサ（11）、メモリ
   （12）と共通バス（13）で結合され、 ＤＭＡ転送の制御レジスタとして、少なくともアドレス
   レジスタ（１）とデータ長レジスタ（２）とを有し、Ｄ
   ＭＡ方式でメモリ（12）とのデータ転送を行い、通信路
   （20）を介して他のプロセサユニット（10）のメッセー
   ジ通信コントローラとメッセージ通信を行なうメッセー
   ジ通信コントローラ（14）において、 少なくともアドレスレジスタ（１）を共通バス（13）の
   アドレス空間にマッピングしておき、 データ長レジスタ（２）に定数値をセットするデータ長
   初期値設定手段（５）と、ＤＭＡ転送によりメモリから
   読み出したデータの内、所定のものを制御レジスタにセ
   ットする制御レジスタ設定手段（６）とを設け、 プロセサ（11) からＤＭＡ転送を起動されると、データ
   長初期値設定手段（５）によりデータ長レジスタ（２）
   に定数値をセットし、アドレスレジスタ（１）の指定す
   るアドレスを先頭とするメモリ(12)の領域からデータを
   取り出し、制御レジスタ設定手段（６）により所定のデ
   ータを制御レジスタにセットし、それに続くデータをメ
   ッセージのヘッダおよびメッセージ本体として扱うよう
   に構成したことを特徴とするメッセージ通信コントロー
   ラ。
2. 【請求項２】 制御レジスタ設定手段（６）はＤＭＡ転
   送によりメモリから読み出したデータを調べ、データ内
   にある指定に従って制御レジスタにデータをセットして
   データ転送を継続するように構成したことを特徴とする
   請求項１に記載のメッセージ通信コントローラ。
3. 【請求項３】 ＤＭＡ転送によって取り出したデータを
   格納するメモリであって、共通バス上のアドレス空間の
   内にマッピングされたメモリをデータ保持手段（８）と
   して備え、また、ＤＭＡ転送の起動の他にメッセージ送
   信の起動を区別して認識する起動識別手段（７）を備
   え、 プロセサ（11) から、ＤＭＡ転送の起動を指令されると
   ＤＭＡ転送でデータを読み出し通信路（20）へ送出する
   と共にデータ保持手段（８）に格納し、メッセージ送信
   の起動を指令されると、データ保持手段（８）からヘッ
   ダおよびメッセージ本体を取り出して、通信路（20）へ
   送出するように構成したことを特徴とする請求項１また
   は請求項２に記載のメッセージ通信コントローラ。
4. 【請求項４】 データ保持手段（８）として、バススヌ
   ープ機構を有するキャッシュメモリを備えたことを特徴
   とする請求項３に記載のメッセージ通信コントローラ。