JP2516300B2 - 多重プロセツサ・システムの性能の最適化装置及び方法 - Google Patents

多重プロセツサ・システムの性能の最適化装置及び方法

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JP2516300B2
JP2516300B2 JP4106604A JP10660492A JP2516300B2 JP 2516300 B2 JP2516300 B2 JP 2516300B2 JP 4106604 A JP4106604 A JP 4106604A JP 10660492 A JP10660492 A JP 10660492A JP 2516300 B2 JP2516300 B2 JP 2516300B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数のキヤツシユ・メ
モリ及び共有メモリを有する多重プロセツサ（ＭＰ）シ
ステム、より詳細に言えば、ＭＰシステム中の複数のプ
ロセツサの間で共有されているデータの整合性を維持す
る装置及び方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】多重プ
ロセツサ・システム（ＭＰ）による並列処理の出現は、
通常の単一プロセツサ・システムの性能を越えた大幅な
性能の改善をする可能性がある。ＭＰシステムにおける
多重のプロセツサは、過去何十年の間用いられている技
術の多段相互接続ネツトワーク（multistage interconn
ection network-ＭＩＮ）を通して、同時に並列にメモ
リと通信することができる。
【０００３】これをより詳細に説明すると、通常のＭＩ
Ｎ構成において、プロセツサはＭＩＮの特別のポートに
接続されている。通常のＭＩＮは制御可能なスイツチの
段を持つている。ＭＩＮは、制御可能なスイツチによつ
て、１つ以上のメモリ・ラインを、任意の時間で任意の
プロセツサに接続することができる。事実、ＭＩＮによ
つて、幾つかのプロセツサはメモリと同時通信ができる
ので、真の意味の並列処理が容易に達成される。
【０００４】然しながら、多くのプロセツサがＭＰシス
テムに付加されるようになり、しかも、プロセツサの速
度は常に高速化の一途を辿つたので、メイン・メモリの
帯域幅は、それらの多くの高性能プロセツサにより求め
られる要求のペースに合わせることができなくなつてき
た。より具体的に言えば、プロセツサとメイン・メモリ
との間の距離は次第に離れざるを得なくなり、しかも、
プロセツサがメイン・メモリにアクセスする回数は益々
増加するので、プロセツサのメモリ・アクセス時間は全
体として増加してくる。従つて、ＭＰシステムにおける
高性能のデータ処理に対して、メイン・メモリの帯域幅
が主要な隘路となつてきた。
【０００５】この隘路を取り除くために、プロセツサの
メモリ・アクセスの時間を減少するためのキヤツシユ・
メモリをプロセツサと関連付けることができる。キヤツ
シユ・メモリはこの分野で広く知られている。キヤツシ
ユ・メモリは、コンピユータのプログラミングに対して
実質的に透明であり、ハードウエアで管理される高速度
バツフアである。キヤツシユ・メモリはメイン・メモリ
とキヤツシユ・メモリとの間のデータ転送の基本ユニツ
トであるキヤツシユ・メモリのデータ・ラインを持つデ
ータ・アレイと、データ・アレイ中のデータの位置に関
するデータ・アドレスをマツプするデイレクトリとを含
んでいる。事実、キヤツシユ・メモリのデータ・ライン
はインストラクシヨンか、または実際のデータの何れか
であり得る。更に、キヤツシユ・メモリはメイン・メモ
リの速度よりも１０倍以上の高い速度を持つており、通
常は、キヤツシユ・メモリに関連するプロセツサが有す
る高い速度と同じ速度である。
【０００６】プロセツサに関連するキヤツシユ・メモリ
の長所と、関連するプロセツサにおいて実行されるプロ
グラム構造の長所とを取り入れることによつて、システ
ムの性能は向上される。プログラム中のインストラクシ
ヨン・セツトの中の多くのインストラクシヨンは繰り返
しが多い。キヤツシユ・メモリはキヤツシユ・ラインに
よつて充填することができる。キヤツシユ・ラインは、
キヤツシユ・ラインの再充填が必要とされる前の或る時
間の間、データ・ワード及びインストラクシヨンを必要
とするプロセツサの要求に答えることができる。換言す
れば、プロセツサは、キヤツシユ・ラインよりも遥かに
短いデータ・ワード（即ち、ワード、ｄワード、または
バイト）を要求すると言うことである。また、プロセツ
サにより、データ・ワードがキヤツシユ・メモリに求め
られて、データ・ワードがキヤツシユ・メモリのデータ
・ライン中に見出された場合、キヤツシユ「ヒツト」が
生じたと言われる。プロセツサにより、データ・ワード
がキヤツシユ・メモリに求められて、データ・ワードが
キヤツシユ・メモリのデータ・ライン中に見出されない
場合、キヤツシユ「ミス」が生じたと言われ、その結
果、キヤツシユ・メモリの再充填が求められる。キヤツ
シユ・メモリは、本質的には、プロセツサとメイン・メ
モリとの間にある容量の大きいバツフアとして用いられ
る記憶装置である。
【０００７】メモリ・スペースを共有するか、または大
域メモリを持つ多くのプロセツサを有するＭＰシステム
において、ＭＰシステムは、共有されたメモリ・スペー
ス中のすべてのデータの間の「整合性」、即ちデータの
一貫性を維持していなければならない。データは、メイ
ン・メモリや、キヤツシユ・メモリのような他の遠隔位
置に置かれたメモリを含んで幾つかの異なつたメモリ位
置の中に存在することがあり得る。
【０００８】データの「整合性」は、各プロセツサが、
共有メモリの特定のアドレスに対応する最新のデータに
アクセスしなければならない概念を対象としている。つ
まり、或るアドレスにあるデータ・ワードが１つ、また
はそれ以上のキヤツシユ・メモリ及び／又はメイン・メ
モリによつて、同時に共有されている場合に、上述のメ
モリ位置の１つの位置において、データ・ワードが更
新、または変更された時、データの一貫性を維持するた
めに、そのデータ・ワードの最新のバージヨンは、すべ
てのプロセツサにより識別され、かつ利用可能にされな
ければならない。本明細書において、用語「データ」と
は、インストラクシヨン、または実際に処理されるデー
タとか、未処理のデータなどを含んで、メモリ中にスト
アされたあらゆる情報を意味する。
【０００９】データの整合性を維持するために、ソフト
ウエアのアプローチ及びハードウエアのアプローチの両
方が通常の方法で用いられている。更に、ハードウエア
のアプローチは、通常、２つのタイプ、即ちバス・ベー
ス（「スヌーピー」）のプロトコルと、デイレクトリ・
ベースのプロトコルとの２つに分けられる。バス・ベー
スのプロトコルは、プロセツサの数が比較的少ないＭＰ
システムに用いられているのに反して、デイレクトリ・
ベースのプロトコルは、改良されたスケーラビリテイ
（scalability）を有するＭＰシステムに使用される。
この理由は、最近の傾向がＭＩＮの共通使用を指向した
多数の並列処理用プロセツサを使用する方向にあるから
である。
【００１０】デイレクトリ・ベースのプロトコルに関し
て、データ間の整合性、即ち、データの一貫性を保証す
るために、ＭＰシステムが動作している間において、
「交互質問（cross interrogation）」がキヤツシユ・
メモリの間で遂行される。「交互質問」は異なつたプロ
トコルのうちの任意の１つを用いて実行される。通常、
交互質問は、キヤツシユ・ラインの転送及び／又はキヤ
ツシユのデイレクトリ中の制御ビツトの処理を含んでい
る。
【００１１】交互質問のために実行されるプロトコル
は、ＭＰシステムの中で使用されるキヤツシユ・メモリ
のタイプに大きく依存している。通常、キヤツシユ・メ
モリは、「書き込み（write-thru−ＷＴ）」タイプか、
または、「書き戻し（write-back−ＷＢ）」タイプの何
れかに分類されている。更に、従来の技術に従つた或る
種のキヤツシユ・メモリは、適正に制御されるならば、
何れのタイプによつてもデータを取り扱う能力を持つて
いる。
【００１２】ＷＴキヤツシユ・メモリにおいて、データ
・ワードは、キヤツシユ・ラインのデータ・ワードをプ
ロセツサによつて更新し、或は変更する度毎に、メイン
・メモリに「書き込み」が行なわれる。従つて、最も新
しいデータは、常に、メイン・メモリ中に存在する。
【００１３】ＷＢキヤツシユ・メモリにおいては、ＷＢ
キヤツシユ・メモリ中のデータ・ワードが遠隔地の装置
によつて要求された時とか、またはデータ・ワードがキ
ヤツシユ・メモリ中で置換された時にのみ、そのデータ
・ワードは、ＷＢキヤツシユ・メモリからメイン・メモ
リに書き込まれる。その結果、地域的なプロセツサがそ
れ自身に関連した地域的なＷＢキヤツシユ・メモリ中の
データ・ワードを変更した場合、ＭＰシステム中の他の
メモリ・ロケーシヨンがその変更を知ることなく、ある
いはその変更により割り込まれることなく、地域的なプ
ロセツサは、そのＷＢキヤツシユ・メモリ中のデータ・
ワードを何度でも変更することができる。
【００１４】ＷＢキヤツシユ・メモリがＭＩＮを有する
ＭＰシステム中で使用された時、当業者間で広く知られ
ている大域デイレクトリを使用することができる。大域
デイレクトリは、データの整合性を維持する目的のため
に、メイン・メモリと関連される。大域デイレクトリ
は、キヤツシユ・メモリのデータ・ラインの大域デイレ
クトリの状態を表わす情報と、キヤツシユ・メモリのデ
ータ・ラインのコピーを持つキヤツシユ・メモリの数及
び／又は位置とを決定するために用いられる情報とを含
んでいる。これに関連して、１９８２年１１月のコンピ
ユータに関するＩＥＥＥ会報Ｃ−３１巻、１１号の「Ef
fects of Cache Coherency in Multiprocessors」と題
するドゥボア（M.Dbois）等の文献と、コンピユータ・
アーキテクチヤに関する１９８８年国際シンポジユーム
の会報の２８０頁乃至２８９頁の「AnEvaluation of Di
rectory Schemes forCache Coherence」と題するアガル
ワル（A.Agarwal）等の文献を参照されたい。
【００１５】デイレクトリ・ベースのプロトコルに関し
て若干の研究がされているけれども、実用的な設計は殆
どない。更に、入手可能な通常のプロトコルも問題を含
んでいる。交互質問が開始される度毎に、キヤツシユ・
メモリを使用したすべてのプロセツサは、問い合わせが
キヤツシユ・メモリ中のデータ・ワードに行なわれてい
る間で、臨時に待機しなければならない。その結果、キ
ヤツシユ・メモリの質問のために、プロセツサの性能は
これと妥協した性能に低下する。
【００１６】更に、より多くのプロセツサがＭＰシステ
ム中に付加されると、交互質問の実行回数は更に増加す
る。その結果、キヤツシユ・メモリとの対話はより多く
発生し、処理時間が長くなり、そして、ＭＰシステムの
相互接続ネツトワークの通信は混雑することになる。従
つて、要求される多数の交互質問はＭＰシステム中の有
用な仕事を行なうプロセツサの数を減少することにな
る。
【００１７】
【課題を解決するための手段】本発明は、キヤツシユ・
メモリ、共有されたメモリ及びＭＩＮを有するＭＰシス
テムの大域デイレクトリにおいて、修正ワード用バツフ
ア及びライン用バツフアを設けている。大域デイレクト
リは、キヤツシユ・ラインの状態及び制御に関する情報
をストアし、かつ、修正ワード用バツフア及びライン用
バツフアを制御するように構成される。
【００１８】本発明に従つて、要求側のキヤツシユ・メ
モリは、最初に、キヤツシユ・ラインの大域デイレクト
リに要求を送る。大域デイレクトリは、データ・ライン
が修正されており、供給側のキヤツシユ・メモリ中に存
在することを決定する。
【００１９】次に、キヤツシユ・ライン中の修正された
ワードだけを書き戻すための要求が大域デイレクトリか
ら供給側のキヤツシユ・メモリに送られ、これと同時
に、メモリから古いキヤツシユ・ラインを転送するため
の要求が、大域デイレクトリからメモリに送られる。
【００２０】更に、修正されたワードの書き戻しの間
で、修正されたワードは大域デイレクトリの修正ワード
用バツフアによつて獲得され、そして、これと同時に、
メモリからの古いキヤツシユ・ラインが大域デイレクト
リのライン用バツフア中にストアされる。古いキヤツシ
ユ・ラインは、修正されたキヤツシユ・ラインが持つア
ドレスの識別子（identity）と対応するけれども、古い
キヤツシユ・ラインはキヤツシユ・ラインの最新のバー
ジヨンではないから、古いキヤツシユ・ラインの部分は
使用しない。
【００２１】最後に、修正されたキヤツシユ・ライン全
体は、大域デイレクトリから要求側のキヤツシユ・メモ
リに転送され、修正されたワードは修正ワード用バツフ
アによつて供給され、そして、キヤツシユ・ラインの残
りはライン用バツフアによつて供給される。
【００２２】本発明は上述のように従来の技術の欠点を
克服し、更に、以下のような利点を持つている。
【００２３】本発明は、ＭＰシステムにおいて、デイレ
クトリ・ベースの整合性プロトコルのために、非常に好
ましく、かつ高性能の書き戻し方式を与える。
【００２４】これを具体的に言えば、本発明は、２つの
動作、即ち（１）大域デイレクトリとメモリとの間のデ
ータ・ライン転送動作と、（２）プロセツサからメモリ
への書き戻し動作の２つの動作を同時に行なわせること
によつて、ＭＰシステムの性能を改善する。
【００２５】上述の同時に起きる動作の結果として、プ
ロセツサからの読み取り要求を処理するために必要とさ
れる時間は非常に減少される（約４４％の減少）。その
理由は、データ・ライン要求を処理するために、メモリ
の待ち時間の大部分が取り除かれるためである。従来の
プロトコルにおいては、修正されたすべてのワードがメ
モリに書き戻された後にだけ、データ・ラインが要求側
のキヤツシユ・メモリに転送されるので、遅延が生じ
る。
【００２６】総括的に言えば、本発明はデータの整合性
を維持するために必要とする時間を減少し、従つて、Ｍ
Ｐシステムに対するより多くのプロセツサを付加する場
合に生じる性能低下が小さい。換言すれば、本発明によ
つて、ＭＰシステムに付加することのできるプロセツサ
の数を効果的に高めることができる。
【００２７】
【実施例】図１は本発明を適用することのできる多重プ
ロセツサ（ＭＰ）のアーキテクチヤ１００のブロツク図
が示されている。多重プロセツサのアーキテクチヤ１０
０は、関連するｐ個のキヤツシユ・メモリ１１２乃至１
１６を有するＰ個のプロセツサ１０２乃至１０６を含ん
でいる。ｐ個のキヤツシユ・メモリ１１２乃至１１６
は、キヤツシユ・メモリの複数の概念的なレベルを含ん
でいるが、この概念的なレベルは公知である。
【００２８】キヤツシユ・メモリ１１２乃至１１６は多
段相互接続ネツトワーク（ＭＩＮ）１１８を通してメモ
リ１２０に接続されている。ＭＩＮ１１８は、プロセツ
サ１０２乃至１０６からメモリ１２０へのアクセスと、
メモリからプロセツサへのアクセスを制御する。メモリ
１２０は、関連するｍ個の大域デイレクトリ１３３乃至
１３７を有するｍ個メモリ・モジユール（ＭＭ）１２３
乃至１２７を持つている。既に述べたように、大域デイ
レクトリは、データの整合性を維持するのに使用する技
術分野で公知である。
【００２９】ＭＩＮ１１８は任意の数の入力及び出力を
持つことができ、そして、入力及び出力の数は同じであ
る必要はないことには注意を払う必要がある。
【００３０】図２は８プロセツサ・システムのためのＭ
ＩＮ２００の低レベルのブロツク図を示している。図示
されたように、ＭＩＮ２００は、参照数字２０２乃至２
０６によつて示された３つの段、即ち段１乃至段３の各
々のための４個の同じ２*２スイツチを持つている。段
１は２*２スイツチ２１２乃至２１８で構成されてい
る。段２は２*２スイツチ２２２乃至２２８で構成され
ている。段３は２*２スイツチ２３２乃至２３８で構成
されている。ＭＰシステム中のプロセツサの数が増加す
れば、段の数及び段毎の２*２スイツチの数も同様に増
加する。
【００３１】図２の２*２スイツチの代表的な例が図３
に示してある。図３に示されているように、２*２スイ
ツチ３０２は入力Ｉ、Ｊ及び出力Ｐ、Ｑを持つている。
入力Ｉは出力Ｐ、または出力Ｑのいずれにも接続するこ
とができる。同様に、入力Ｊは出力Ｐ、または出力Ｑの
いずれにも接続することができる。接続は制御信号によ
つて行なわれる。本発明は２*２スイツチ構造を有する
スイツチ２０２乃至２３８のみに制限されるものでない
ことには注意を喚起する必要がある。換言すれば、ｍ及
びｎを任意の整数として、スイツチ２０２乃至２３８は
ｍ*ｎ構造を取ることができる。
【００３２】図２に示した３段のＭＩＮ２００を持つ８
プロセツサ・システムにおいてデータの整合性を維持す
るための通常のプロトコルは、図４乃至図８を参照して
以下に説明される。図４乃至図８は、プロセツサＰ2に
よつて排他的に所有されている修正されたデータ・ライ
ンＬをプロセツサＰ6と関連するキヤツシユ・メモリの
中にコピーするために必要な通常のステツプを説明する
ものである。
【００３３】最初に、データ・ラインＬはメモリ・モジ
ユールＭ4のメモリにストアされているものと仮定す
る。また、２つのプロセツサＰ2及びＰ6はこれらのプロ
セツサと関連するキヤツシユ・メモリ中にデータ・ライ
ンＬのコピーを現在共有しているものと仮定する。更
に、プロセツサＰ2がデータ・ラインＬ中のデータを修
正したものと仮定する。従つて、プロセツサＰ2はライ
ンＬの排他的に修正された（ＥＸＭ）コピーを持つてお
り、ラインＬはプロセツサＰ6のキヤツシユ・メモリ中
の常駐の情報ではない。ここで、ラインＬ中に位置付け
られた或るデータを、Ｐ6が読み取りたいと望んだとす
る。従つて、プロセツサＰ2によつて排他的に所有され
ている修正されたデータ・ラインＬはプロセツサＰ6と
関連するキヤツシユ・メモリに書き込まれなければなら
ない。
【００３４】従来の技術において、プロセツサＰ6はデ
ータ・ラインＬの読み取りを先ず要求する。図４を参照
すると、「読み取り要求」はＭＩＮ２００を通してプロ
セツサＰ6から転送され、最終的には、参照数字４２０
で示されたメモリ・モジユール４と関連された参照数字
４１０で示された大域デイレクトリ４に到着する。ＭＩ
Ｎ２００において、読み取り要求は、大域デイレクトリ
ＧＤ4に到達するために、図示されたように、スイツチ
２１６、２２２及び２３４を次々に通つて移動する。
【００３５】第２のステツプは、図５を参照して説明す
る。大域デイレクトリ４はプロセツサＰ2に「書き戻し
要求」を送る。この書き戻し要求は、プロセツサＰ2に
届けられるように、スイツチ２３４、２２２及び２１２
を次々に通つて移動する。
【００３６】第３のステツプは図６を参照して説明す
る。プロセツサＰ2はラインＬの修正されたデータをス
イツチ２１２、２２２及び２３４を通してメモリ・モジ
ユールＭ4に転送する。
【００３７】第４のステツプは図７を参照して説明す
る。大域デイレクトリＧＤ4は、メモリ・モジユールＭ4
からプロセツサＰ6へ、データ・ラインＬを転送するこ
とを要求する。
【００３８】Ｍ4からＰ6なデータ・ラインＬを転送する
経路を示す図８に示された最後のステツプにおいて、デ
ータ・ラインＬは、スイツチ２３４、２２２及び２１６
を次々に通つてメモリ・モジユールＭ4からプロセツサ
Ｐ6に転送される。
【００３９】性能の観点から見ると、上述のプロトコル
を実施するために費された時間は、可成り長い時間を必
要とする。２*２スイツチ２１２乃至２３８のスイツチ
時間は、通常、約１クロツク・サイクルを必要とする。
例えば、大域デイレクトリ４１０のアクセス時間は約１
クロツク・サイクルである。更にメモリ・モジユール４
２０のアクセス時間は、約６クロツク・サイクルを必要
とする。
【００４０】上述のスイツチ時間及びアクセス時間が通
常の整合性プロトコルに適用可能であるとして、図４乃
至図８で説明された整合性プロトコルを遂行するのに必
要な時間は、下記の表１に示された分析に基くと、約２
５クロツク・サイクルである。
【００４１】 表１ 整合性プロト ２*２スイツ 大域デイレク メモリ・モジ 合計時間 コルのステツ チのスイツチ トリＧＤ4の ユールＭ4の プの順番 時間（クロツ アクセス時間 アクセス時間 ク・サイクル （クロツク・ （クロツク・ ） サイクル） サイクル） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ３ １ ０ ４ ２ ３ ０ ０ ３ ３ ３ ０ ６ ９ ４ ０ ０ ６ ６ ５ ３ ０ ０ ３ ２５
【００４２】図９は、本発明に従つた大域デイレクトリ
５００の高レベルのブロツク図である。この大域デイレ
クトリ５００のために、所望の性能の向上を達成するの
に最適な書き戻しプロトコルを実行することができる。
【００４３】図示されているように、本発明の新規な大
域デイレクトリ５００は状態及び制御ブロツク５０２
と、コントローラ５０６と関連したライン用バツフア５
０４と、コントローラ５１０と関連した修正ワード用バ
ツフア５０８とを持つている。本発明の顕著な特徴は、
これらのバツフアは、修正されたデータがメモリ中にス
トアされる前に、メモリに差し向けられる、即ちメモリ
に書き戻されるキヤツシユ・ラインの修正されたワード
を捕獲し、ストアするライン用バツフア５０４及び修正
ワード用バツフア５０８を含ませたことにある。
【００４４】図９の新規な大域デイレクトリ５００の低
レベルのブロツク図を示した図１０を参照して、上述の
本発明の特徴の細部を以下に説明する。
【００４５】図１０に示されているように、大域デイレ
クトリ５００の状態及び制御ブロツク５０２はＮ個の状
態ラインを含んでいる。Ｎ個の状態ラインはＭＰシステ
ム中のキヤツシユ・ラインを監視する。Ｎ個の状態ライ
ンは、ＭＰシステム、またはそのサブセツト中のすべて
のキヤツシユ・ラインと対応させることができる。ＭＰ
システムのサブセツトの場合には、残りの状態ラインは
他のメモリ位置にストアして、必要な時に検索すること
ができる。
【００４６】Ｎ個の状態ラインの各々は、参照数字６０
２で示されたように、大域デイレクトリの状態及び制御
ブロツク５０２によつて処理することのできる複数個の
標識を含んでいる。例えば、Ｎ個の状態ラインの各々は
デイレクトリ・タグ（ｄｔａｇ）６０４を持つている。
ｄｔａｇ６０４はキヤツシユ・ラインを特に識別するた
めの単なるバイナリ・コードである。
【００４７】Ｎ個の状態ラインの各々は大域デイレクト
リの状態（ｇｓｔａｔｓ）標識６０６を持つている。良
好な実施例において、大域デイレクトリの状態標識６０
６は、合計４つの異なつた大域デイレクトリの状態、即
ち「排他的」状態と、「排他的修正（ＥＸＭ）」状態
と、「読み取り専用」状態と、ＭＰシステムのｐ個のキ
ヤツシユ・メモリのすべてにおいて「存在せず」状態と
を表示するために、２つのビツトを含んでいる。
【００４８】参照数字６０８乃至６１０で示したよう
に、プロセツサ識別子（ＰＩＤ）は、どのプロセツサが
状態ライン６０２に対応するかを表示する。例えば、
「ＰＩＤx（ｌｏｇ2Ｐ）」は、ｐ個のプロセツサのうち
のプロセツサ「ｘ」が状態ライン６０２に対応すること
を表わしている。
【００４９】Ｎ個の状態ラインの各々は、状態ラインが
書き戻しを待つている状態（ＷＴＥＶＥＮＴ）なのか、
或は、プロセツサから発生した他の状態を待つているの
かを特定する状態標識６１２を持つている。良好な実施
例において、ＷＴＥＶＥＮＴ標識６１２は単一のビツト
である。若し、状態ラインが書き戻しを待つている間
に、状態ラインによつて識別されたデータ・ラインの要
求が発生したならば、その要求は、書き戻しが発生され
るまで、大域デイレクトリによつて処理されない。
【００５０】最後に、Ｎ個の状態ラインの各々は、書き
戻しを発生させた状態を特定する要求状態（ＲＱＥＶＥ
ＮＴ）標識６１４を持つている。良好な実施例におい
て、ＲＱＥＶＥＮＴ標識６１４は、３つの状態、即ち
「読み取り要求」状態と、「ストア要求」状態と、「修
正要求」状態のために、２つのビツトを含んでいる。
【００５１】ライン用バツフア５０４は、特別のタグが
先頭に置かれたデータを含む「Ｓ」データ・ラインを持
つている。更に、修正ワード用バツフア５０８は、特別
のタグが先頭に置かれたデータを含む「Ｔ」データ・ワ
ードを持つている。
【００５２】図４乃至図８を参照して説明した従来のプ
ロトコルとは対照的に異なつているＭＰシステムにおけ
るデータの整合性を維持するための新規なプロトコル
を、図１１乃至図１４を参照して以下に説明する。図１
１乃至図１４は、図４乃至図８と同じように、８プロセ
ツサ・システムを対象としている。プロセツサの数（即
ち、８）は説明を単純にするために選ばれた任意に決め
られる数である。図１１乃至図１４は、プロセツサＰ6
と関連したキヤツシユ・メモリにおいて、プロセツサＰ
2によつて排他的に所有されている修正されたデータ・
ラインＬをコピーするためのステツプを順番に並べて示
してある。
【００５３】最初に、図１１に示されているように、大
域デイレクトリ５００の状態及び制御ブロツク５０２に
おいて、修正データ・ラインＬに対応する状態ライン７
０２（Ｎ個のうちの１つのデータ・ライン）は、排他的
に修正されたデータ・ラインＬのコピーを、プロセツサ
Ｐ2が持つていることを表示する。これをより具体的に
言えば、状態ライン７０２のプロセツサ標識子（ＰＩ
Ｄ）は、「ＰＩＤ2（ｌｏｇ2Ｐ）」であり、プロセツサ
Ｐ2がデータ・ラインを持つていることを表示する。更
に、参照数字７０４で示されているように、ラインＬが
排他的に修正（ＥＸＭ）されたことを表示するように、
大域デイレクトリの状態（ｇｓｔａｔｓ）標識がセツト
される。
【００５４】図１１を参照すると、スイツチ２１６、２
２２及び２３４を通して、読み取り要求（ステツプ１）
がプロセツサＰ6から大域デイレクトリＧＤ4に送られ
る。大域デイレクトリ５００の制御ブロツク５０２は、
特別のタグ７０６を通して、読み取り要求を特定の状態
ライン７０２に一致させる。大域デイレクトリＧＤ4の
制御ブロツクはＰＩＤの状態及びｇｓｔａｔｓを認識す
るので、その制御ブロツクは、プロセツサＰ2が排他的
に修正されたデータ・ラインＬを持つていることを認識
する。
【００５５】図１２に示されているように、書き込み要
求（ステツプ２）は、夫々スイツチ２３４、２２２及び
２１２を介して大域デイレクトリＧＤ4からプロセツサ
Ｐ2に送られる。上述の動作と同時に、矢印７０８で示
されているように、大域デイレクトリＧＤ4からメモリ
・モジユールＭ4に、転送要求が送られる。本質的に
は、転送要求は、メモリ・モジユールＭ4からデータ・
ラインＬの転送を大域デイレクトリＧＤ4に要請する。
【００５６】前述のステツプ２の間で、大域デイレクト
リ５００の大域デイレクトリの状態及び制御ブロツク５
０２はＷＴＥＶＥＮＴ標識６１２及びＲＱＥＶＥＮＴ標
識６１４を処理する。データを書き戻すためのプロセツ
サを待つている状態であることを、大域デイレクトリの
状態及び制御ブロツク５０２が表示するために、大域デ
イレクトリの状態及び制御ブロツク５０２はＷＴＥＶＥ
ＮＴ標識６１２をセツトする。このことを別の面から言
うと、大域デイレクトリの状態及び制御ブロツク５０２
がデータ・ラインを修正するためにプロセツサＰ2を待
つている間で、状態ライン７０２によつて表示されたデ
ータ・ラインのすべての要求は、プロセツサＰ2からの
書き戻しが発生するまで、大域デイレクトリの状態及び
制御ブロツク５０２によつて処理されないことを意味す
る。更に、大域デイレクトリの制御ブロツク５０２は、
Ｐ6が読み取り要求を送つたので、「読み取り要求」の
ためのＲＱＥＶＥＮＴ標識６１４をセツトする。
【００５７】図１３に示されているように、次のステツ
プの間で、修正されたデータ・ラインＬはプロセツサＰ
2から、メモリ・モジユール４（参照数字４２０）及び
大域デイレクトリＧＤ4（参照数字５００）との両方に
同時に転送される。この動作と同時に、データ・ライン
Ｌの転送要求はメモリ・モジユールＭ4において処理さ
れ、そして、データ・ラインＬはメモリ・モジユールＭ
4から大域デイレクトリＧＤ4中のライン用バツフア５０
４に転送される。多くの場合、大域デイレクトリ５００
は、大域デイレクトリがプロセツサＰ2から修正された
データ・ラインＬを受け取る前にメモリ・モジユールＭ
4からデータ・ラインＬを受け取る。
【００５８】大域デイレクトリ５００が修正されたデー
タ・ラインＬを受け取つた時、大域デイレクトリは、何
故大域デイレクトリが修正されたラインＬを受け取つた
かを決めるために、ＲＱＥＶＥＮＴ標識６１４をチエツ
クする。この問い合わせを受けると、この例の場合、大
域デイレクトリは、プロセツサＰ6が読み取り要求を発
生したことを決定する。更に修正されたデータ・ライン
Ｌのヘツダ中のビツト・ベクトルから、大域デイレクト
リ５００は、データ・ラインＬのどちらのデータ・ワー
ドが変更されたのかを決定することができる。変更され
たデータ・ワードは修正ワード用バツフア５０８中にス
トアされ、そしてビツト・ベクトルはライン用バツフア
のコントローラ５０６に送られる。以下に説明されるよ
うに、ライン用バツフアのコントローラ５０６は、修正
されないワードを要求側のプロセツサＰ6に転送するた
めに、プロトコルの次のステツプにおいて、ビツト・ベ
クトルによつて供給される情報を使用する。
【００５９】最後に図１４に示されているように、本発
明に従つて、修正されたデータ・ラインＬは大域デイレ
クトリＧＤ4からプロセツサＰ6に転送される。修正され
たデータ・ラインＬの修正されたワードは、修正ワード
用バツフア５０８からプロセツサＰ6に転送され、他
方、データ・ラインＬの残りの（変更されなかつた）ワ
ードはライン用バツフア５０４からプロセツサＰ6に転
送される。
【００６０】上述の動作の後、大域デイレクトリの状態
及び制御ブロツク５０２はｇｓｔａｔｓ標識６０６及び
ＰＩＤ標識６０８を修正する。プロセツサＰ2及びＰ6の
両方がデータ・ラインのコピーを持つているので、大域
デイレクトリの制御ブロツク５０２は、図１４に「Ｒ
Ｏ」として示されているように、「読み取り専用」に、
状態ライン７０２のｇｓｔａｔｓ６０６をセツトする。
更に、大域デイレクトリ制御ブロツク５０２は、プロセ
ツサＰ2及びＰ6がデータ・ラインＬのコピーを現在持つ
ていることを表示するためにＰＩＤ標識６０８をセツト
する。
【００６１】従来の整合性プロトコルに必要とした図４
乃至図８に関連して特定されたスイツチング時間及びア
クセス時間の２５クロツク・サイクルの時間を再度取り
上げて比較すると、本発明に従つた整合性プロトコルを
遂行するために必要な時間は約１４クロツク・サイクル
であり、従来のプロトコルの場合よりも遥かに短い時間
である。この１４クロツク・サイクルは下記の表２に示
した分析に基いている。
【００６２】 表２ 整合性プロト ２*２スイツ 大域デイレク メモリ・モジ 合計時間 コルのステツ チのスイツチ トリＧＤ4の ユールＭ4の プの順番 時間（クロツ アクセス時間 アクセス時間 ク・サイクル （クロツク・ （クロツク・ ） サイクル） サイクル） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− １ ３ １ ０ ４ ２ ３ ０ ０ ３ ３ ３ １ ０ ４ ４ ３ ０ ０ ３ １４
【００６３】表２に示したように、大域デイレクトリ５
００に対して、ライン用バツフア５０４と、修正ワード
用バツフア５０８とを付加したことは、プロセツサＰ6
からの読み取り要求を処理するために必要とされる時間
の長さを４４％減少する。この理由は、本発明によつ
て、メモリ・モジユールを待つことに含まれた多くの時
間を除去していることによる。従来のプロトコルにおい
て、データ・ラインは、すべての修正されたデータ・ラ
インがメモリ・モジユールＭ4に書き込まれた後にの
み、要求側のキヤツシユ・メモリに転送される。従つ
て、本発明は、２つの動作、即ち（１）大域デイレクト
リＧＤ4とメモリ・モジユールＭ4との間のデータ・ライ
ンの転送動作と、（２）書き戻し動作との２つの動作を
同時に発生させることによつてＭＰシステムを高性能に
する。
【００６４】以上、本発明の１実施例を説明してきた
が、例えば、プロセツサ、キヤツシユ・メモリ及びメモ
リ・モジユールの数を上述の実施例とは異なつた数にす
るなどの多くの変更が、この道の専門家によつて容易に
行なうことができるので、本発明の技術的範囲は、上述
の実施例にのみ限定されるものではない。
【００６５】
【発明の効果】本発明により、書き戻しキヤツシユ・メ
モリと、共有されたメイン・メモリに接続された多段相
互接続ネツトワークを含む多重プロセツサ・システムに
おいて、従来の技術に比較してプロセツサの数を増加す
ることができ、処理時間が遥かに速いシステムが与えら
れる。
【図面の簡単な説明】
【図１】多段相互接続ネツトワーク（ＭＩＮ）を通し
て、ｍ個の大域デイレクトリに関連されたメモリ・モジ
ユール（ＭＭ）を有するメモリに接続されたｐ個のプロ
セツサを含む多重プロセツサ・システムのブロツク図で
ある。
【図２】ＭＩＮは、夫々の段に対して４つの２*２スイ
ツチを持つている８プロセツサ・システムのためのＭＩ
Ｎの低レベルのブロツク図である。
【図３】入力Ｉ、Ｊ及び出力Ｐ、Ｑを有する図２に示し
た２*２スイツチと動作を説明するための図である。
【図４】３段のＭＩＮを有する８プロセツサ・システム
におけるデータの整合性を維持するための従来のプロト
コルにおいて、プロセツサＰ6と関連するキヤツシユ・
メモリ中に存在しており、プロセツサＰ2によつて排他
的に所有されている修正されたデータ・ラインＬをコピ
ーするための第１のステツプを説明するための図であ
る。
【図５】３段のＭＩＮを有する８プロセツサ・システム
におけるデータの整合性を維持するための従来のプロト
コルにおいて、プロセツサＰ6と関連するキヤツシユ・
メモリ中に存在しており、プロセツサＰ2によつて排他
的に所有されている修正されたデータ・ラインＬをコピ
ーするための第２のステツプを説明するための図であ
る。
【図６】３段のＭＩＮを有する８プロセツサ・システム
におけるデータの整合性を維持するための従来のプロト
コルにおいて、プロセツサＰ6と関連するキヤツシユ・
メモリ中に存在しており、プロセツサＰ2によつて排他
的に所有されている修正されたデータ・ラインＬをコピ
ーするための第３のステツプを説明するための図であ
る。
【図７】３段のＭＩＮを有する８プロセツサ・システム
におけるデータの整合性を維持するための従来のプロト
コルにおいて、プロセツサＰ6と関連するキヤツシユ・
メモリ中に存在しており、プロセツサＰ2によつて排他
的に所有されている修正されたデータ・ラインＬをコピ
ーするための第４のステツプを説明するための図であ
る。
【図８】３段のＭＩＮを有する８プロセツサ・システム
におけるデータの整合性を維持するための従来のプロト
コルにおいて、プロセツサＰ6と関連するキヤツシユ・
メモリ中に存在しており、プロセツサＰ2によつて排他
的に所有されている修正されたデータ・ラインＬをコピ
ーするための第５のステツプを説明するための図であ
る。
【図９】本発明に従つた大域デイレクトリの高レベルの
ブロツク図である。
【図１０】図２の大域デイレクトリの低レベルのブロツ
ク図である。
【図１１】３段のＭＩＮを有する８プロセツサ・システ
ムにおけるデータの整合性を維持するための本発明に従
つたプロトコルにおいて、プロセツサＰ6と関連するキ
ヤツシユ・メモリ中に存在しており、プロセツサＰ2に
よつて排他的に所有されている修正されたデータ・ライ
ンＬをコピーするための第１のステツプを説明するため
の図である。
【図１２】３段のＭＩＮを有する８プロセツサ・システ
ムにおけるデータの整合性を維持するための本発明に従
つたプロトコルにおいて、プロセツサＰ6と関連するキ
ヤツシユ・メモリ中に存在しており、プロセツサＰ2に
よつて排他的に所有されている修正されたデータ・ライ
ンＬをコピーするための第２のステツプを説明するため
の図である。
【図１３】３段のＭＩＮを有する８プロセツサ・システ
ムにおけるデータの整合性を維持するための本発明に従
つたプロトコルにおいて、プロセツサＰ6と関連するキ
ヤツシユ・メモリ中に存在しており、プロセツサＰ2に
よつて排他的に所有されている修正されたデータ・ライ
ンＬをコピーするための第３のステツプを説明するため
の図である。
【図１４】３段のＭＩＮを有する８プロセツサ・システ
ムにおけるデータの整合性を維持するための本発明に従
つたプロトコルにおいて、プロセツサＰ6と関連するキ
ヤツシユ・メモリ中に存在しており、プロセツサＰ2に
よつて排他的に所有されている修正されたデータ・ライ
ンＬをコピーするための第４のステツプを説明するため
の図である。
【符号の説明】
１００ 多重プロセツサ（ＭＰ）のアーキテクチヤ １０２乃至１０６ プロセツサ １１２乃至１１６ キヤツシユ・メモリ １１８、２００ 多段相互接続ネツトワーク（ＭＩＮ） １２０ メモリ １２３乃至１２７ メモリ・モジユール １３３乃至１３７、５００ 大域デイレクトリ ５０２ 大域デイレクトリの状態及び制御ブロツク ５０４ ライン用バツフア ５０８ 修正ワード用バツフア ５０６、５１０ コントローラ ６０４ デイレクトリ・タグ ６０６ 大域デイレクトリの状態標識 ６０８乃至６１０ プロセツサ識別子 ６１２ ＷＴＥＶＥＮＴ標識（待ち状態標識） ６１４ ＲＱＥＶＥＮＴ標識（要求状態標識）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケビン・パトリック・マックアウリフェ アメリカ合衆国ニューヨーク州、ピーク スキル、ローマ・コート ７番地 (72)発明者 バハラート・ディープ・ラシ アメリカ合衆国ニュウヨーク州、マホパ ック、レイクビュー・ドライブ、ルート ８ 167シイ（番地なし)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 書き戻しキヤツシユ・メモリと、共有さ
    れたメモリに接続された多段相互接続ネツトワークとを
    有する多重プロセツサ・システムの性能を最適化するた
    めの装置であつて、 修正されたキャッシュ・ライン内の修正されたワードが
    キヤツシユ・メモリから書き戻された時に、すべての上
    記修正されたワードをストアするように構成された修正
    ワード用バツフアを含むことと、 上記メモリから転送された古いキヤツシユ・ラインをス
    トアするように構成されたライン用バツフアを含み、上
    記古いキヤツシユ・ラインは上記修正されたキヤツシユ
    ・ラインとアドレスの識別子が一致することと、 上記修正ワード用バツフアと上記ライン用バツフアとを
    含む大域デイレクトリを含み、該大域デイレクトリは、
    キヤツシユ・ラインに関する状態情報及び制御情報をス
    トアするように構成されており、上記キヤツシユ・メモ
    リから上記修正されたワードの書き戻しを要求すると同
    時に、上記メモリから上記古いキヤツシユ・ラインを要
    求するように構成されており、そして、上記修正された
    キヤツシユ・ラインを、上記修正ワード用バツフア及び
    上記ライン用バツフアから要求側のキヤツシユ・メモリ
    に書き込むように構成されていることとを特徴とする多
    重プロセツサ・システムの性能の最適化装置。
  2. 【請求項２】 上記システムの各キヤツシユ・ラインに
    対応する上記大域デイレクトリが利用可能な状態ライン
    を含んでおり、該状態ラインの各々はキヤツシユ・ライ
    ンと、大域デイレクトリの状態と、キヤツシユ・ライン
    を所有する１つ、または、それ以上のプロセツサと、状
    態ラインが書き戻しを待つている状態にあるか否かを表
    示する待ち状態標識と、書き戻し要求が発生したことを
    識別する要求状態標識とを特定することを特徴とする請
    求項１に記載の多重プロセツサ・システムの性能の最適
    化装置。
  3. 【請求項３】 上記多段相互接続ネツトワークは段の各
    々の中に４個のスイツチを持つ３つの段を有すること
    と、上記スイツチは２つの入力と２つの出力を有し、か
    つ任意の入力を任意の出力に切り換えるように構成され
    ていることとを特徴とする請求項１に記載の多重プロセ
    ツサ・システムの性能の最適化装置。
  4. 【請求項４】 書き戻しキヤツシユ・メモリと、共有さ
    れたメモリに接続された多段相互接続ネツトワークとを
    有する多重プロセツサ・システムの性能を最適化する装
    置において、 要求側キヤツシユ・メモリからの修正されたキヤツシユ
    ・ラインの要求を受信し、供給側キャッシュ・メモリか
    らの上記修正されたキャッシュ・ラインにおける修正さ
    れたワードの書き戻しを要求し、同時にメモリからの古
    いキヤツシユ・ラインの転送を要求し、上記古いキヤツ
    シユ・ラインのアドレス識別子は上記修正されたキヤツ
    シユ・ラインとアドレス識別子が一致し、さらに上記修
    正されたキヤツシユ・ラインを上記要求側キャッシュに
    転送する制御手段を含むことと、 上記制御手段に接続され、上記供給側キヤツシユ・メモ
    リから書き戻された修正されたワードを獲得し、同時に
    上記メモリから上記古いキヤツシユ・ラインをストアす
    るバツフア手段を含むこととを特徴とする多重プロセツ
    サ・システムの性能の最適化装置。
  5. 【請求項５】 上記修正されたワードをストアするため
    に構成された修正ワード用バツフアと、上記古いキヤツ
    シユ・ラインをストアするために構成されたライン用バ
    ツフアとを含むことを特徴とする請求項４に記載の多重
    プロセツサ・システムの性能の最適化装置。
  6. 【請求項６】 上記システムの各キヤツシユ・ラインに
    対応する上記制御手段が利用可能な状態ラインを含み、
    該状態ラインの各々はキヤツシユ・ラインと、大域デイ
    レクトリの状態と、キヤツシユ・ラインを所有する１つ
    またはそれ以上のプロセツサと、状態ラインが書き戻し
    を待つているか否かを表示する待ち状態標識と、書き戻
    し要求が生じたことを識別する要求状態標識とを特定す
    ることを特徴とする請求項４に記載の多重プロセツサ・
    システムの性能の最適化装置。
  7. 【請求項７】 上記多段相互接続ネツトワークは、段の
    各々の中に４つのスイツチを持つ３つの段を有すること
    と、上記スイツチは２つの入力と２つの出力を有し、か
    つ任意の入力を任意の出力に切り換えるように構成され
    ていることとを特徴とする請求項４に記載の多重プロセ
    ツサ・システムの性能の最適化装置。
  8. 【請求項８】 書き戻しキヤツシユ・メモリと、大域デ
    イレクトリによつて監視され、共有されたメモリに接続
    された多段相互接続ネツトワークとを有する多重プロセ
    ツサ・システムの性能を最適化するための方法におい
    て、 (a) 修正されたキヤツシユ・ラインの大域デイレクト
    リを要求するステツプと、 (b) 供給側キヤツシユ・メモリから上記修正されたキ
    ヤツシユ・ライン中の修正されたワードの書き戻しを要
    求し、同時に上記メモリから古いキャッシュ・ラインの
    転送を要求するステップであって、上記古いキヤツシユ
    ・ラインのアドレスの識別子は上記修正されたキヤツシ
    ユ・ラインのアドレスの識別子と一致しており、 (c) 上記大域デイレクトリにおいて、上記供給側キヤ
    ツシユ・メモリから書き戻された上記修正されたワード
    を獲得し、同時に上記メモリから上記古いキヤツシユ・
    ラインを上記大域デイレクトリにストアするステツプ
    と、 (d) 上記大域デイレクトリから上記修正されたキヤツ
    シユ・ラインを転送するステツプとを含む多重プロセツ
    サ・システムの性能を最適化する方法。
  9. 【請求項９】 ヘツダの中のビツト・ベクトルを使用す
    ることによつて修正されたワードを識別するステツプを
    含むことを特徴とする請求項８に記載の多重プロセツサ
    ・システムの性能を最適化する方法。
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Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537574A (en) * 1990-12-14 1996-07-16 International Business Machines Corporation Sysplex shared data coherency method
US5440752A (en) * 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
US5584017A (en) * 1991-12-19 1996-12-10 Intel Corporation Cache control which inhibits snoop cycles if processor accessing memory is the only processor allowed to cache the memory location
JP3309425B2 (ja) * 1992-05-22 2002-07-29 松下電器産業株式会社 キャッシュ制御装置
US5522058A (en) * 1992-08-11 1996-05-28 Kabushiki Kaisha Toshiba Distributed shared-memory multiprocessor system with reduced traffic on shared bus
JP2737820B2 (ja) * 1992-09-24 1998-04-08 インターナショナル・ビジネス・マシーンズ・コーポレイション メモリアクセス方法およびシステム
US5434993A (en) * 1992-11-09 1995-07-18 Sun Microsystems, Inc. Methods and apparatus for creating a pending write-back controller for a cache controller on a packet switched memory bus employing dual directories
US5479636A (en) * 1992-11-16 1995-12-26 Intel Corporation Concurrent cache line replacement method and apparatus in microprocessor system with write-back cache memory
JP2809961B2 (ja) * 1993-03-02 1998-10-15 株式会社東芝 マルチプロセッサ
JP2819982B2 (ja) * 1993-03-18 1998-11-05 株式会社日立製作所 範囲指定可能なキャッシュ一致保証機能を有するマルチプロセッサシステム
JPH06348595A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd キャッシュ装置
FR2707776B1 (fr) * 1993-07-15 1995-08-18 Bull Sa Procédé de gestion de mémoires d'un système informatique, système informatique mémoire et support d'enregistrement mettant en Óoeuvre le procédé.
US5623633A (en) * 1993-07-27 1997-04-22 Dell Usa, L.P. Cache-based computer system employing a snoop control circuit with write-back suppression
US5630095A (en) * 1993-08-03 1997-05-13 Motorola Inc. Method for use with a data coherency protocol allowing multiple snoop queries to a single snoop transaction and system therefor
US5604882A (en) * 1993-08-27 1997-02-18 International Business Machines Corporation System and method for empty notification from peer cache units to global storage control unit in a multiprocessor data processing system
JPH086854A (ja) * 1993-12-23 1996-01-12 Unisys Corp アウトボードファイルキャッシュ外部処理コンプレックス
US5751995A (en) * 1994-01-04 1998-05-12 Intel Corporation Apparatus and method of maintaining processor ordering in a multiprocessor system which includes one or more processors that execute instructions speculatively
JP2778913B2 (ja) * 1994-04-26 1998-07-23 株式会社東芝 マルチプロセッサシステム及びメモリアロケーション方法
DE69519816T2 (de) * 1994-05-03 2001-09-20 Hewlett Packard Co Anordnung mit Duplikat des Cache-Etikettenspeichers
JPH0816470A (ja) * 1994-07-04 1996-01-19 Hitachi Ltd 並列計算機
JPH0844626A (ja) * 1994-07-28 1996-02-16 Nec Niigata Ltd キャッシュシステムのフラッシュサイクル制御方法
EP0707269A1 (en) * 1994-10-11 1996-04-17 International Business Machines Corporation Cache coherence network for a multiprocessor data processing system
US6021472A (en) * 1995-08-21 2000-02-01 Canon Kabushiki Kaisha Information processing device and control method thereof
US5778437A (en) * 1995-09-25 1998-07-07 International Business Machines Corporation Invalidation bus optimization for multiprocessors using directory-based cache coherence protocols in which an address of a line to be modified is placed on the invalidation bus simultaneously with sending a modify request to the directory
US5737636A (en) * 1996-01-18 1998-04-07 International Business Machines Corporation Method and system for detecting bypass errors in a load/store unit of a superscalar processor
US5822763A (en) * 1996-04-19 1998-10-13 Ibm Corporation Cache coherence protocol for reducing the effects of false sharing in non-bus-based shared-memory multiprocessors
US5893149A (en) * 1996-07-01 1999-04-06 Sun Microsystems, Inc. Flushing of cache memory in a computer system
US5900015A (en) * 1996-08-09 1999-05-04 International Business Machines Corporation System and method for maintaining cache coherency using path directories
US5848434A (en) * 1996-12-09 1998-12-08 Intel Corporation Method and apparatus for caching state information within a directory-based coherency memory system
US5809536A (en) * 1996-12-09 1998-09-15 Intel Corporation, Inc. Method for reducing the number of coherency cycles within a directory-based cache coherency memory system uitilizing a memory state cache
US6044438A (en) 1997-07-10 2000-03-28 International Business Machiness Corporation Memory controller for controlling memory accesses across networks in distributed shared memory processing systems
US6092155A (en) 1997-07-10 2000-07-18 International Business Machines Corporation Cache coherent network adapter for scalable shared memory processing systems
US6108752A (en) * 1997-10-24 2000-08-22 Compaq Computer Corporation Method and apparatus for delaying victim writes in a switch-based multi-processor system to maintain data coherency
US6122714A (en) * 1997-10-24 2000-09-19 Compaq Computer Corp. Order supporting mechanisms for use in a switch-based multi-processor system
US6154816A (en) * 1997-10-24 2000-11-28 Compaq Computer Corp. Low occupancy protocol for managing concurrent transactions with dependencies
US6418537B1 (en) 1997-12-07 2002-07-09 Conexant Systems, Inc. Accurate timing calibration for each of multiple high-speed clocked receivers using a single DLL
US6516442B1 (en) 1997-12-07 2003-02-04 Conexant Systems, Inc. Channel interface and protocols for cache coherency in a scalable symmetric multiprocessor system
US6633945B1 (en) 1997-12-07 2003-10-14 Conexant Systems, Inc. Fully connected cache coherent multiprocessing systems
US6065077A (en) 1997-12-07 2000-05-16 Hotrail, Inc. Apparatus and method for a cache coherent shared memory multiprocessing system
US6292705B1 (en) 1998-09-29 2001-09-18 Conexant Systems, Inc. Method and apparatus for address transfers, system serialization, and centralized cache and transaction control, in a symetric multiprocessor system
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
US6546464B2 (en) * 1999-01-08 2003-04-08 Nortel Networks Limited Method and apparatus for increasing data rates in a data network while maintaining system coherency
US6266743B1 (en) 1999-02-26 2001-07-24 International Business Machines Corporation Method and system for providing an eviction protocol within a non-uniform memory access system
US6469988B1 (en) 1999-07-08 2002-10-22 Conexant Systems, Inc. Low-level circuit implementation of signal flow graphs for real-time signal processing of high-speed digital signals
US6938196B2 (en) * 2001-06-15 2005-08-30 Flarion Technologies, Inc. Node processors for use in parity check decoders
US6633856B2 (en) * 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US7673223B2 (en) * 2001-06-15 2010-03-02 Qualcomm Incorporated Node processors for use in parity check decoders
US6973544B2 (en) * 2002-01-09 2005-12-06 International Business Machines Corporation Method and apparatus of using global snooping to provide cache coherence to distributed computer nodes in a single coherent system
US7017012B2 (en) * 2002-06-20 2006-03-21 Sun Microsystems, Inc. Distributed storage cache coherency system and method
US6961888B2 (en) * 2002-08-20 2005-11-01 Flarion Technologies, Inc. Methods and apparatus for encoding LDPC codes
US7051163B2 (en) * 2002-10-03 2006-05-23 Hewlett-Packard Development Company, L.P. Directory structure permitting efficient write-backs in a shared memory computer system
US6990559B2 (en) * 2002-10-03 2006-01-24 Hewlett-Packard Development Company, L.P. Mechanism for resolving ambiguous invalidates in a computer system
US6898676B2 (en) * 2002-10-03 2005-05-24 Hewlett-Packard Development Company, L.P. Computer system supporting both dirty-shared and non-dirty-shared data processing entities
US6892290B2 (en) * 2002-10-03 2005-05-10 Hewlett-Packard Development Company, L.P. Linked-list early race resolution mechanism
US6895476B2 (en) * 2002-10-03 2005-05-17 Hewlett-Packard Development Company, L.P. Retry-based late race resolution mechanism for a computer system
US7000080B2 (en) * 2002-10-03 2006-02-14 Hewlett-Packard Development Company, L.P. Channel-based late race resolution mechanism for a computer system
US7003635B2 (en) * 2002-10-03 2006-02-21 Hewlett-Packard Development Company, L.P. Generalized active inheritance consistency mechanism having linked writes
US7024520B2 (en) * 2002-10-03 2006-04-04 Hewlett-Packard Development Company, L.P. System and method enabling efficient cache line reuse in a computer system
US20040157626A1 (en) * 2003-02-10 2004-08-12 Vincent Park Paging methods and apparatus
US6957375B2 (en) * 2003-02-26 2005-10-18 Flarion Technologies, Inc. Method and apparatus for performing low-density parity-check (LDPC) code operations using a multi-level permutation
US20070234178A1 (en) * 2003-02-26 2007-10-04 Qualcomm Incorporated Soft information scaling for interactive decoding
US7231577B2 (en) * 2003-02-26 2007-06-12 Qualcomm Incorporated Soft information scaling for iterative decoding
US7231557B2 (en) * 2003-04-02 2007-06-12 Qualcomm Incorporated Methods and apparatus for interleaving in a block-coherent communication system
US7434145B2 (en) * 2003-04-02 2008-10-07 Qualcomm Incorporated Extracting soft information in a block-coherent communication system
US8196000B2 (en) * 2003-04-02 2012-06-05 Qualcomm Incorporated Methods and apparatus for interleaving in a block-coherent communication system
US7051166B2 (en) * 2003-04-21 2006-05-23 Hewlett-Packard Development Company, L.P. Directory-based cache coherency scheme for reducing memory bandwidth loss
US7237181B2 (en) * 2003-12-22 2007-06-26 Qualcomm Incorporated Methods and apparatus for reducing error floors in message passing decoders
US7395490B2 (en) 2004-07-21 2008-07-01 Qualcomm Incorporated LDPC decoding methods and apparatus
US7346832B2 (en) * 2004-07-21 2008-03-18 Qualcomm Incorporated LDPC encoding methods and apparatus
US7127659B2 (en) * 2004-08-02 2006-10-24 Qualcomm Incorporated Memory efficient LDPC decoding methods and apparatus
US8544020B1 (en) 2004-09-14 2013-09-24 Azul Systems, Inc. Cooperative preemption
US7500050B2 (en) 2006-03-20 2009-03-03 International Business Machines Corporation Wise ordering for writes—combining spatial and temporal locality in write caches for multi-rank storage
US7574556B2 (en) * 2006-03-20 2009-08-11 International Business Machines Corporation Wise ordering for writes—combining spatial and temporal locality in write caches
KR100772547B1 (ko) * 2006-08-31 2007-11-02 주식회사 하이닉스반도체 반도체 장치 및 그의 테스트 방법
US8572043B2 (en) * 2007-12-20 2013-10-29 International Business Machines Corporation Method and system for storage of unstructured data for electronic discovery in external data stores
US9928071B1 (en) 2008-05-02 2018-03-27 Azul Systems, Inc. Enhanced managed runtime environments that support deterministic record and replay
US20090286219A1 (en) * 2008-05-15 2009-11-19 Kisin Roman Conducting a virtual interview in the context of a legal matter
US9830563B2 (en) 2008-06-27 2017-11-28 International Business Machines Corporation System and method for managing legal obligations for data
US20100017239A1 (en) * 2008-06-30 2010-01-21 Eric Saltzman Forecasting Discovery Costs Using Historic Data
US8489439B2 (en) * 2008-06-30 2013-07-16 International Business Machines Corporation Forecasting discovery costs based on complex and incomplete facts
US8484069B2 (en) * 2008-06-30 2013-07-09 International Business Machines Corporation Forecasting discovery costs based on complex and incomplete facts
US8515924B2 (en) * 2008-06-30 2013-08-20 International Business Machines Corporation Method and apparatus for handling edge-cases of event-driven disposition
US8996812B2 (en) * 2009-06-19 2015-03-31 International Business Machines Corporation Write-back coherency data cache for resolving read/write conflicts
US8655856B2 (en) * 2009-12-22 2014-02-18 International Business Machines Corporation Method and apparatus for policy distribution
US8566903B2 (en) 2010-06-29 2013-10-22 International Business Machines Corporation Enterprise evidence repository providing access control to collected artifacts
US8832148B2 (en) 2010-06-29 2014-09-09 International Business Machines Corporation Enterprise evidence repository

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4471429A (en) * 1979-12-14 1984-09-11 Honeywell Information Systems, Inc. Apparatus for cache clearing
FR2474201B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache
US4445174A (en) * 1981-03-31 1984-04-24 International Business Machines Corporation Multiprocessing system including a shared cache
US4484267A (en) * 1981-12-30 1984-11-20 International Business Machines Corporation Cache sharing control in a multiprocessor
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
US4747043A (en) * 1984-02-10 1988-05-24 Prime Computer, Inc. Multiprocessor cache coherence system
US4847804A (en) * 1985-02-05 1989-07-11 Digital Equipment Corporation Apparatus and method for data copy consistency in a multi-cache data processing unit
US4755930A (en) * 1985-06-27 1988-07-05 Encore Computer Corporation Hierarchical cache memory system and method
US4785395A (en) * 1986-06-27 1988-11-15 Honeywell Bull Inc. Multiprocessor coherent cache system including two level shared cache with separately allocated processor storage locations and inter-level duplicate entry replacement
US4768148A (en) * 1986-06-27 1988-08-30 Honeywell Bull Inc. Read in process memory apparatus
US5119485A (en) * 1989-05-15 1992-06-02 Motorola, Inc. Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation

Also Published As

Publication number Publication date
US5313609A (en) 1994-05-17
JPH05128071A (ja) 1993-05-25
CA2062910C (en) 1998-09-22
CA2062910A1 (en) 1992-11-24

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