JP2809961B2 - マルチプロセッサ - Google Patents

マルチプロセッサ

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JP2809961B2
JP2809961B2 JP5041188A JP4118893A JP2809961B2 JP 2809961 B2 JP2809961 B2 JP 2809961B2 JP 5041188 A JP5041188 A JP 5041188A JP 4118893 A JP4118893 A JP 4118893A JP 2809961 B2 JP2809961 B2 JP 2809961B2
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0817—Cache consistency protocols using directory methods
    • G06F12/0826—Limited pointers directories; State-only directories without pointers

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  • Theoretical Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、メモリデータの複製
の存在場所を、データメモリに付随したディレクトリメ
モリに格納した情報により管理するマルチプロセッサに
関する。
【０００２】
【従来の技術】大規模な共有メモリ型のマルチプロセッ
サを構成する場合、メモリに対するアクセス速度とバン
ド幅（バス幅ｘバス速度）が性能を律する大きな要因と
なる。例えば、共有メモリに対するアクセス経路が単一
のバス結合型マルチプロセッサの場合、複数のプロセッ
サがバスを取り合うため、アクセス頻度が高くなると競
合が多く発生し、このための待ちが原因で性能が上がら
なくなる。また、一般に共有メモリのアクセス時間は、
プロセッサの処理速度に比べて非常に大きいため、プロ
セッサの性能が活かせないという欠点がある。
【０００３】これに対して、メモリデータの複製をプロ
セッサに近いところに有し、上記の欠点を解決しようと
する方式が一般的になっている。すなわち、メモリデー
タの複製をローカルメモリに持たせる方式やキャッシュ
メモリに持たせる方式が一般的になっている。これらの
方式では、共有メモリに対するグローバルなアクセス経
路を経ずにアクセスできるプロセッサローカルなメモリ
を有し、これに共有メモリデータの複製を保持する。ロ
ーカルなメモリの場合、大規模な共有メモリと比べて、
一般に高速アクセスが可能であり、またグローバルなア
クセス経路を使わないことからバンド幅の問題も緩和さ
れる。
【０００４】しかし、メモリデータの複製が複数箇所に
存在することから、これらの間で一貫性を保たなければ
ならないという問題が生ずる。これを解決する方法とし
ては種々のものが考えられている。その中の１つに、共
有メモリに付随してディレクトリメモリを有し、ここに
メモリデータの複製がどのプロセッシングエレメントに
存在するかという情報を保持する方式がある。
【０００５】図５は、この方式を採用したシステムの１
つの構成例を示す図である。この例では、システムは共
有メモリ１０、８つのプロセッシングエレメント２０，
２１，．．．２７、および結合ネットワーク３０から構
成される。
【０００６】プロセッシングエレメント２０はＣＰＵ２
０１、およびキャッシュ２０２から構成され、他のプロ
セッシングエレメント２１、．．．２７も同様の構成を
有する。
【０００７】結合ネットワーク３０は、バス、クロスバ
スイッチ、その他の一般ネットワークなど任意の形式を
取ることができるが、この構成に関してはこの発明に直
接関係しないのでその詳細は省略する。
【０００８】共有メモリ１０は、データメモリ１０２、
ディレクトリメモリ１０１、ディレクトリ情報制御部１
０３から成る。データメモリ１０２は、複数のブロック
に分割されており、このブロックを単位として各プロセ
ッシングエレメントのキャッシュにデータがコピーされ
る。
【０００９】ディレクトリメモリ１０１は、メモリデー
タの各ブロックの複製がどのプロセッシングエレメント
に存在するかという情報を保持している。ディレクトリ
メモリ１０１はメモリデータ１０２の各ブロック数に対
応した数のエントリを有する。このディレクトリメモリ
のエントリの構成例を図３に示す。この例では、各エン
トリは８ビットから構成される。エントリの各ビット
は、各プロセッシングエレメントに対応している。この
ビットが”１”を表わしているときは、対応するメモリ
データブロックの複製がそのプロセッシングエレメント
に保持されていることを示す。
【００１０】なお、ディレクトリメモリにはこの他にエ
ントリが修正されたことを示すｍｏｄｉｆｉｅｄ ｂｉ
ｔ”などの属性ビットを持つことがあるが、この発明と
は直接関係ないので説明を省略する。
【００１１】このように構成されたシステムでは、ある
ブロックのメモリデータの複製に対して無効化などの処
理が必要になった場合には、まずディレクトリ情報制御
部１０３が、ディレクトリメモリ１０１のエントリを読
み出す。これにより、そのメモリデータの複製の存在す
るプロセッシングエレメントを知ることができるので、
このプロセッシングエレメントに対して所定のメッセー
ジを送ることにより所望の処理を行なうことができる。
【００１２】しかし、このような構成を採用するシステ
ムでは、プロセッシングエレメント数に比例した容量の
ディレクトリメモリが必要となる。従って、プロセッシ
ングエレメント数が増加すると、それに伴ってディレク
トリメモリ量も増加し、その量的オーバヘッド（すなわ
ち、オペレーティングシステムが占めるメインメモリ領
域量や使用するファイル容量あるいはその比率）が増加
する。
【００１３】例えば、２５６個のプロセッシングエレメ
ントに対応するためには、ディレクトリメモリのエント
リは１ブロックあたり、２５６ビット＝３２バイトの大
きさが必要となり、メモリブロックが３２バイトから成
るシステムでは、データメモリとディレクトリメモリの
大きさが等しくなるという状態になる。
【００１４】
【発明が解決しようとする課題】このように従来のディ
レクトリ方式のマルチプロセッサでは、プロセッシング
エレメントの個数分のディレクトリ情報が必要となるた
め、多くのプロセッシングエレメントを有するシステム
では、ディレクトリメモリの量が増大し、量的なオーバ
ヘッドが大きくなるという欠点があった。
【００１５】この発明の目的は、プロセッシングエレメ
ントの個数に関係なく一定のディレクトリメモリを用意
するだけで良い、メモリ効率の高いディレクトリ方式の
マルチプロセッサを提供することである。
【００１６】
【課題を解決するための手段および作用】この発明によ
れば、複数のブロックに分割されたメインメモリと、お
のおのにこのメインメモリのブロックデータの複製を保
持するメモリを有する複数のプロセッシングエレメント
と、このメインメモリのブロックデータの複製を保持す
るメモリに付随して、メモリブロックデータの複製がど
のプロセッシンググループに保持されているかの情報を
保持するディレクトリメモリを有するマルチプロセッサ
において、前記複数のプロセッシングエレメントは各々
少なくとも１つのプロセッシングエレメントを含む複数
のプロセッシンググループに分けられ、前記ディレクト
リメモリの各エントリはこのプロセッシンググループの
各々に対応するビットの列を含み、このビット列は、対
応する前記プロセッシンググループに属するプロセッシ
ングエレメントのうちの少なくとも１つがこのメモリブ
ロックの複製を有することを示し、前記ディレクトリメ
モリエントリに格納された情報からこのメモリブロック
データの複製を保持する可能性を有するプロセッシング
エレメントを同定するグループ情報制御部と、前記ディ
レクトリメモリからエントリを読みだし、かつ前記グル
ープ情報制御部により同定されたプロセッシングエレメ
ントに対して所定のメッセージを送るディレクトリ情報
制御部とを備えている。
【００１７】この発明のマルチプロセッサによれば、デ
ータメモリとともにこれに付随したディレクトリメモリ
を有し、このディレクトリメモリにメモリデータの複製
がどのプロセッシンググループに保持されているかとい
う情報を格納する。複数のプロセッシングエレメントを
まとめて１つのグループとし、ディレクトリメモリの各
エントリを構成する各ビットは、各プロセッシンググル
ープに対応している。このプロセッシングループに属す
る複数のプロセッシングエレメントのうちの少なくとも
１つにデータの複製が存在することを示すように構成さ
れ、このグループ情報を制御するグループ情報制御部
と、ディレクト情報制御部とを有することを特徴とす
る。
【００１８】この発明によれば、あるメモリブロックの
複製に対して無効化などの処理を行なう場合には、ディ
レクトリ情報制御部は、ディレクトリメモリからディレ
クトリ情報（メモリデータの複製がどのプロセッシング
グループに保持されているかを示す情報）を読みだし、
グループ情報制御部はこの情報から複製を持つプロセッ
シングループを同定し、これに属するプロセッシングエ
レメント群を知る。ディレクトリ情報制御部はこの情報
にもとずき、このプロセッシングエレメント群の各々に
所定のメッセージを送る。これにより、プロセッシング
エレメント数に関わらず一定のディレクトリメモリを用
意するだけで済み、メモリ効率の高いディレクトリ方式
が実現される。
【００１９】
【実施例】図１は、この発明のディレクトリ方式マルチ
プロセッサの一実施例をしめすブロック図、図３はこの
実施例のディレクトリメモリのエントリの内容を示すブ
ロック図、図４は上記実施例のプロセッシングループの
構成方法を示すブロック図である。
【００２０】この例では、システムは共有メモリ４０、
８つのプロセッシングエレメント２０、２１、．．．２
７、および結合ネットワーク３０から構成される。な
お、このほかにネットワークアクセス制御部２０３、２
１３、．．．２７３を有する。ネットワークアクセス制
御部２０３、２１３、．．．２７３は周知の技術で構成
可能である。
【００２１】プロセッシングエレメント２０は従来例と
同様にＣＰＵ２０１およびキャッシュ２０２から成り、
他のプロセッシングエレメント２１、．．．２７もこれ
と同様の構成を有する。
【００２２】プロセッシングエレメントは２個が組にな
って１グループを構成する。すなわち、プロセッシング
エレメント２０と２１がプロセッシングループ５０を構
成し、以下同様に５３までの４つのプロセッシングルー
プが存在する。プロセッシングループは一般的に次のよ
うな方法で構成できる。いま、プロセッシングエレメン
トに与えられたアドレス（以下、エンドアドレスと呼
ぶ）を構成するビット列を ａn-1 ，ａn-2 ，．．．ａ1 ，ａ0 また、ディレクトリメモリのエントリを構成するビット
列を ｄk-1 ，ｄk-2 ，．．．ｄ1 ，ｄ0 とする。ここで ｋ＝２m ｎ≧ｍ である。このとき、 ａn-1 ，ａn-2 ，．．．ａｎ−ｍ
【００２３】で構成されるｍビットのビット列で表わさ
れる値（０〜２ｍ ー１）をプロセッシングループ番号
ｉと呼び、各プロセッシングエレメントはグループｉに
属するものとする。
【００２４】共有メモリ４０は、データメモリ４０２、
ディレクトリメモリ４０１、ディレクトリ情報制御部４
０３、およびグループ情報制御部４０４から成る。デー
タメモリ４０２は複数のブロックに分割されている。こ
のブロックの分割単位は、キャッシュの転送単位（ブロ
ックキャッシュの１ラインの単位、この実施例では、３
２バイト）により決定される。このブロックを単位とし
て各プロセッシングエレメントのキャッシュ２０２、２
１２、．．．２７２にデータがコピーされる。プロセッ
シングループｉに対応するディレクトリメモリエントリ
のビット位置は、 複製が存在することを示す。
【００２５】ディレクトリメモリ４０１のエントリの構
成例を図３に示す。各エントリは４ビットから成り、こ
の各ビットが各プロセッシングループに対応している。
この例では、プロセッシングループ１、２、および３
（図中では、各々５１、５２、５３に対応）に当該メモ
リブロックの複製が保持されている。
【００２６】結合ネットワーク３０は、バス、クロスバ
スイッチ、その他の一般ネットワークなど任意の形式を
とることができるが、この構成に関してはこの発明とは
関係無いため詳細は省略する。次に、上述の如く構成さ
れた実施例の動作について説明する。
【００２７】あるブロックのメモリデータの複製に対し
て無効化などの処理が必要になった場合には、まずディ
レクトリ情報制御部４０３が、ディレクトリメモリ４０
１のエントリを読み出す。
【００２８】グループ情報制御部４０４は、このディレ
クトリメモリのエントリ情報から、そのメモリデータの
複製の存在するプロセッシングループを同定でき、さら
に、これからデータの複製を保持しているプロセッシン
グエレメントの候補を知ることができる。
【００２９】ディレクトリ情報制御部４０３は、グルー
プ情報制御部４０４からの情報にもとずき、候補プロセ
ッシングエレメントの１つに所定のメッセージを送る。
これを受けたプロセッシングエレメントは所定の処理を
行い、その終了時にはその旨をディレクトリ情報制御部
４０３に伝える。
【００３０】このとき、メッセージを受けたプロセッシ
ングエレメントは、該当するメモリブロックを保持して
いない場合には、直ちに処理終了の旨をディレクトリ情
報制御部４０３に伝える。ディレクトリ情報制御部４０
３は候補プロセッシングエレメントの全てに対してこの
処理を繰り返し行なうことにより、所望の動作が実現で
きる。
【００３１】なお、上述した実施例では、プロセッシン
グエレメントは１つのＣＰＵを有するように構成した
が、プロセッシングエレメントに複数のＣＰＵを持たせ
るように構成してもよい。例えば、図２に示すように、
プロセッシングエレメント９０は複数のＣＰＵ９０１、
９０２、．．．９０３およびキャッシュ９０４で構成さ
れている。これらは一本のバスで接続されている。この
ようなシステムにおいても、全く同様のディレクトリメ
モリ方式で実現される。
【００３２】また、上述の実施例では、候補となるプロ
セッシングエレメントに対するメッセージを逐次的に行
なっていたが、結合ネットワークに複数のエレメントに
対して同時にメッセージを送るブロードキャスト機能が
備わっていれば、これを利用することもできる。さら
に、これまで、メモリは一箇所に集中して存在する例を
示したが、これはプロセッシングエレメントに分散して
存在する場合にもこの発明は適用できる。
【００３３】図４はこの発明の他の実施例を示すブロッ
ク図である。この例では、システムは、複数のプロセッ
シングエレメント６０、６１、．．．、６７および結合
ネットワーク８０から構成される。
【００３４】プロセッシングエレメント６０はＣＰＵ６
０１、キャッシュメモリ６０２、データメモリ６０５、
ディレクトリメモリ６０６、ディレクトリ情報制御部６
０３、およびグループ情報制御部６０４から成る。
【００３５】このシステムでは、各プロセッシングエレ
メントに分散して存在するメモリは全てのＣＰＵから直
接に、あるいは結合ネットワーク８０を介してアクセス
することができる。なお、このための機構は、一般に分
散共有メモリ型マルチプロセッサで使用されている周知
の技術で実現可能であるので、ここでは説明を省略す
る。
【００３６】メモリデータの複製はブロック単位で各プ
ロセッシングエレメントのキャッシュに保持される。プ
ロセッシングエレメントをグループ化する方法、ディレ
クトリメモリエントリの構成等は、第１実施例と同様で
ある。
【００３７】なお、この発明は上記実施例に限定される
ものではなく、要旨を逸脱しない範で適宜変更して実施
できる。例えば、ここでは、プロセッシングエレメント
の数を８つ、プロセッシンググループの数を４つとした
が、この数に特に意味はなく、実施例中に示した計算式
を満たす範囲で自由に構成して実施することができる。
また、図４に示す実施例においても、各プロセッシング
エレメントに含まれるＣＰＵの数は１つに限らず複数個
のＣＰＵを含むように構成してもよい。
【００３８】
【発明の効果】以上説明したように、この発明によれ
ば、プロセッシングエレメントの個数に関係なく一定の
ディレクトリメモリを用意するだけで、メモリ効率の高
いディレクトリ方式マルチプロセッサを実現できる。従
って、大規模なマルチプロセッサシステムを構築するこ
とが容易になり、システムの性能を向上させることがで
きる。
【図面の簡単な説明】
【図１】この発明のマルチプロセッサの一実施例を示す
ブロック図。
【図２】この発明のマルチプロセッサのプロセッシング
エレメントの一例を示すブロック図。
【図３】この発明のマルチプロセッサのディレクトリメ
モリのエントリの構成図。
【図４】この発明のマルチプロセッサの他の実施例を示
すブロック図。
【図５】従来技術よるマルチプロセッサの一例を示す
図。
【図６】従来技術によるマルチプロセッサの一例を示す
概略図である。
【符号の説明】
２０、２１、２７、６０、６１、６７、９０．．．プロ
セッシングエレメント、２０１、２１１、２７１、６０
１、９０１、９０２、９０３．．．ＣＰＵ、２０２、２
１２、２１２、２７２、６０２、９０４．．．キャッシ
ュ、３０、８０．．．結合ネットワーク、１０、４
０．．．メモリ、１０１，４０１，６０６．．．ディレ
クトリメモリ、１０２、４０２、６０５．．．データメ
モリ、１０３、４０３、６０３．．．ディレクトリ情報
制御部、４０４、６０４．．．グループ情報制御部、５
０、５３、７０、７３．．．プロセッシンググループ

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のブロックに分割された主記憶メモ
    リと、前記主記憶メモリの各ブロックのデータの複製を
    保持する記憶装置を各々有する複数のプロセッシングエ
    レメントと、前記主記憶メモリに付随してメモリブロッ
    クデータの複製がどのプロセッシングエレメントに保持
    されているかの情報を保持するディレクトリメモリを有
    するマルチプロセッサにおいて、 前記複数のプロセッシングエレメントを各々少なくとも
    １つのプロセッシングエレメントを含む複数のプロセッ
    シンググループに分け、 前記ディレクトリメモリの各エントリは前記プロセッシ
    ンググループの各々に対応するビット列を含み、前記ビ
    ット列は対応する前記プロセッシンググループに属する
    プロセッシングエレメントのうちの少なくとも１つが前
    記メモリブロックの複製を有することを示し、 前記デイレクトリメモリに格納された情報から前記メモ
    リブロックデータの複製を保持するプロセッシンググル
    ープを同定するグループ情報制御部と、 前記ディレクトリメモリからエントリを読み出し、かつ
    前記グループ情報制御部により同定されたプロセッシン
    グループに対して所定のメッセージを送るディレクトリ
    情報制御部とを備えたことを特徴とするマルチプロセッ
    サ。
  2. 【請求項２】 前記ディレクトリ情報制御部は、前記同
    定されたプロセッシンググループを構成する各プロセッ
    シングエレメントに対して逐次的に所定のメッセージを
    送ることを特徴とする請求項１記載のマルチプロセッ
    サ。
  3. 【請求項３】 前記ディレクトリ情報制御部は、前記同
    定されたプロセッシンググループを構成する各プロセッ
    シングエレメントに対して所定のメッセージをブロード
    キャストすることを特徴とする請求項１記載のマルチプ
    ロセッサ。
  4. 【請求項４】 前記所定のメッセージは、あるブロック
    のメモリデータの複製に対して無効化処理をプロセッシ
    ングエレメントに指示するメッセージを含むことを特徴
    とする請求項１記載のマルチプロセッサ。
  5. 【請求項５】 前記各プロセッシングエレメントは１つ
    の中央処理装置（ＣＰＵ）を有していることを特徴とす
    る請求項１記載のマルチプロセサ。
  6. 【請求項６】 前記各プロセッシングエレメントは複数
    の中央処理装置（ＣＰＵ）を有していることを特徴とす
    る請求項１記載のマルチプロセサ。
  7. 【請求項７】 複数のプロセッシングエレメントであ
    り、各プロセッシングエレメントは中央処理装置（ＣＰ
    Ｕ）と、ローカルメモリを有し、各々少なくとも１つの
    プロセッシングエレメントを含む複数のプロセッシング
    グループに分けられる複数のプロセッシングエレメント
    と；結合ネットワークと；前記結合ネットワークを介し
    て接続される共有メモリであり、複数のブロックに分割
    され、分割されたブロックデータの複製が前記ローカル
    メモリに保持される主記憶メモリと、各エントリがプロ
    セッシンググループに属するプロセッシングエレメント
    のうちの少なくとも１つが前記ブロックデータの複製を
    有することを示すディレクトリメモリと、前記ディレク
    トリメモリに格納された情報から前記ブロックデータの
    複製を保持する可能性を持つプロセッシングエレメント
    を同定するグループ情報制御部と、前記ディレクトリメ
    モリからエントリを読みだし、かつ前記グループ情報制
    御部により同定されたプロセッシングエレメントに対し
    て所定のメッセージを送るディレクトリ情報制御部とを
    有する共有メモリとで構成され、前記ディレクトリメモ
    リの各エントリを前記各プロセッシンググループに対応
    させたことを特徴とするマルチプロセサ。
  8. 【請求項８】前記各プロセッシングエレメントは１つの
    ＣＰＵを有することを特徴とする請求項７に記載のマル
    チプロセッサ。
  9. 【請求項９】前記各プロセッシングエレメントは複数の
    ＣＰＵを有することを特徴とする請求項７に記載のマル
    チプロセッサ。
  10. 【請求項１０】前記ローカルメモリはキャッシュメモリ
    であることを特徴とする請求項７に記載のマルチプロセ
    ッサ
  11. 【請求項１１】 複数のプロセッシングエレメントであ
    り、各々少なくとも１つのプロセッシングエレメントを
    含む複数のプロセッシンググループに分けられ、各プロ
    セッシングエレメントは、中央処理装置（ＣＰＵ）と、
    ローカルメモリと、複数のブロックに分割され、分割さ
    れたブロックデータの複製が前記ローカルメモリに保持
    される主記憶メモリと、各エントリがプロセッシンググ
    ループに属するプロセッシングエレメントのうちの少な
    くとも１つが前記ブロックデータの複製を有することを
    示すディレクトリメモリと、前記ディレクトリメモリに
    格納された情報から前記ブロックデータの複製を保持す
    る可能性を持つプロセッシングエレメントを同定するグ
    ループ情報制御部と、前記ディレクトリメモリからエン
    トリを読みだし、かつ前記グループ情報制御部により同
    定されたプロセッシングエレメントに対して所定のメッ
    セージを送るディレクトリ情報制御部とを有する複数の
    プロセッシングエレメントと；前記複数のプロセッシン
    ググループを結合する結合ネットワークとを備え、前記
    ディレクトリメモリの各エントリを前記各プロセッシン
    ググループに対応させたことを特徴とするマルチプロセ
    サ。
  12. 【請求項１２】前記各プロセッシングエレメントは１つ
    のＣＰＵを有していることを特徴とする請求項１１記載
    のマルチプロセッサ。。
  13. 【請求項１３】前記各プロセッシングエレメントは複数
    のＣＰＵを有していることを特徴とする請求項１１記載
    のマルチプロセッサ。。
  14. 【請求項１４】前記ローカルメモリはキャッシュメモリ
    であることを特徴とする請求項１１記載のマルチプロセ
    ッサ。
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