JPH07200403A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH07200403A JPH07200403A JP5349617A JP34961793A JPH07200403A JP H07200403 A JPH07200403 A JP H07200403A JP 5349617 A JP5349617 A JP 5349617A JP 34961793 A JP34961793 A JP 34961793A JP H07200403 A JPH07200403 A JP H07200403A
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- memory
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Abstract
(57)【要約】
【目的】マルチプロセッサシステムにおけるメモリ資源
の効率的を利用を実現する。 【構成】データメモリ４０２に付随するディレクトリ４
０１には、ブロックグループに属するメモリデータの複
製がどのプロセッサに保持されているかという情報が格
納される。複数のブロックをまとめて一つのグループと
しているので、ディレクトリメモリ４０１のエントリ数
はブロックグループの数だけで済む。また、一つのグル
ープに属すブロック数を可変設定することにより、共有
メモリ４０のデータブロック数が増えても、一定サイズ
のディレクトリメモリ４０１で全てのブロックを管理す
る事ができる。したがって、ブロックの個数に関係なく
一定サイズのディレクトリメモリ４０１を用意するだけ
でプロセッサ間における共有データの整合性を維持で
き、効率のよいメモリ資源の利用を実現できる。
の効率的を利用を実現する。 【構成】データメモリ４０２に付随するディレクトリ４
０１には、ブロックグループに属するメモリデータの複
製がどのプロセッサに保持されているかという情報が格
納される。複数のブロックをまとめて一つのグループと
しているので、ディレクトリメモリ４０１のエントリ数
はブロックグループの数だけで済む。また、一つのグル
ープに属すブロック数を可変設定することにより、共有
メモリ４０のデータブロック数が増えても、一定サイズ
のディレクトリメモリ４０１で全てのブロックを管理す
る事ができる。したがって、ブロックの個数に関係なく
一定サイズのディレクトリメモリ４０１を用意するだけ
でプロセッサ間における共有データの整合性を維持で
き、効率のよいメモリ資源の利用を実現できる。
Description
【０００１】
【産業上の利用分野】この発明はマルチプロセッサシス
テムに関し、特に共有メモリのデータ複製の存在場所を
その共有メモリに付随したディレクトリメモリに格納し
た情報によって管理するマルチプロセッサシステムに関
する。
テムに関し、特に共有メモリのデータ複製の存在場所を
その共有メモリに付随したディレクトリメモリに格納し
た情報によって管理するマルチプロセッサシステムに関
する。
【０００２】
【従来の技術】一般に、大規模な共有メモリを持つマル
チプロセッサシステムを構成する場合には、共有メモリ
に対するアクセス速度とバンド幅（バス幅×バス速度）
が性能を律する大きな要因となる。例えば、共有メモリ
に対するアクセス経路が単一のバス結合型マルチプロセ
ッサの場合、複数のプロセッサがバスを取り合うため、
アクセス頻度が高くなると競合が多く発生し、このため
の待ちが原因で性能が低下するという問題が発生する。
チプロセッサシステムを構成する場合には、共有メモリ
に対するアクセス速度とバンド幅（バス幅×バス速度）
が性能を律する大きな要因となる。例えば、共有メモリ
に対するアクセス経路が単一のバス結合型マルチプロセ
ッサの場合、複数のプロセッサがバスを取り合うため、
アクセス頻度が高くなると競合が多く発生し、このため
の待ちが原因で性能が低下するという問題が発生する。
【０００３】また、一般に共有メモリのアクセス時間
は、プロセッサの処理速度に比べて非常に大きいため、
プロセッサの性能が活かせないという欠点がある。
は、プロセッサの処理速度に比べて非常に大きいため、
プロセッサの性能が活かせないという欠点がある。
【０００４】そこで、最近では、メモリデータの複製を
プロセッサに近いところに有し、上記の欠点を解決しよ
うという方式が考えられている。これは、メモリデータ
の複製をローカルメモリに持たせる方式やキャッシュメ
モリに持たせる方式である。
プロセッサに近いところに有し、上記の欠点を解決しよ
うという方式が考えられている。これは、メモリデータ
の複製をローカルメモリに持たせる方式やキャッシュメ
モリに持たせる方式である。
【０００５】これらの方式では、共有メモリに対するグ
ローバルなアクセス経路を経ずにアクセスできるプロセ
ッサローカルなメモリに、共有メモリのデータの複製を
保持する。ローカルなメモリの場合、大規模な共有メモ
リと比べて、一般に高速アクセスが可能であり、またグ
ローバルなアクセス経路を使わないことからバンド幅の
問題も緩和される。
ローバルなアクセス経路を経ずにアクセスできるプロセ
ッサローカルなメモリに、共有メモリのデータの複製を
保持する。ローカルなメモリの場合、大規模な共有メモ
リと比べて、一般に高速アクセスが可能であり、またグ
ローバルなアクセス経路を使わないことからバンド幅の
問題も緩和される。
【０００６】しかしながら、メモリデータの複製が複数
箇所に分散することから、これらの間で一貫性を保たな
ければならないという問題が生ずる。これを解決する方
法としては、次のよう方式が考えらる。すなわち、共有
メモリに付随してディレクトリメモリを有し、ここにメ
モリデータの複製がどのプロセッシングエレメントに存
在するかという情報を保持する方式である。
箇所に分散することから、これらの間で一貫性を保たな
ければならないという問題が生ずる。これを解決する方
法としては、次のよう方式が考えらる。すなわち、共有
メモリに付随してディレクトリメモリを有し、ここにメ
モリデータの複製がどのプロセッシングエレメントに存
在するかという情報を保持する方式である。
【０００７】図５には、この方式を採用したシステムを
構成する場合の一例が示されている。この例では、シス
テムは、共有メモリ１０、８つのプロセッシングエレメ
ント２０、２１、…２７、および結合ネットワーク３０
から構成される。
構成する場合の一例が示されている。この例では、シス
テムは、共有メモリ１０、８つのプロセッシングエレメ
ント２０、２１、…２７、および結合ネットワーク３０
から構成される。
【０００８】プロセッシングエレメント２０は、ＣＰＵ
２０１、キャッシュ２０２、およびネットワーク制御回
路２０３から成り、他のプロセッシングエレメント２
１、…２７もこれと同様の構成を有する。
２０１、キャッシュ２０２、およびネットワーク制御回
路２０３から成り、他のプロセッシングエレメント２
１、…２７もこれと同様の構成を有する。
【０００９】結合ネットワーク３０は、バス、ＡＴＭス
イッチなどのクロスバスイッチ、その他の一般ネットワ
ークなど任意の形式をとることができる。
イッチなどのクロスバスイッチ、その他の一般ネットワ
ークなど任意の形式をとることができる。
【００１０】共有メモリ１０は、データメモリ１０２、
ディレクトリメモリ１０１、ディレクトリ情報制御部１
０３から成る。データメモリ１０２は、複数のブロック
に分割されており、このブロックを単位として各プロセ
ッシングエレメントのキャッシュにデータがコピーされ
る。
ディレクトリメモリ１０１、ディレクトリ情報制御部１
０３から成る。データメモリ１０２は、複数のブロック
に分割されており、このブロックを単位として各プロセ
ッシングエレメントのキャッシュにデータがコピーされ
る。
【００１１】ディレクトリメモリ１０１は、メモリデー
タの各ブロックの複製がどのプロセッシングエレメント
に存在するかという情報を保持している。ディレクトリ
メモリ１０１はメモリデータ１０２の各ブロック数に対
応した数のエントリを有する。このディレクトリメモリ
のエントリの構成例を図６に示す。
タの各ブロックの複製がどのプロセッシングエレメント
に存在するかという情報を保持している。ディレクトリ
メモリ１０１はメモリデータ１０２の各ブロック数に対
応した数のエントリを有する。このディレクトリメモリ
のエントリの構成例を図６に示す。
【００１２】図６の例では、各エントリは８ビットから
なる。エントリの各ビットは、各プロセッシングエレメ
ントに対応している。このビットが“１”を表している
ときは、対応するメモリデータブロックの複製がそのプ
ロセッシングエレメントに保持されていることを示す。
なる。エントリの各ビットは、各プロセッシングエレメ
ントに対応している。このビットが“１”を表している
ときは、対応するメモリデータブロックの複製がそのプ
ロセッシングエレメントに保持されていることを示す。
【００１３】このように構成されたシステムでは、ある
ブロックのメモリデータの複製に対して無効化などの処
理が必要になった場合には、まずディレクトリ情報制御
部１０３が、ディレクトリメモリ１０１のエントリを読
み出す。これにより、そのメモリデータの複製の存在す
るプロセッシングエレメントを知ることができるので、
このプロセッシングエレメントに対して所定のメッセー
ジを送ることにより所望の処理を行なうことができる。
ブロックのメモリデータの複製に対して無効化などの処
理が必要になった場合には、まずディレクトリ情報制御
部１０３が、ディレクトリメモリ１０１のエントリを読
み出す。これにより、そのメモリデータの複製の存在す
るプロセッシングエレメントを知ることができるので、
このプロセッシングエレメントに対して所定のメッセー
ジを送ることにより所望の処理を行なうことができる。
【００１４】しかし、このような構成を採用するシステ
ムでは、ブロック数に比例した量のディレクトリメモリ
が必要になる。ブロック数はデータメモリの量に比例す
るため、大容量メモリシステムにおいてはディレクトリ
メモリの容量も膨大なものとなり、その量的オーバーヘ
ッドが大きくなる。
ムでは、ブロック数に比例した量のディレクトリメモリ
が必要になる。ブロック数はデータメモリの量に比例す
るため、大容量メモリシステムにおいてはディレクトリ
メモリの容量も膨大なものとなり、その量的オーバーヘ
ッドが大きくなる。
【００１５】ディレクトリメモリの量は、プロセッシン
グエレメント数に対しても比例の関係にあるため、大規
模マルチプロセッサシステムでは、上記の量的オーバー
ヘッドが顕著になる。
グエレメント数に対しても比例の関係にあるため、大規
模マルチプロセッサシステムでは、上記の量的オーバー
ヘッドが顕著になる。
【００１６】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムでは、共有メモリのアクセスに時間がかか
り、システム性能が低下される問題があった。また、各
プロセッサにデータを分散させた場合には、プロセッサ
間における共有データの整合性を維持するために、大規
模なディレクトリ記憶が必要とされるという問題が発生
する。すなわち、この方式では、ブロック個数分のディ
レクトリ情報が必要になるため、大容量メモリを有する
システムでは、ディレクトリメモリの量が増大し、量的
なオーバーヘッドが大きくなるという弊害が生じる。
サシステムでは、共有メモリのアクセスに時間がかか
り、システム性能が低下される問題があった。また、各
プロセッサにデータを分散させた場合には、プロセッサ
間における共有データの整合性を維持するために、大規
模なディレクトリ記憶が必要とされるという問題が発生
する。すなわち、この方式では、ブロック個数分のディ
レクトリ情報が必要になるため、大容量メモリを有する
システムでは、ディレクトリメモリの量が増大し、量的
なオーバーヘッドが大きくなるという弊害が生じる。
【００１７】この発明はこのような点に鑑みてなされた
もので、データブロックの個数に関係なく一定サイズの
ディレクトリメモリを用意するだけでプロセッサ間にお
ける共有データの整合性を維持できるようにし、共有デ
ータのアクセスを高速に実行でき、且つ効率のよいメモ
リ資源を利用を実現できるマルチプロセッサシステムを
提供することを目的とする。
もので、データブロックの個数に関係なく一定サイズの
ディレクトリメモリを用意するだけでプロセッサ間にお
ける共有データの整合性を維持できるようにし、共有デ
ータのアクセスを高速に実行でき、且つ効率のよいメモ
リ資源を利用を実現できるマルチプロセッサシステムを
提供することを目的とする。
【００１８】
【課題を解決するための手段および作用】この発明によ
るマルチプロセッサシステムは、複数のブロックデータ
を格納する共有メモリ装置と、前記共有メモリ装置の各
ブロックのデータの複製を保持する記憶装置を各々有す
る複数のプロセッサと、前記共有メモリ装置と前記複数
のプロセッサを接続する結合路と、２以上のブロックを
含むブロックグループ単位で、そのブロックグループの
データの複製がどのプロセッサの記憶装置に保持されて
いるかを示すディレクトリ情報を保持するディレクトリ
記憶手段と、前記ディレクトリ情報に基づいて、無効化
の対象となるブロックデータを含むブロックグループの
データの複製を保持しているプロセッサを検出し、その
検出したプロセッサに無効化対象ブロックデータの発生
を通知するディレクトリ情報制御手段とを具備すること
を特徴とする。
るマルチプロセッサシステムは、複数のブロックデータ
を格納する共有メモリ装置と、前記共有メモリ装置の各
ブロックのデータの複製を保持する記憶装置を各々有す
る複数のプロセッサと、前記共有メモリ装置と前記複数
のプロセッサを接続する結合路と、２以上のブロックを
含むブロックグループ単位で、そのブロックグループの
データの複製がどのプロセッサの記憶装置に保持されて
いるかを示すディレクトリ情報を保持するディレクトリ
記憶手段と、前記ディレクトリ情報に基づいて、無効化
の対象となるブロックデータを含むブロックグループの
データの複製を保持しているプロセッサを検出し、その
検出したプロセッサに無効化対象ブロックデータの発生
を通知するディレクトリ情報制御手段とを具備すること
を特徴とする。
【００１９】このマルチプロセッサシステムにおいて
は、共有メモリ装置に付随してディレクトリ記憶装置を
有し、このディレクトリ記憶装置には、ブロックグルー
プに属するメモリデータの複製がどのプロセッサに保持
されているかという情報が格納される。複数のブロック
をまとめて一つのグループとしているので、ディレクト
リ記憶装置のエントリ数はブロックグループの数だけで
済む。また、一つのグループに属すブロック数を可変設
定することにより、共有メモリ装置のデータブロック数
が増えても、一定サイズのディレクトリ記憶装置で全て
のブロックを管理する事ができる。したがって、ブロッ
クの個数に関係なく一定サイズのディレクトリ記憶装置
を用意するだけでプロセッサ間における共有データの整
合性を維持できるようになり、共有データのアクセスを
高速に実行でき、且つ効率のよいメモリ資源の利用を実
現できる。
は、共有メモリ装置に付随してディレクトリ記憶装置を
有し、このディレクトリ記憶装置には、ブロックグルー
プに属するメモリデータの複製がどのプロセッサに保持
されているかという情報が格納される。複数のブロック
をまとめて一つのグループとしているので、ディレクト
リ記憶装置のエントリ数はブロックグループの数だけで
済む。また、一つのグループに属すブロック数を可変設
定することにより、共有メモリ装置のデータブロック数
が増えても、一定サイズのディレクトリ記憶装置で全て
のブロックを管理する事ができる。したがって、ブロッ
クの個数に関係なく一定サイズのディレクトリ記憶装置
を用意するだけでプロセッサ間における共有データの整
合性を維持できるようになり、共有データのアクセスを
高速に実行でき、且つ効率のよいメモリ資源の利用を実
現できる。
【００２０】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００２１】図１には、この発明の一実施例に係るマル
チプロセッサシステムの構成が示されている。このマル
チプロセッサシステムは、共有メモリ４０、８つのプロ
セッシングエレメント２０、２１、・・・２７、および
結合ネットワーク３０から構成される。プロセッシング
エレメント２０は、ＣＰＵ２０１、キャッシュ２０２、
およびネットワークアクセス制御部２０３から構成され
ている。同様に、プロセッシングエレメント２１は、Ｃ
ＰＵ２１１、キャッシュ２１２、およびネットワークア
クセス制御部２１３から構成され、プロセッシングエレ
メント２７は、ＣＰＵ２７１、キャッシュ２７２、およ
びネットワークアクセス制御部２７３から構成されてい
る。
チプロセッサシステムの構成が示されている。このマル
チプロセッサシステムは、共有メモリ４０、８つのプロ
セッシングエレメント２０、２１、・・・２７、および
結合ネットワーク３０から構成される。プロセッシング
エレメント２０は、ＣＰＵ２０１、キャッシュ２０２、
およびネットワークアクセス制御部２０３から構成され
ている。同様に、プロセッシングエレメント２１は、Ｃ
ＰＵ２１１、キャッシュ２１２、およびネットワークア
クセス制御部２１３から構成され、プロセッシングエレ
メント２７は、ＣＰＵ２７１、キャッシュ２７２、およ
びネットワークアクセス制御部２７３から構成されてい
る。
【００２２】また、各プロセッシングエレメントのＣＰ
Ｕを、図２に示されているように複数個のＣＰＵ９０１
〜９０３によって構成する事もできる。この場合には、
これらＣＰＵ９０１〜９０３によって１つのキャッシュ
９０４が共有されることになる。
Ｕを、図２に示されているように複数個のＣＰＵ９０１
〜９０３によって構成する事もできる。この場合には、
これらＣＰＵ９０１〜９０３によって１つのキャッシュ
９０４が共有されることになる。
【００２３】共有メモリ４０は、データメモリ４０２、
ディレクトリメモリ４０１、ディレクトリ情報制御部４
０３、およびグループ情報制御部４０４から構成されて
いる。データメモリ４０２は、複数のブロックデータを
格納している。このブロックを単位として各プロセッシ
ングエレメントのキャッシュにデータがコピーされる。
ディレクトリメモリ４０１、ディレクトリ情報制御部４
０３、およびグループ情報制御部４０４から構成されて
いる。データメモリ４０２は、複数のブロックデータを
格納している。このブロックを単位として各プロセッシ
ングエレメントのキャッシュにデータがコピーされる。
【００２４】ここで、プロセッシングエレメントｉに対
応するディレクトリメモリエントリのビット位置は、 ｄi で表され、これが“１”ならばプロセッシングエレメン
トi に当該メモリデータの複製が存在することを示す。
応するディレクトリメモリエントリのビット位置は、 ｄi で表され、これが“１”ならばプロセッシングエレメン
トi に当該メモリデータの複製が存在することを示す。
【００２５】また、この実施例では、メモリのブロック
は２個１組になって１グループを構成する。
は２個１組になって１グループを構成する。
【００２６】ディレクトリメモリ４０１のエントリの構
成例を図３に示す。各エントリは８ビットから成り、こ
の各ビットが各プロセッシングエレメントに対応してい
る。いま、このブロックグループに属する２つのブロッ
クの複製を持つプロセッシングエレメントが、図３の８
０１および８０２で表されるとすると、この実施例にお
けるディレクトリメモリの対応エントリのビット列は８
１０のようになる。すなわちブロック８０１はプロセッ
シングエレメントｄ２、ｄ４、およびｄ７に複製が保持
され、ブロック８０２はプロセッシングエレメントｄ
２、およびｄ６に複製が保持されている。したがって、
このブロックグループに対応するディレクトリエントリ
は、プロセッシングエレメントｄ２、ｄ４、ｄ６、およ
びｄ７に複製が保持されていることを示す。
成例を図３に示す。各エントリは８ビットから成り、こ
の各ビットが各プロセッシングエレメントに対応してい
る。いま、このブロックグループに属する２つのブロッ
クの複製を持つプロセッシングエレメントが、図３の８
０１および８０２で表されるとすると、この実施例にお
けるディレクトリメモリの対応エントリのビット列は８
１０のようになる。すなわちブロック８０１はプロセッ
シングエレメントｄ２、ｄ４、およびｄ７に複製が保持
され、ブロック８０２はプロセッシングエレメントｄ
２、およびｄ６に複製が保持されている。したがって、
このブロックグループに対応するディレクトリエントリ
は、プロセッシングエレメントｄ２、ｄ４、ｄ６、およ
びｄ７に複製が保持されていることを示す。
【００２７】ここで、８０１および８０２は説明の便宜
上示した図であり、実際にこのような情報がメモリ上に
存在するわけではない。
上示した図であり、実際にこのような情報がメモリ上に
存在するわけではない。
【００２８】なお、ブロックグループは、一般的に次の
ような方法で構成できる。
ような方法で構成できる。
【００２９】いま、メモリブロックに与えられたアドレ
ス（以下、ブロックアドレスと呼ぶ）を構成するビット
列を ｂn-1 , ｂn-2 , ・・・ｂ1 .b0 とする。
ス（以下、ブロックアドレスと呼ぶ）を構成するビット
列を ｂn-1 , ｂn-2 , ・・・ｂ1 .b0 とする。
【００３０】ここで、 ｋ＝２m 個のブロックを組にして１グループを構成するために
は、ディレクトリメモリのアドレスを構成するビット列
（以下、ブロックグループアドレスと呼ぶ）を ｂn-1 , ｂn-2 , ・・・ｂm+１ ,ｂm とすれば良い。
は、ディレクトリメモリのアドレスを構成するビット列
（以下、ブロックグループアドレスと呼ぶ）を ｂn-1 , ｂn-2 , ・・・ｂm+１ ,ｂm とすれば良い。
【００３１】ディレクトリメモリのアドレスとしては、
メモリアドレスの上位ビット部を使用する事ができる。
メモリアドレスの上位ビット部を使用する事ができる。
【００３２】結合ネットワーク３０は、バス、ＡＴＭス
イッチなどのクロスバスイッチ、その他の一般ネットワ
ークなど任意の形式をとることができるが、この構成に
関してはこの発明とは関係ないため、詳細は省略する。
イッチなどのクロスバスイッチ、その他の一般ネットワ
ークなど任意の形式をとることができるが、この構成に
関してはこの発明とは関係ないため、詳細は省略する。
【００３３】次に、上述のごとく構成した実施例の動作
について説明する。
について説明する。
【００３４】あるブロックのメモリデータの複製に対し
て無効化などの処理が必要になった場合には、ブループ
情報制御部４０４がブロックアドレスからブロックグル
ープアドレスを決定する。
て無効化などの処理が必要になった場合には、ブループ
情報制御部４０４がブロックアドレスからブロックグル
ープアドレスを決定する。
【００３５】ディレクトリ情報制御部４０３は、このブ
ロックグループアドレスを用いてディレクトリメモリ４
０１のエントリを読み出す。読み出されたエントリ情報
から、そのブロックグループに属するメモリデータの複
製を保持する可能性のあるプロセッシングエレメントの
候補を知ることができるので、このプロセッシングエレ
メントの一つに対して所定のメッセージを送る。
ロックグループアドレスを用いてディレクトリメモリ４
０１のエントリを読み出す。読み出されたエントリ情報
から、そのブロックグループに属するメモリデータの複
製を保持する可能性のあるプロセッシングエレメントの
候補を知ることができるので、このプロセッシングエレ
メントの一つに対して所定のメッセージを送る。
【００３６】これを受けたプロセッシングエレメントは
所定の処理を行ない、その終了時にはその旨をディレク
トリ情報制御部４０３に伝える。
所定の処理を行ない、その終了時にはその旨をディレク
トリ情報制御部４０３に伝える。
【００３７】このとき、メッセージを受けたプロセッシ
ングエレメントは、該当するメモリブロックを保持して
いない場合には、直ちに処理終了の旨をディレクトリ情
報制御部４０３に伝える。
ングエレメントは、該当するメモリブロックを保持して
いない場合には、直ちに処理終了の旨をディレクトリ情
報制御部４０３に伝える。
【００３８】ディレクトリ情報制御部４０３は、候補プ
ロセッシングエレメントの全てに対してこの処理を繰り
返し行なうことにより、所望の動作が実現できる。
ロセッシングエレメントの全てに対してこの処理を繰り
返し行なうことにより、所望の動作が実現できる。
【００３９】例えば、プロセッシングエレメント２０が
キャッシュ２０２にライトした場合には、次のようなメ
ッセージがネットワークアクセス制御部２０３からディ
レクトリ制御部４０３に送られる。
キャッシュ２０２にライトした場合には、次のようなメ
ッセージがネットワークアクセス制御部２０３からディ
レクトリ制御部４０３に送られる。
【００４０】メッセージ（プロセッサＩＤ、ライト、メ
モリアドレス） ディレクトリ制御部４０３は、そのメッセージセからラ
イトアクセスが実行されたことを認識し、そのライトア
クセスされたブロックグループをグループ制御部４０４
を用いて調べる。この場合、メモリアドレスがディレク
トリ制御部４０３からグループ制御部４０４に渡され、
グループ制御部４０４からライトアクセスされたブロッ
クを含むグループが通知される。
モリアドレス） ディレクトリ制御部４０３は、そのメッセージセからラ
イトアクセスが実行されたことを認識し、そのライトア
クセスされたブロックグループをグループ制御部４０４
を用いて調べる。この場合、メモリアドレスがディレク
トリ制御部４０３からグループ制御部４０４に渡され、
グループ制御部４０４からライトアクセスされたブロッ
クを含むグループが通知される。
【００４１】この後、ディレクトリ制御部４０３は、そ
のグループに対応するディレクトリ４０１のエントリを
リードし、該当するデータブロックを使用している可能
性のあるプロセッシングエレメント候補を調べる。そし
て、プロセッシングエレメント２０以外の全ての候補プ
ロセッシングに対して、更新データブロック、すなわち
無効化対象ブロックデータ、の発生等を通知するための
メッセージ等を示すメッセージを送る。
のグループに対応するディレクトリ４０１のエントリを
リードし、該当するデータブロックを使用している可能
性のあるプロセッシングエレメント候補を調べる。そし
て、プロセッシングエレメント２０以外の全ての候補プ
ロセッシングに対して、更新データブロック、すなわち
無効化対象ブロックデータ、の発生等を通知するための
メッセージ等を示すメッセージを送る。
【００４２】このメッセージを受け取ったプロセッシン
グエレメントは、もし該当するデータブロックをキャッ
シュに保持していれば、そのデータブロックの無効化処
理などを行う。
グエレメントは、もし該当するデータブロックをキャッ
シュに保持していれば、そのデータブロックの無効化処
理などを行う。
【００４３】以上のように、このマルチプロセッサシス
テムにおいては、データメモリ４０２に付随するディレ
クトリ４０１には、ブロックグループに属するメモリデ
ータの複製がどのプロセッサに保持されているかという
情報が格納される。複数のブロックをまとめて一つのグ
ループとしているので、ディレクトリメモリ４０１のエ
ントリ数はブロックグループの数だけで済む。また、一
つのグループに属すブロック数を可変設定することによ
り、共有メモリ４０のデータブロック数が増えても、一
定サイズのディレクトリメモリ４０１で全てのブロック
を管理する事ができる。したがって、ブロックの個数に
関係なく一定サイズのディレクトリメモリ４０１を用意
するだけでプロセッサ間における共有データの整合性を
維持でき、効率のよいメモリ資源の利用を実現できる。
テムにおいては、データメモリ４０２に付随するディレ
クトリ４０１には、ブロックグループに属するメモリデ
ータの複製がどのプロセッサに保持されているかという
情報が格納される。複数のブロックをまとめて一つのグ
ループとしているので、ディレクトリメモリ４０１のエ
ントリ数はブロックグループの数だけで済む。また、一
つのグループに属すブロック数を可変設定することによ
り、共有メモリ４０のデータブロック数が増えても、一
定サイズのディレクトリメモリ４０１で全てのブロック
を管理する事ができる。したがって、ブロックの個数に
関係なく一定サイズのディレクトリメモリ４０１を用意
するだけでプロセッサ間における共有データの整合性を
維持でき、効率のよいメモリ資源の利用を実現できる。
【００４４】なお、以上の説明においては、候補となる
プロセッシングエレメントに対してメッセージを逐次送
っていたが、結合ネットワーク３０に複数のエレメント
に対して同時にメッセージを送るブロードキャスト機能
が備わっていれば、これを利用することもできる。
プロセッシングエレメントに対してメッセージを逐次送
っていたが、結合ネットワーク３０に複数のエレメント
に対して同時にメッセージを送るブロードキャスト機能
が備わっていれば、これを利用することもできる。
【００４５】さらに、ここでは、共有メモリ４０が一箇
所に集中して存在する例を示したが、共有メモリ４０を
プロセッシングエレメント間に分散して存在させること
も可能である。
所に集中して存在する例を示したが、共有メモリ４０を
プロセッシングエレメント間に分散して存在させること
も可能である。
【００４６】この場合、この発明のマルチプロセッサシ
ステムは図４のような分散共有メモリ型マルチプロセッ
サとして実現される。
ステムは図４のような分散共有メモリ型マルチプロセッ
サとして実現される。
【００４７】図４に示されているように、この例では、
マルチプロセッサシステムは、複数のプロセッシングエ
レメント６０、６１、・・・６７、および結合ネットワ
ーク８０から構成されている。
マルチプロセッサシステムは、複数のプロセッシングエ
レメント６０、６１、・・・６７、および結合ネットワ
ーク８０から構成されている。
【００４８】プロセッシングエレメント６０は、ＣＰＵ
６０１、キャッシュ６０２、データメモリ６０５、ディ
レクトリメモリ６０６、ディレクトリ情報制御部６０
３、およびグループ情報制御部６０４から成る。同様
に、プロセッシングエレメント６１は、ＣＰＵ６１１、
キャッシュ６１２、データメモリ６１５、ディレクトリ
メモリ６１６、ディレクトリ情報制御部６１３、および
グループ情報制御部６１４から構成され、プロセッシン
グエレメント６７は、ＣＰＵ６７１、キャッシュ６７
２、データメモリ６７５、ディレクトリメモリ６７６、
ディレクトリ情報制御部６７３、およびグループ情報制
御部６７４から構成されている。
６０１、キャッシュ６０２、データメモリ６０５、ディ
レクトリメモリ６０６、ディレクトリ情報制御部６０
３、およびグループ情報制御部６０４から成る。同様
に、プロセッシングエレメント６１は、ＣＰＵ６１１、
キャッシュ６１２、データメモリ６１５、ディレクトリ
メモリ６１６、ディレクトリ情報制御部６１３、および
グループ情報制御部６１４から構成され、プロセッシン
グエレメント６７は、ＣＰＵ６７１、キャッシュ６７
２、データメモリ６７５、ディレクトリメモリ６７６、
ディレクトリ情報制御部６７３、およびグループ情報制
御部６７４から構成されている。
【００４９】このマルチプロセッサシステムは、メモリ
を分散共有しており、各プロセッシングエレメントに分
散して存在するメモリ６０５，６１５，…６７５は全て
のＣＰＵ６０１，６１１，…６７１から直接に、あるい
は結合ネットワーク８０を介してアクセスすることがで
きる。この場合、これらメモリ６０５，６１５，…６７
５は、連続したアドレス空間にマッピングされている。
を分散共有しており、各プロセッシングエレメントに分
散して存在するメモリ６０５，６１５，…６７５は全て
のＣＰＵ６０１，６１１，…６７１から直接に、あるい
は結合ネットワーク８０を介してアクセスすることがで
きる。この場合、これらメモリ６０５，６１５，…６７
５は、連続したアドレス空間にマッピングされている。
【００５０】メモリデータの複製はブロック単位で各プ
ロセッシングエレメントのキャッシュに保持される。メ
モリブロックをグループ化する方法、ディレクトリメモ
リエントリの構成等は、図１の場合と全く同様である。
ロセッシングエレメントのキャッシュに保持される。メ
モリブロックをグループ化する方法、ディレクトリメモ
リエントリの構成等は、図１の場合と全く同様である。
【００５１】例えば、プロセッシングエレメント６０が
キャッシュ６０２にライトした場合には、ディレクトリ
制御部６０３は、そのライトアクセスしたブロックグル
ープをグループ制御部６０４を用いて調べる。この後、
ディレクトリ制御部６０３は、そのグループに対応する
ディレクトリ６０６のエントリをリードし、該当するデ
ータブロックを使用している可能性のあるプロセッシン
グエレメント候補を調べる。そして、プロセッシングエ
レメントに対して、更新データブロック、すなわち無効
化対象ブロックデータの発生等を通知するためのメッセ
ージを送る。
キャッシュ６０２にライトした場合には、ディレクトリ
制御部６０３は、そのライトアクセスしたブロックグル
ープをグループ制御部６０４を用いて調べる。この後、
ディレクトリ制御部６０３は、そのグループに対応する
ディレクトリ６０６のエントリをリードし、該当するデ
ータブロックを使用している可能性のあるプロセッシン
グエレメント候補を調べる。そして、プロセッシングエ
レメントに対して、更新データブロック、すなわち無効
化対象ブロックデータの発生等を通知するためのメッセ
ージを送る。
【００５２】また、各プロセッシングエレメントのディ
レクトリ制御部は、そのプロセッシングエレメントに存
在するデータブロックを含むブロックグループが他のプ
ロセッシングエレメントによってライトアクセスされた
場合にも同様の処理を行い、更新データを含むブロック
グループを通知する処理などを行う。
レクトリ制御部は、そのプロセッシングエレメントに存
在するデータブロックを含むブロックグループが他のプ
ロセッシングエレメントによってライトアクセスされた
場合にも同様の処理を行い、更新データを含むブロック
グループを通知する処理などを行う。
【００５３】なお、本発明は上記実施例のみに限定され
るものではなく、要旨を逸脱しない範囲で適宜変更して
実施できる。例えば、ここではプロセッシングエレメン
トの数を８つ、ブロックグループに属するブロックの数
を２つとしたが、この数に特に意味はなく、実施例中に
示した計算式を満たす範囲で自由に構成して実施するこ
とができる。また、図４に示す実施例においても、各プ
ロセッシングエレメントに含まれるＣＰＵは数は１つに
限らず複数個のＣＰＵを含むように構成してもよい。
るものではなく、要旨を逸脱しない範囲で適宜変更して
実施できる。例えば、ここではプロセッシングエレメン
トの数を８つ、ブロックグループに属するブロックの数
を２つとしたが、この数に特に意味はなく、実施例中に
示した計算式を満たす範囲で自由に構成して実施するこ
とができる。また、図４に示す実施例においても、各プ
ロセッシングエレメントに含まれるＣＰＵは数は１つに
限らず複数個のＣＰＵを含むように構成してもよい。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、メモリの容量に関係なく一定のディレクトリメモリ
を用意するだけで済み、メモリ効率の高いディレクトリ
方式マルチプロセッサを実現できる。したがって、大規
模なマルチプロセッサシステムを構築することが容易に
なり、システムの性能を向上させることができる。
ば、メモリの容量に関係なく一定のディレクトリメモリ
を用意するだけで済み、メモリ効率の高いディレクトリ
方式マルチプロセッサを実現できる。したがって、大規
模なマルチプロセッサシステムを構築することが容易に
なり、システムの性能を向上させることができる。
【図１】この発明の一実施例に係るマルチプロセッサシ
ステムの構成を示すブロック図。
ステムの構成を示すブロック図。
【図２】同実施例のマルチプロセッサシステムにおける
ＣＰＵの構成の一例を示す図。
ＣＰＵの構成の一例を示す図。
【図３】同実施例のマルチプロセッサシステムにおける
ディレクトリメモリのエントリ内容を示す図。
ディレクトリメモリのエントリ内容を示す図。
【図４】この発明のマルチプロセッサシステムの他の構
成の一例を示すブロック図。
成の一例を示すブロック図。
【図５】従来のマルチプロセッサシステムの構成の一例
を示すブロック図。
を示すブロック図。
【図６】図５のマルチプロセッサシステムにおけるディ
レクトリメモリのエントリ内容を示す図。
レクトリメモリのエントリ内容を示す図。
２０、２１、２７、６０、６１、６７、９０…プロセッ
シングエレメント、２０１、２１１、２７１、６０１、
９０１、９０２、９０３…ＣＰＵ、２０２、２１２、２
７２、６０２、９０４…キャッシュ、３０、８０…結合
ネットワーク、１０、４０…メモリ、１０１、４０１、
６０６…ディレクトリメモリ、１０２、４０２、６０５
…データメモリ、１０３、４０３、６０３…ディレクト
リ情報制御部、４０４、６０４…グループ情報制御部。
シングエレメント、２０１、２１１、２７１、６０１、
９０１、９０２、９０３…ＣＰＵ、２０２、２１２、２
７２、６０２、９０４…キャッシュ、３０、８０…結合
ネットワーク、１０、４０…メモリ、１０１、４０１、
６０６…ディレクトリメモリ、１０２、４０２、６０５
…データメモリ、１０３、４０３、６０３…ディレクト
リ情報制御部、４０４、６０４…グループ情報制御部。
Claims (4)
- 【請求項１】 複数のブロックデータを格納する共有メ
モリ装置と、 前記共有メモリ装置の各ブロックデータの複製を保持す
る記憶装置を各々有する複数のプロセッサと、 前記共有メモリ装置と前記複数のプロセッサを接続する
結合路と、 ２以上のブロックを含むブロックグループ単位で、その
ブロックグループのデータの複製がどのプロセッサの記
憶装置に保持されているかを示すディレクトリ情報を保
持するディレクトリ記憶手段と、 前記ディレクトリ情報に基づいて、無効化の対象となる
ブロックデータを含むブロックグループのデータの複製
を保持しているプロセッサを検出し、その検出したプロ
セッサに無効化対象ブロックデータの発生を通知するデ
ィレクトリ情報制御手段とを具備することを特徴とする
マルチプロセッサシステム。 - 【請求項２】 前記ディレクトリ記憶手段は、前記複数
のプロセッサ毎に前記ブロックグループに含まれるデー
タの複製を持つか否かを示す複数のビットから構成され
るディレクトリ情報を保持することを特徴とする請求項
１記載のマルチプロセッサシステム。 - 【請求項３】 前記ディレクトリ情報制御手段は、前記
各プロセッサがそのプロッセッサの記憶装置をアクセス
するために発行するメモリアドレスを受信し、そのメモ
リアドレスから前記無効化対象のブロックデータを含む
ブロックグループを決定する手段と、その決定されたブ
ロックグループに対応するディレクトリ情報によって指
定されるプロセッサに対して無効化対象ブロックデータ
の発生を通知する手段とを含むことを特徴とする請求項
１記載のマルチプロセッサシステム。 - 【請求項４】 中央処理装置、複数のブロックデータを
格納するローカルメモリ、およびこのローカルメモリの
各ブロックのデータの複製を保持するキャッシメモリ装
置を各々が有し前記ローカルメモリを互いに共有する複
数のプロセッサと、前記複数のプロセッサを接続する結
合路とを含むマルチプロセッサシステムにおいて、 ２以上のブロックを含むブロックグループ単位で、ブロ
ックグループのデータの複製がどのプロセッサに保持さ
れているかを示すディレクトリ情報を保持するディレク
トリ記憶手段と、 前記ディレクトリ情報に基づいて、無効化の対象となる
ブロックデータを含むブロックグループのデータの複製
を保持しているプロセッサを検出し、その検出したプロ
セッサに無効化対象ブロックデータの発生を通知するデ
ィレクトリ情報制御手段とを具備することを特徴とする
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349617A JPH07200403A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349617A JPH07200403A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200403A true JPH07200403A (ja) | 1995-08-04 |
Family
ID=18404948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349617A Pending JPH07200403A (ja) | 1993-12-29 | 1993-12-29 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200403A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005250830A (ja) * | 2004-03-04 | 2005-09-15 | Hitachi Ltd | プロセッサおよび主記憶共有マルチプロセッサ |
| US7054997B2 (en) | 2002-05-24 | 2006-05-30 | Hitachi, Ltd. | Disk array system and cache control method |
-
1993
- 1993-12-29 JP JP5349617A patent/JPH07200403A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7054997B2 (en) | 2002-05-24 | 2006-05-30 | Hitachi, Ltd. | Disk array system and cache control method |
| US7392341B2 (en) | 2002-05-24 | 2008-06-24 | Hitachi, Ltd. | Disk array system and cache control method |
| JP2005250830A (ja) * | 2004-03-04 | 2005-09-15 | Hitachi Ltd | プロセッサおよび主記憶共有マルチプロセッサ |
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