KR100299358B1 - 컨택스트데이터검색을위하여링크된캐시 - Google Patents

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Abstract

본 발명은 관련 정보를 저장하는 2개의 독립적인 캐시를 링크시키는 방법 및 장치를 제공한다. 제1 캐시 메모리(103)에 저장되는 정보의 각 유닛은 제2 캐시 메모리(109)에 저장되는 정보 유닛과 관련된다. 제1 캐시 메모리에 저장되는 정보의 각 유닛은 제2 캐시 메모리에 저장되는 관련 정보 유닛으로의 포인터 및 인덱스를 포함한다. 제2 캐시에 저장되는 각 정보는, 제2 캐시 내의 특정 유닛과 관련된 제1 캐시의 유닛의 수와 상관없이 한번만 기억된다. 그러므로, 제1 캐시 메모리 내의 하나 이상의 정보 유닛이 제2 캐시 메모리 내의 동일한 정보 유닛과 관련되어도, 제2 캐시 메모리에 기억된 정보 유닛은 한번만 기억된다.

Description

컨택스트 데이터 검색을 위하여 링크된 캐시{LINKED CACHES FOR CONTEXT DATA SEARCH}
거의 모든 컴퓨터 시스템은 메모리 또는 기억 장치에 저장된 정보에 의존한다. 어떤 경우에는, 저장된 정보가 오퍼레이셔널 명령을 포함하며, 다른 어떤 경우에는 정보가 데이터이다. 그 어떤 경우에도, 메모리 또는 기억 장치로부터 정보를 복구하는데 요구되는 시간은 시스템 동작에 대한 제한 요인이 될 수 있다. 또한, 메모리 또는 기억 장치는 통상적으로 그 동작 속도에 의해 가격이 정해진다(고속 메모리 장치는 통상적으로 정보 기억 용량의 단위에 대해, 느린 기억 장치보다 더 고가이다). 따라서, 캐시 메모리의 사용은 메모리에 대한 비용을 실질적으로 증가시키지 않으면서 시스템 기억 장치 또는 메모리로부터 데이터 복구 속도를 증가시키는 통상적인 방법이 되어 왔다.
비교적 소형이고 고속인 메모리를 제공하고, 가장 빈번하게 또는 가장 최근에 사용된 정보를 이 메모리에 저장하는 캐시 메모리를 사용하기 위해서는, 메모리로부터 정보를 복구하는데 요구되는 평균 소요 시간을 감소시키는 것을 전제로 한다. 따라서 메모리로부터 정보가 요구될 때 캐시 컨트롤러는 정보가 존재하는지를 판단하기 위해 캐시를 검색한다. 만일 정보가 존재하면(이를 "캐시 히트(cache hit)"라고 한다), 정보는 고속 캐시 장치로부터 판독된다. 만일 정보가 캐시에 존재하지 않으면(이를 "캐시 미스(cache miss)"라고 한다), 정보는 메인 메모리로부터 판독되어야만 한다. 캐시 처리에 대한 한 가지 방법에 따르면, 캐시 미스가 발생하는 경우, 정보를 복구시키기 위한 그 다음의 시도를 위해 정보가 캐시로 로드된다. 그러나, 어떤 정보가 캐시로 로드되어야만 할 것인지를 결정하기 위한, 다수의 서로 다른 알고리즘이 공지되어 있다.
캐시 메모리는 그 속도로 인하여 비교적 고가이기 때문에, 캐시내의 메모리 공간은 가능한 한 가장 효율적으로 사용되는 고가치 제품이다. 캐시를 더 효율적으로 사용하면, 캐시가 더 소형화되면서 동일한 성능을 제공할 수 있다. 선택적으로, 고정된 크기의 캐시에 대해, 캐시를 더 효율적으로 사용하면, 더 많은 정보가 캐시 내에 기억되어 캐시 히트의 기회가 더 많아지기 때문에, 시스템이 메모리로부터 데이터를 복구하는 것이 더 고속화된다.
캐시는 광섬유 채널 시퀀스 및 교환 관리기(Fibre Channel Sequence and Exchange Manager)와 같은 통신 프로토콜 제어기에서 사용될 수 있다. 캐시는 입력되는 정보의 프레임과 관련된 컨택스트 정보를 저장하는데 사용된다. 더 상세하게는, 광섬유 채널 프로토콜에 따른 정보의 각 프레임은 장치 사이의 동일한 "대화(conversation)"("교환(Exchange)"이라고 한다)의 일부를 구성하는 정보의 다른 프레임과 관련된다. 각 프레임과 관련된 오버헤드 정보("교환 컨택스트(Exchange Context)"이라고 한다)는 프로토콜 관리 엔진으로 하여금 데이터의 전송 및 수신을 기록하고, 프레임을 재배열하며, 통신 링크의 관리에 있어서 프로토콜에 의해 요구되는 다른 처리를 수행하게 한다. 교환 컨택스트에 추가하여, 각각의 프레임은 통신 링크의 다른 단부에 있어서 장치와 관련된 특성을 식별하는 상태 정보와 관련되어 있는데, 이를 "원격 포트 컨택스트(Remote Port Context)"라고 한다. 통상적으로, 동일한 교환 내에서 각 프레임의 교환 컨택스트(Exchange Context)는 동일하다. 그러나, 상이한 교환의 프레임에 관련된 교환 컨택스트는 서로 다르다. 또한, 동일한 원격 포트(전송의 다른 단부에 있는 포트)로 전송되거나 그로부터 수신되는, 프레임의 원격 포트 컨택스트는 통상적으로 동일하다. 그러나, 다른 포트로 전송되거나 그로부터 수신되는 것은 고유의 원격 포트 컨택스트를 갖는다. 따라서, 서로 다른 교환과 관련되지만 동일한 원격 포트로부터 수신되는 2개의 프레임은, 동일한 원격 포트 컨택스트를 지니지만, 서로 다른 교환 컨택스트를 갖는다. 통상적으로, 각각의 수신된 프레임을 위한 컨택스트(즉, 원격 포트 컨택스트 및 교환 컨택스트 모두)는 메모리에 기억된 정보를 이용하여 어드레스되는 단일한 위치에 저장된다. 어떤 경우에는, 캐시가 사용된다. 캐시가 사용되면, 컨택스트는 정보가 현재 캐시에 존재하는지에 대하여 캐시로부터 검색된다. 캐시가 사용되지 않으면, 정보는 메모리로부터 검색된다. 캐시는 각각의 교환 컨택스트 및 원격 포트 컨택스트를 기억하기 위해 비교적 대형이어야 한다. 캐시 메모리의 비용 측면에서 캐시 메모리를 더 효율적으로 사용하는 것이 요망되기 때문에, 컨택스트 캐시에 컨택스트 정보를 기억하기 위한 더 효율적인 수단을 제공하는 것이 바람직하다. 본 발명은 이러한 수단을 제공한다.
본 발명은 컴퓨터 메모리에 정보를 기억시키는 방법 및 장치에 관한 것이며, 더 상세하게는 통신 링크 상에서 수신되는 데이터의 프레임과 관련된 컨택스트 정보를 컴퓨터 캐시에 효율적으로 기억시키는 방법 및 장치에 관한 것이다.
도 1은 본 발명의 일실시예에 대한 블록도이다.
도 2a 및 2b는 본 발명의 일실시예에 따른 프레임의 구성을 나타내는 레코드 구조를 나타낸다.
도 3은 본 발명의 일실시예를 설명하는 고레벨 플로우챠트이다.
도면에 있어서의 동일한 참조부호 및 표시는 동일한 구성요소를 나타낸다.
본 발명은, 관련 정보가 저장되어 있는 2개의 개별적인 캐시를 링크시키는 방법 및 장치를 제공한다. 본 발명에 있어서, 제1 캐시 메모리에 저장된 정보에 대한 각각의 유닛은 제2 캐시 메모리에 저장된 정보에 대한 하나의 유닛과 관련된다. 제1 캐시 메모리에 저장된 정보에 대한 각각의 유닛은 제2 캐시 메모리에 있어서 관련 정보 유닛에 대한 인덱스를 포함한다. 따라서, 캐시는 "링크(link)"되어 있다. 2개의 링크된 캐시를 사용하기 때문에, 제2 캐시에 저장된 정보에 용장성(redundancy)을 주는 시스템에서 캐시 메모리의 전체 용량은 감소한다. 이러한 시스템에서, 용장성은 제2 캐시에 저장된 몇몇 정보 유닛이 제1 캐시에 저장된 하나 이상의 정보 유닛과 관련되기 때문에 발생한다.
본 발명에 따르면, 제2 캐시에 저장된 각 정보 유닛은, 제2 캐시 내의 특정 유닛과 관련된, 제1 캐시의 유닛의 수와 상관없이 한번만 저장된다. 예컨대, 본 발명에 따른 정보의 블록은 제1 캐시 내에 저장되는 정보 유닛(예컨대, "교환 컨택스트") 및 제2 캐시 내에 기억되는 정보 유닛(예컨대, "포트 컨택스트")을 포함한다. 각각의 교환 컨택스트는 제2 캐시 내의 관련 포트 컨택스트에 대한 포인터 또는 인덱스("포트 컨택스트 인덱스(Port Context Index)")와 관련된다. 본 발명의 바람직한 실시예에서, 포트 컨택스트 인덱스는 교환 컨택스트 내에 들어있다. 그러므로, 하나 이상의 교환 컨택스트가 동일한 포트 컨택스트와 관련되어도, 관련 포트 컨택스트는 한번만 저장된다.
만일 요구 장치(requesting device)가 정보의 블록을 요구하면, 제1 캐시 컨트롤러는 교환 컨택스트가 제1 캐시에 존재하는지를 판단하기 위해 제1 캐시를 검색한다. 교환 컨택스트가 제1 캐시에 존재하지 않는다면, 제1 캐시 컨트롤러는, 마이크로컨트롤러가 메인 컨택스트 메모리 어레이("컨택스트 어레이")로부터 교환 컨택스트를 판독하도록 요구하기 위해 통합 제어 논리 장치(coordination control logic device)에 알린다. 컨택스트 어레이로부터 판독된 교환 컨택스트 정보는 제1 캐시에 저장된다. 본 발명에 따라, 제1 캐시에서의 포트 컨택스트 인덱스는 제2 캐시 컨트롤러가 제2 캐시 내의 관련 포트 컨택스트 정보로 향하게 하는데 이용된다. 즉, 포트 컨택스트 인덱스는 제1 캐시로부터 제2 캐시 컨트롤러로 전달된다. 그런 다음 제2 캐시 컨트롤러는 제1 캐시로부터 검색된 교환 컨택스트와 관련된 포트 컨택스트 정보의 위치 정하기를 시도한다. 만일 포트 컨택스트 정보가 발견되면, 포트 컨택스트 정보 및 교환 컨택스트 정보는 모두 요구 장치로 전송된다.
본 발명의 바람직한 실시예는 첨부된 도면 및 이하 상세한 설명에서 자세하게 설명한다. 본 발명에 대한 상세한 설명이 공지되면, 다양한 추가적인 변형 및 수정이 당업자에게 나타날 수 있음은 당연하다.
이하 설명을 통해 나타나는 바람직한 실시예는 본 발명을 한정하는 것이 아니며, 단지 예로써 고려되어야 한다.
도 1은 호스트 컴퓨터를 위한 광섬유 채널 통신 어댑터(100)의 컨택스트에 있어서 본 발명에 따른 블록도이다. 통신 어댑터(100)는 통신 어댑터(100)와 원격 장치(도시되지 않음) 사이의 광섬유 채널 링크 상에서 데이터의 프레임을 수신하고 전송한다. 본 발명이 통신 어댑터가 아닌 다른 장치에도 유용함을 당업자는 알 수 있을 것이다. 예컨대, 본 발명은, 정보의 제1 유닛이 그와 관련되는 정보의 제2 유닛과 함께 저장되어 있는 어떠한 시스템에서도 사용될 수 있다.
도 1에 도시된 본 발명의 실시예는 마이크로컨트롤러(101), 제1 캐시(103), 제1 캐시 컨트롤러(105), 제2 캐시(109), 제2 캐시 컨트롤러(111), 통합 컨트롤러(110), 및 프로토콜 관리 엔진(113)을 포함하며, 이 프로토콜 관리 엔진(113)은 데이터 프레임의 수신을 처리하는 수신 유닛(114)을 포함한다. 마이크로컨트롤러(101)는 통신 어댑터(100)에 최상의 지능을 제공한다. 메모리 장치(107)(예컨대, 통상적인 RMA, 자기 디스크 드라이브, 광디스크 드라이브, 플래시 RAM, 또는 기타 데이터를 저장하는 장치)는 마이크로컨트롤러(101)에 접속되어 있다. 메모리 장치(107)는 컨택스트 어레이(112)를 포함하는 것이 바람직하다. 컨택스트 어레이(112)는 제1 캐시(103) 또는 제2 캐시(109)와 관련된 정보의 유닛을포함한다.
제1 캐시(103)는 (예컨대, 공지의 "직접 맵핑-카피 백(direct mapped-copy back)" 알고리즘에 따라) 가장 최근에 요구되어진, 제1 캐시(103)와 관련된 정보의 유닛(예컨대, "교환 컨택스트")을 저장한다. 제2 캐시(109)는 제1 캐시(103)에 있어서, 적어도 하나의 대응하는 정보의 유닛과 관련된 정보 유닛(예컨대, "포트 컨택스트")을 저장한다.
도 1에 도시된 본 발명의 실시예에 따라, 제1 캐시 컨트롤러(105)는 최근에 수신되었거나 또는 전송될 데이터의 특정한 프레임과 관련된 교환 컨택스트에 대한 요구를 수신한다. 통합 컨트롤러(110)는 캐시로부터의 미스(예컨대, 캐시(103, 109)로부터 정보를 판독하는 것의 실패)가 적절하게 처리되고(아래에 상세하게 설명함), 정보가 2개의 캐시가 모두 히트(예컨대, 캐시(103, 109) 내에서의 정보의 발견)되는 경우에만 각각의 캐시(103, 109)로부터 출력되는 것을 보장한다. 제1 및 제2 캐시(103, 109)는, 외부 장치에 대하여 2개의 "링크된(linked)" 캐시(103, 109)로서, 단일한 위치에 교환 컨택스트 및 포트 컨택스트를 모두 저장하는 단일한 "가상(virtual)" 캐시로 나타나는 방식으로 동작한다.
본 발명의 일실시예에 따라, 제1 및 제2 캐시 컨트롤러(105, 111)는 단일 상태 머신으로서 구현된다. 제1 및 제2 캐시 컨트롤러(105, 111)는 연속하여 동작하는 것이 바람직하다. 즉, 제1 캐시 컨트롤러(105)가 요구된 교환 컨택스트를 발견한 후에만, 제2 캐시 컨트롤러(111)가 관련 포트 컨택스트를 검색하는 것을 개시한다. 바람직하게, 통합 컨트롤러(110)는 제2 상태 머신으로서 구현된다. 기록 경로컨트롤러(Write Path Controller)(115)는 제3 상태 머신으로서 구현되는 것이 바람직하다. 따라서, 캐시 컨트롤러(105, 111), 통합 컨트롤러(110), 및 기록 경로 컨트롤러(115)는 통신 어댑터(100) 내에서 각각의 개별적인 장치인 것이 바람직하다.
본 발명에 따른 일실시예의 동작 관계
다음으로 본 발명의 동작에 관하여, 이해를 돕기 위해 통신 어댑터의 컨택스트와 관련하여 설명한다. 즉, 통신 어댑터의 컨택스트와 관련하여 본 발명의 동작을 설명함으로써, 당업자는 본 발명의 장점을 더욱 잘 이해할 것이다. 그러나, 본 발명의 링크된 캐시가 폭넓은 범위의 사용에 매우 적합하다는 것을 이해해야 한다.
도 1에 도시된 통신 어댑터(100)에 따라서, 통신 어댑터(100)가 프레임을 수신하면, 프레임은 버스 신호 라인(117)을 통해, 프로토콜 관리 엔진(113)의 수신 유닛(114)에 의해 먼저 수신된다. 본 발명의 일실시예에 따라, 각 프레임은 도 2a 및 2b에 도시된 바와 같이, 구성되어 있다.
본 발명에 따라서, 각 수신된 프레임은 프레임 필드의 시작부(201), 프레임 헤더(202), 페이로드 필드(payload)(203), 순환 중복 필드(cyclic redundancy field)(204), 및 프레임 필드 종료부(205)를 포함한다. 프레임 헤더 필드(202)(도 2b에 상세히 도시됨)에는, 식별 정보가 몇개의 식별 필드에 존재한다. 이러한 2개의 필드는, 발생자 교환 식별(Originator Exchange Identification:OX_ID) 필드(210) 및 응답자 교환 식별(Responder Exchange Identification:RX_ID) 필드(212)이다. 이러한 2개의 필드(210,212) 중 하나는 프레임을 포함하는 특정 교환(예컨대, 2개의 장치 사이에 있어서 대화의 동일한 부분에 해당하는 데이터 프레임의 그룹)을 식별한다. 광섬유 채널 링크 상에서의 특정 교환에 관한 각 프레임은, 동일한 교환과 관련된 다른 각각의 프레임과 동일한 원격 포트에 결합되어야만 하기 때문에, 이하 설명하는 바와 같이, 식별 정보는 프레임이 전송되어 나오는 특정 원격 포트를 간접적으로 식별하는데 또한 이용된다.
프로토콜 관리 엔진(113)의 수신 유닛(114)은 수신된 프레임으로부터 식별 정보를 판독하고, 제1 캐시(103)내에 저장된 식별 정보과 관련된 포인터 또는 인덱스(예컨대, "교환 인덱스(Exchange Index)")를 전달한다. 수신된 프레임이 광섬유 채널 프레임인, 본 발명에 따른 적어도 하나의 바람직한 실시예에서, 식별 정보는 OX_ID 필드(210) 또는 RX_ID 필드(212)로부터, F_CTL 필드(214)내의 교환 발생자/응답자(Exchange Orginator/Reponder) 비트의 상태에 기초하여 판독된다. 적어도 하나의 실시예에서, 수신된 프레임으로부터 판독된 식별 정보는 교환 인덱스로서 직접 사용된다. 선택적인 실시예에서, 식별 정보는 수신 유닛(114), 프로토콜 관리 엔진(113), 또는 제1 캐시 컨트롤러(113)에 의해 교환 인덱스로 맵핑된다. 교환 인덱스는 신호 라인(119)를 통해 프로토콜 관리 엔진(113)에서 제1 캐시 컨트롤러(105)로 결합된다. 교환 인덱스의 수신에 응답하여, 제1 캐시 컨트롤러(105)는 통상적인 방식에 따라, 교환 인덱스에 의해 표시되는 대로 수신된 프레임과 관련된 교환 컨택스트를 발견하는 것을 시도한다.
본 발명에 따라, 각 교환 컨택스트는 제2 캐시로 향하는 관련 포인터 또는 인덱스(즉, "포트 컨택스트 인덱스(Port Context Index)")를 포함한다. 각각의 포트 컨택스트 인덱스(PCI)는 교환 컨택스트와 관련된 포트 컨택스트를 식별한다. 만일, 제1 캐시(103)에서 히트가 발생하면, PCI는 제1 캐시(103)로부터 신호 라인(121)을 통해 제2 캐시 컨트롤러(111)로 전송된다. 제2 캐시 컨트롤러(111)로의 PCI의 수신에 응답하여, 제2 캐시 컨트롤러(111)는 제2 캐시(109) 내의 PCI에 의해 식별된 포트 컨택스트를 발견하는 것을 시도한다. 만일 제2 캐시(109)에서 히트되면(즉, 2개의 캐시(103, 109) 모두는 프로토콜 관리 엔진(113)에 의해 요구된 정보를 포함함), 통합 컨트롤러(110)는 교환 컨택스트 및 포트 컨택스트가 출력되도록 한다. 더 상세하게는, 교환 컨택스트 및 포트 컨택스트는 신호 라인(123, 125)을 통해 각각 제어 통합 컨트롤러(110)로 바람직하게 결합된다. 통합 컨트롤러(110)는 프레임과 관련된 교환 컨택스트 및 포트 컨택스트를 신호 라인(127)을 통해 프로토콜 관리 엔진(113)으로 전송시킬 수 있다. 선택적인 실시예에서, 캐시 장치(103, 109)로부터의 직접적인 출력은 통합 컨트롤러(110)로부터의 신호에 의해 인에이블된다.
만일 제1 캐시(103)에서 미스되면, 제1 캐시 컨트롤러(105)는 미스가 발생하였음을 신호 라인(129)을 통해 통합 컨트롤러(110)에게 시그널링한다. 그에 대한 응답으로, 통합 컨트롤러(110)는 요구된 교환 컨택스트를 기억하는 제1 캐시(103)에서 사용할 수 있는 위치가 있는지를 판단한다. 만일 없다면, 통합 컨트롤러는 신호 라인(131)을 통해 메모리(107) 내의 컨택스트 어레이(112)로의 직접 메모리 액세스(direct memory access:DMA)를 이용하여, 캐시로부터의 교환 컨택스트를 컨택스트 어레이(112)로 세이브(save)하는 것이 바람직하다. 제1 캐시(103) 내에서 공간이 클리어되면, 통합 컨트롤러(110)는 프로토콜 관리 엔진(113)에 의해 수신된프레임과 관련된 교환 컨택스트를 판독하기 위하여, 신호 라인(131)을 통해 메모리(107) 내의 컨택스트 어레이(112)로부터 DMA 판독 동작을 수행하는 것이 바람직하다. 만일 프레임이 통신 어댑터(100)에 의해 수신된 첫번째 프레임이면, 통합 컨트롤러(110)는 컨택스트 어레이(112)에서 교환 컨택스트를 찾지 않는다. 그러므로, 통합 컨트롤러(110)는 신호 라인(133)을 통해 마이크로컨트롤러(101)를 인터럽트한다. 마이크로컨트롤러(101)는 차후에 수신될 교환에 대한 각각의 프레임과 관련될 교환 컨택스트에 대하여 협상한다. 교환 컨택스트에 대하여 협상하는 과정에서, 마이크로컨트롤러(101)는 어떤 장치가 교환에 대한 발생자인지를 나타낸다.
본 발명의 바람직한 실시예에 따라, 마이크로컨트롤러(101)는 교환 컨택스트의 일부로서 PCI를 할당한다. 프레임이 발생된 포트가 통신 어댑터(100)와 미리 통신하였다면, 포트 컨택스트는 이미 협상된 것이다. 따라서, 그 포트와 통신 어댑터(100) 사이에 이전에 사용된 것과 동일한 포트 컨택스트가 사용될 것이다. 그러므로, 프레임이 전송되어 온 포트와 관련된 PCI가 이미 있을 것이다. 만일 그 포트와 관련된 컨택스트 어레이 내에 저장된 포트 컨택스트가 없으면, 새로운 PCI가 생성된다.
마이크로컨트롤러(101)가 일단 교환에 대한 교환 컨택스트를 완료하면, 마이크로컨트롤러(101)는 컨택스트 어레이(112)에 교환 컨택스트를 저장하고, 제1 캐시(103)에 저장될 교환 컨택스트의 카피를 통합 컨트롤러(110)에 전송한다. 선택적으로, 마이크로컨트롤러(101)는 DMA 동작으로, 컨택스트 어레이(112)로부터 직접 교환 컨택스트를 판독하도록 통합 컨트롤러(110)를 시그널링한다. 그런 다음 통합컨트롤러(110)는 교환 컨택스트를 기록 경로 컨트롤러(115)에 인가한다. 기록 경로 컨트롤러(115)는 2개의 캐시(103, 109) 각각에 대한 입력을 제어하는 상태 머신이다. 기록 경로 컨트롤러(115)는 각 캐시(103, 109)로의 기록 동작에 우선 순위를 매긴다. 즉, 3개의 서로 다른 구성요소가 각각의 캐시(103, 109)로 기록할 수 있다. 통합 컨트롤러(110)는 각 캐시(103, 109)로의 기록에 대해 가장 높은 우선 순위를 갖는다. 프로토콜 관리 엔진(113)은 각 캐시(103, 109)로의 기록에 대해 그 다음 높은 우선 순위를 갖는다. 마이크로컨트롤러(101)는 각 캐시(103, 109)로의 기록에 대해 가장 낮은 우선 순위를 갖는다. 기록 경로 컨트롤러(115)는 캐시로 동시에 기록하려는 장치 중 더 높은 우선 순위를 갖는 장치가 있는지를 판단한다. 만일 더 높은 우선 순위를 갖는 장치가 있으면, 그 장치가 각 캐시(103, 109)로 먼저 기록하는 것이 허용된다. 통합 컨트롤러(110)가 가장 높은 우선 순위를 갖기 때문에, 다른 장치 중 하나가 이미 데이터를 제1 캐시(103)에 기록하지 않는 한, 통합 컨트롤러가 교환 컨택스트를 제1 캐시(103)로 지체없이 기록한다. 기록 경로 컨트롤러(115)는 캐시(103, 109)가 기록되는 것에 따라 통합 컨트롤러(110)가 신호 라인(132, 134)을 통해 기록하는 캐시(103, 109)로의 기록 스트로브를 활성화한다. 캐시로의 스트로브의 활성화는 기록 동작이 완료되었다는 승인으로서 신호 라인(135)을 통해 통합 컨트롤러(110)에 또한 결합된다.
그런 다음, 제1 캐시 컨트롤러(105)는 제1 캐시(103)로부터 교환 컨택스트를 다시 액세스하는 것을 시도한다. 제1 캐시(103)는 교환 컨택스트가 히트에 의해 이전에 발견된 것과 동일한 방식으로 교환 컨택스트에 포함된 PCI를 제2 캐시 컨트롤러(111)로 출력한다. 제1 캐시 컨트롤러(105)는 또한, 통합 컨트롤러(110)로의 캐시 히트를 시그널링한다. 따라서, 제2 캐시 컨트롤러(111)는 제2 캐시(109)에서, PCI와 관련된 포트 컨택스트를 발견하는 것을 시도한다.
만일 포트 컨택스트가 제2 캐시(109)에서 발견되지 않으면, 제2 캐시 컨트롤러(111)는 통합 컨트롤러(110)를 시그널링한다. 통합 컨트롤러(110)는, 컨택스트 어레이(112)로 제2 캐시(109)에 이미 존재하는 포트 컨택스트 중 하나의 DMA 기록을 수행함으로써 요구되는 포트 컨택스트에 대해서 어떠한 위치도 사용할 수 없다면, 제2 캐시(109)의 위치가 제2 캐시(109)에 존재하는 것을 보장한다. 통합 컨트롤러(110)는 컨택스트 어레이(112)내에서 포트 컨택스트를 발견하는 것을 시도한다. 만일 PCI가 포트 컨택스트와 현재 관련이 없으면(즉, 교환 컨택스트가 발생될때 이 프레임에 대해 PCI가 생성되었음), 통합 컨트롤러(110)는 마이크로프로세서(101)를 인터럽트한다. 마이크로컨트롤러(101)는 포트 컨택스트를 협상하고 PCI와 관련된 컨택스트 어레이(112)의 위치에 포트 컨택스트를 기억시킨다. 그런 다음 마이크로컨트롤러(101)는 제2 캐시(109) 내에 기억될 포트 컨택스트의 카피를 통합 컨트롤러(110)에 전송한다. 선택적으로, 컨택스트 어레이(112)로의 DMA 판독 동작을 수행하도록 통합 컨트롤러(110)를 시그널링하여 마이크로프로세서(101)는 포트 컨택스트를 다시 판독하는 것을 시도한다.
통합 컨트롤러(110)는 기록 경로 컨트롤러(115)를 통해 제2 캐시(109)로 포트 컨택스트를 기록한다. 그런 다음 제2 캐시 컨트롤러(111)는 포트 컨택스트를 다시 찾기 위해 통합 컨트롤러(110)에 의해 명령을 지시받는다. 제2 캐시컨트롤러(111)는 통합 컨트롤러(110)로의 히트를 시그널링한다. 통합 컨트롤러(110)가 2개의 캐시가 히트되었다는 표시를 수신하면, 교환 컨택스트 및 포트 컨택스트는 캐시(103, 109)로부터 통합 컨트롤러(110)를 통해 프로토콜 관리 엔진(113)으로 제공된다.
본 발명은 프레임이 통신 어댑터(100)로부터 원격 포트로 전송될 때 유사하게 동작한다. 프레임이 전송되면, 마이크로컨트롤러(101)는 교환 인덱스 및 PCI를 신호 라인(113)을 통해 프로토콜 관리 엔진(113)으로 전송한다. 응답으로, 프로토콜 관리 엔진(113)은 신호 라인(119)를 통해 표시 교환 컨택스트를 발견하기 위해 제1 캐시 컨트롤러(105)로 요구를 전송한다. 요구는 전송될 프레임의 일부분인 교환과 관련된 교환 인덱스를 포함한다. 만일 교환 인덱스에 의해 표시되는 교환 컨택스트가 제1 캐시(103)에 존재하지 않는다면, 동작은 이하 설명되는 바와 같이 진행된다. 즉, 통합 컨트롤러(110)는 컨택스트 어레이(112)로 DMA 동작을 수행한다. 통합 컨트롤러(110)는 기록 경로 컨트롤러(115)로 교환 컨택스트를 리턴한다. 기록 경로 컨트롤러(115)는 어떠한 요구도 이미 서비스되지 않았음을 보장한다. 기록 경로 컨트롤러(115)는 제1 캐시(103)로 교환 컨택스트를 기록한다. 제1 캐시 컨트롤러(115)는 다시 한번 교환 컨택스트를 찾는 것을 시도하도록 시그널링된다. 그런 다음 제1 캐시 컨트롤러는 통합 컨트롤러(110)로 히트를 시그널링하고, 제2 캐시 컨트롤러(111)에게 PCI를 제공한다.
만일 PCI와 관련된 포트 컨택스트가 제2 캐시(109)에 존재하지 않으면, 통합 컨트롤러(110)는 컨택스트 어레이(112)로의 DMA 판독을 수행한다. 포트 컨택스트가컨택스트 어레이(112)에 존재하지 않는다면, 마이크로컨트롤러(101)는 새로운 포트 컨택스트를 발생시킨다. 이 두 경우에, 포트 컨택스트는 통합 컨트롤러(110)에 제공되어, 제2 캐시(109)에 기억된다. 제2 캐시 컨트롤러(111)는 포트 컨택스트를 다시 찾는 것을 시도하고, 통합 컨트롤러(110)로 히트를 시그널링한다. 통합 컨트롤러(110)는 교환 컨택스트 및 포트 컨택스트 모두가 포로토콜 관리 엔진(113)에 제공될 수 있도록 한다.
도 3은 본 발명의 동작의 하이 레벨 흐름도이다. 먼저, 제1 캐시 컨트롤러(105)가 교환 컨택스트에 대한 요구를 수신한다(단계 301). 그런 다음, 제1 캐시 컨트롤러(105)가 제1 캐시(103)에서 교환 컨택스트를 찾는 것을 시도한다(단계 303). 만일 교환 컨택스트가 발견되면, PCI는 제1 캐시(103)로부터 제2 캐시 컨트롤러(111)로 전송된다(단계 305). 제2 캐시 컨트롤러(111)는 제2 캐시(109)에 관련 포트 컨택스트를 발견하는 것을 시도한다(단계 307). 만일 제2 캐시 컨트롤러(111)가 관련 포트 컨택스트를 발견하면, 통합 컨트롤러(110)가 시그널링되고 교환 컨택스트 및 포트 컨택스트가 모두 캐시(103, 109)로부터 출력된다(단계 309).
단계 303로 다시 돌아가서, 만일 교환 컨택스트가 발견되지 않으면, 캐시 컨트롤러는 컨택스트 어레이(112)로부터 교환 컨택스트를 판독하도록 통합 컨트롤러(110)를 시그널링한다(단계 311). 만일 교환 컨택스트가 컨택스트 어레이(112) 내에 존재하지 않으면, 마이크로컨트로러(101)는 인터럽트되고, 교환 컨택스트를 협상한다(단계 313). 교환 컨택스트는 컨택스트 어레이(112)에 기억된다(단계 315). 그런 다음 프로세스는 단계 311로 리턴하고, 통합 컨트롤러(110)는 컨택스트 어레이(112)로부터 교환 컨택스트를 판독하는 것을 다시 시도한다(단계 311). 이때에는, 교환 컨택스트가 존재할 것이다. 교환 컨택스트가 컨택스트 어레이(112) 내에서 발견될 때, 교환 컨택스트는 제1 캐시(103)에 기억된다(단계 315). 제1 캐시 컨트롤러(105)는 다시 한번, 제1 캐시(103)에서 교환 컨택스트를 찾는 것을 시도한다(단계 303). 이때에도, 교환 컨택스트가 발견될 것이다. 교환 컨택스트가 제1 캐시(103) 내에서 발견되면, 프로세스는 상기 설명한 바와 같이 계속된다.
단계 307에서, 포트 컨택스트가 제2 캐시(109)에 존재하지 않는다면, 통합 컨트롤러(110)는 시그널링되고, 컨택스트 어레이(112) 내에서 포트 컨택스트를 찾는 것을 시도한다(단계 317). 만일 포트 컨택스트가 컨택스트 어레이(112)에 존재하면, 포트 컨택스트는 제2 캐시(109)에 기억된다(단계 319). 만일 포트 컨택스트가 컨택스트 어레이(112)에 존재하지 않으면, 통합 컨트롤러(110)는 마이크로컨트롤러(101)를 인터럽트하여, 새로운 포트 컨택스트를 협상한다(단계 321). 그런 다음 포트 컨택스트는 제2 캐시(109)에 기억된다(단계 319). 포트 컨택스트가 제2 캐시(109) 내에 기억되면, 제2 캐시 컨트롤러(111)는 다시 한번 포트 컨택스트를 찾는 것을 시도한다(단계 307). 그런 다음 프로세스는 상기 설명된 바와 같이 계속된다.
교환 컨택스트 및 포트 컨택스트는 전송 및 수신 기능에 의해 이용된다. 그러나, 통신 어댑터에서 사용되는 것과 같은, 본 발명의 바람직한 실시예에 따라, 단일 교환 컨택스트 또는 포트 컨택스트는 수신 및 전송 동작을 위해 동시에 사용되지 않을 수 있다. 본 발명의 바람직한 실시예에서, 각 엔트리는 전송 로크 비트 및 수신 로크 비트를 모두 갖는다. 엔트리가 수신된 프레임과 관련하여 사용되면, 이 엔트리와 관련된 수신 로크 비트는 세트된다. 마찬가지로, 엔트리가 전송될 프레임과 관련하여 사용되면, 전송 로크 비트는 세트된다. 로크 비트가 세트되면, 관련 데이터는 컨택스트 어레이(112) 또는 캐시(103, 109)에서 변화되지 않을 수 있다. 이들 로크 비트의 사용에 의해, 컨택스트 어레이(112)에 기억된 정보와, 각각의 캐시(103, 109)에 유지되는 정보 사이에 일관성(coherency)이 유지된다. 본 발명에 따라, 포트 또는 교환과 관련된 컨택스트은, 컨택스트와 관련된 프레임의 처리 후에 프로토콜 관리 엔진(113)에 의해 갱신될 수 있다. 정보가 프로토콜 관리 엔진(113)에 의해 갱신될 것이라면, 갱신은 로크 비트 플래그가 리세트되기 전에 수행된다. 프로토콜 관리 엔진(113)으로부터의 갱신은 기록 경로 컨트롤러(115)에 컨택스트 갱신 정보를 제공함으로써 달성되는 것이 바람직하다. 기록 경로 컨트롤러(115)는 통합 컨트롤러(110)가 캐시(103, 109)로의 기록을 시도할 때와 동일한 일반적인 방식으로 동작한다. 즉, 기록 경로 컨트롤러(115)는 캐시(103, 109)에 기억될 정보를 상기 설명된 우선순위에 따라 소정의 캐시(103, 109)의 입력으로 경로 설정한다. 그런 다음 기록 경로 컨트롤러(115)는 캐시(103, 109)가 기록되는 것에 따라서, 신호 라인(132, 134) 상에서 기록 스트로브를 활성화한다.
또한, 시험 능력은 마이크로컨트롤러(101)가 캐시(103, 109)에 직접 기록할 수 있는데 이용가능한 것이 바람직하다. 이러한 기록 동작은 상기 설명된 것과 동일한 일반적인 방식으로 기록 경로 컨트롤러(115)를 통해 수행된다. 즉, 마이크로컨트롤러(101)는 기록될 정보를 기록 경로 컨트롤러(115)에 결합시킨다. 기록 경로 컨트롤러(115)는 어떤 다른 기록 동작이 계류 중이거나 처리 중인지를 판단한다. 만일 다른 기록 동작이 없으면, 기록 경로 컨트롤러(115)는 적절한 캐시(103, 109)에 기억될 정보를 경로 설정하고, 신호 라인(132) 또는 신호 라인(134) 상의 스트로브를 활성화한다.
마이크로컨트롤러(101)가 캐시(103, 109)로부터 판독하는 것을 시도한다면, 정보는 적절한 캐시 컨트롤러(105, 111)에 의해 검색되어야 한다. 통합 컨트롤러(110)는 이 정보를 마이크로컨트롤러(101)에 전송한다. 예컨대, 마이크로컨트롤러(101)는 제1 캐시 컨트롤러(105)를 통해 제1 캐시(103)로부터 교환 컨택스트를 요구할 수 있다. 이 정보는 마이크로컨트롤러(101) 메모리(107) 또는, 선택적으로 마이크로컨트롤러(101)의 레지스터로 정보를 세이브하는 통합 컨트롤러(110)에 제공된다.
당업자는, 캐시의 전체 사이즈가 관련된 정보를 기억하는 2개의 링크된 캐시를 사용함으로써 감소될 수 있어서, 하나 이상의 정보의 제1 유닛과 관련된 정보의 제2 유닛은 1회 이상 기억되지 않으며, 그에 따라 캐시의 크기가 감소되고, 캐시를 검색할 때 히트의 가능성을 증가시키는 본 발명의 주요한 장점을 알 수 있다.
본 발명의 다수의 실시예는 설명되었다. 그럼에도 불구하고, 당업자는 다양한 변형이 본 발명의 사상 및 범위를 벗어나지 않고 만들어질 수 있음을 이해한다. 예컨대, 캐시가 정보의 제2 유닛과 관련된 정보의 제1 유닛를 기억하는데 사용되는 어떤 시스템에서도 본 발명의 링크된 캐시가 사용될 수 있다. 예컨대, 주소가 캐시에 기억되는 데이터베이스에서, 거리 주소는 제2 캐시에 대한 인덱스와 함께 제1 캐시에 저장될 수 있고, 이 주소와 관련되는 도시, 주 및 우편 번호는 제2 캐시에 기억될 수 있다. 따라서, 어떤 장치도, 정보가 링크된 캐시로부터 판독되는 것을 요구하기 위해 링크된 캐시 및 통합 컨트롤러(110)에 결합될 수 있다.
본 발명의 제1 및 제2 캐시 컨트롤러와 통합 컨트롤러는 하드웨어 또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현할 경우, 본 발명은 더 고속이 되며, 광섬유 채널 통신 어댑터에 사용하기 위해 더 적절할 수 있다. 그러나, 속도가 중요하지 않은 다른 어플리케이션에 대해서는, 본 발명의 소프트웨어 구현이 적절하며, 더 바람직하다.
본 발명의 선택적인 실시예에서, 제1 및 제2 캐시 컨트롤러는 제1 캐시와 제2 캐시에 의해 공유되는 단일 컨트롤러로 구현될 수 있다. 또한, 제1 및 제2 캐시(103,109)는 동일한 메모리 장치에 대한 인접 부분으로 구현될 수 있다. 또한, 제1 및 제2 캐시는 제1 캐시로의 엔트리들이 연속적이지 않고, 제2 캐시로의 엔트리가 분산되도록 혼합될 수 있다. 실제로, 본 발명의 적어도 하나의 실시예에서, 제1 및 제2 캐시(103, 109)는 단일한 캐시로 하는 것을 고려할 수 있는데, 이때 각 교환 컨택스트 및 각 포트 컨택스트에 대해 캐시로의 분리된 엔트리를 지니고, 그 결과 각 교환 컨택스트 엔트리는 캐시의 분리된 위치에 기억된 관련 포트 컨택스트에 대한 PCI를 갖게 된다.
따라서, 본 발명은 설명하는 특정한 실시예에 의해 한정되지 않으며, 첨부된 청구범위에 의해서만 제한된다.

Claims (18)

  1. 관련 메모리 장치에 저장되고 제1 및 제2 서브세트로 이루어지는 정보 유닛을 저장하기 위한 링크된 캐시 메모리에 있어서,
    (a) 상기 정보의 제1 서브세트를 저장하는 제1 캐시 장치와;
    (b) 상기 정보의 제2 서브세트를 저장하는 제2 캐시 장치와;
    (c) 상기 제1 및 제2 캐시 장치에 결합되어,
    (1) 외부 장치로부터 제1 인덱스를 수신하고,
    (2) 상기 제1 인덱스와 관련된 정보의 제 1 유닛에 대해 제1 캐시 장치를 검색하고,
    (3) 상기 정보의 제1 유닛이 제1 캐시 장치 내에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 출력하고,
    (4) 정보의 제1 유닛 내에 들어있는 제2 인덱스를 제1 캐시 장치로부터 수신하고,
    (5) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하고,
    (6) 상기 정보의 제2 유닛이 제2 캐시 장치 내에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 캐시 컨트롤러와;
    (d) 상기 캐시 컨트롤러에 결합되어, 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하고, 이표시의 수신에 응답하여 정보의 제 1 및 제 2 유닛의 출력을 인에이블시키는 통합 컨트롤러와;
    (e) 상기 통합 컨트롤러와 제1 및 제2 캐시 장치에 결합되어, 다수의 소스 중 하나로부터 나오는 입력 신호를 제1 캐시 또는 제2 캐시의 입력에 결합시키고, 입력 신호에 의해 나타나는 입력 데이터가 캐시 장치에 기억되었음을 입력 신호의 소스에 표시하는 기록 경로 컨트롤러
    를 포함하는 것을 특징으로 하는 링크된 캐시 메모리.
  2. 제1항에 있어서, 상기 제1 및 제2 메모리 장치는 각각 관련 메모리 장치보다 짧은 판독 시간을 갖는 것을 특징으로 하는 링크된 캐시 메모리.
  3. 제1항에 있어서, 상기 기록 경로 컨트롤러는 추가로, 다수의 입력 소스가 동시에 캐시로 정보를 기록하고자 할 때 어떤 소스가 우선권을 갖는지를 판단하고, 가장 높은 우선권을 갖는 소스로부터의 입력 신호를 먼저 캐시 장치에 결합시키는 것을 특징으로 하는 링크된 캐시 메모리.
  4. 관련 메모리 장치에 저장되고 정보 유닛의 제1 및 제2 서브세트로 이루어지는 정보 유닛을 저장하기 위한 링크된 캐시 메모리에 있어서,
    (a) 상기 정보의 제1 서브세트를 저장하는 제1 캐시 장치와;
    (b) 상기 정보의 제2 서브세트를 저장하는 제2 캐시 장치와;
    (c) 상기 제1 및 제2 캐시 장치에 결합되어,
    (1) 외부 장치로부터 제1 인덱스를 수신하고,
    (2) 상기 제1 인덱스와 관련된 정보의 제 1 유닛에 대해 제1 캐시 장치를 검색하고,
    (3) 정보의 제1 유닛이 제1 캐시 장치 내에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 출력하고,
    (4) 정보의 제1 유닛 내에 들어있는 제2 인덱스를 제1 캐시 장치로부터 수신하고,
    (5) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하고,
    (6) 상기 정보의 제2 유닛이 제2 캐시 장치 내에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 캐시 컨트롤러와;
    (d) 상기 캐시 컨트롤러에 결합되어, 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하고, 이 표시의 수신에 응답하여 정보의 제 1 및 제 2 유닛의 출력을 인에이블시키며, 직접 메모리 액세스 동작을 수행하여 관련 메모리 장치로부터 정보를 판독할 수 있는 통합 컨트롤러
    를 포함하는 것을 특징으로 하는 링크된 캐시 메모리.
  5. 관련 메모리 장치에 저장되고 제1 및 제2 서브세트로 이루어지는 정보 유닛을 저장하기 위한 링크된 캐시 메모리에 있어서,
    (a) 상기 정보의 제1 서브세트를 저장하는 제1 캐시 장치와;
    (b) 상기 정보의 제2 서브세트를 저장하는 제2 캐시 장치와;
    (c) 상기 제1 및 제2 캐시 장치에 결합되어,
    (1) 외부 장치로부터 제1 인덱스를 수신하고,
    (2) 상기 제1 인덱스와 관련된 정보의 제 1 유닛에 대해 제1 캐시 장치를 검색하고,
    (3) 상기 정보의 제1 유닛이 제1 캐시 장치 내에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 출력하고,
    (4) 정보의 제1 유닛 내에 들어있는 제2 인덱스를 제1 캐시 장치로부터 수신하고,
    (5) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하고,
    (6) 상기 정보의 제2 유닛이 제2 캐시 장치 내에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 캐시 컨트롤러와;
    (d) 상기 캐시 컨트롤러에 결합되어, 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하고, 이 표시의 수신에 응답하여 정보의 제 1 및 제 2 유닛의 출력을 인에이블시키는 통합 컨트롤러와;
    (e)정보의 특정 유닛이 사용 중에 변경되는 것을 방지하기 위해 제1 및 제2캐시 장치에 로크를 거는 로크 수단
    을 포함하며, 상기 정보의 제1 유닛은 교환 컨택스트이고, 상기 정보의 제2 유닛은 포트 컨택스트이며, 교환 컨택스트 및 포트 컨택스트는 전송되거나 수신되는 데이터의 프레임과 관련되고, 상기 로크 수단은 포트 컨택스트 또는 교환 컨택스트가 수신된 프레임과 관련하여 사용될 때 수신 로크 비트를 활성화하는 것을 특징으로 하는 링크된 캐시 메모리.
  6. 관련 메모리 장치에 저장되고 제1 및 제2 서브세트로 이루어지는 정보 유닛을 저장하기 위한 링크된 캐시 메모리에 있어서,
    (a) 상기 정보의 제1 서브세트를 저장하는 제1 캐시 장치와;
    (b) 상기 정보의 제2 서브세트를 저장하는 제2 캐시 장치와;
    (c) 상기 제1 및 제2 캐시 장치에 결합되어,
    (1) 외부 장치로부터 제1 인덱스를 수신하고,
    (2) 상기 제1 인덱스와 관련된 정보의 제 1 유닛에 대해 제1 캐시 장치를 검색하고,
    (3) 상기 정보의 제1 유닛이 제1 캐시 장치 내에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 출력하고,
    (4) 정보의 제1 유닛 내에 들어있는 제2 인덱스를 제1 캐시 장치로부터 수신하고,
    (5) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하고,
    (6) 상기 정보의 제2 유닛이 제2 캐시 장치 내에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 캐시 컨트롤러와;
    (d) 상기 캐시 컨트롤러에 결합되어, 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하고, 이 표시의 수신에 응답하여 정보의 제 1 및 제 2 유닛의 출력을 인에이블시키는 통합 컨트롤러와;
    (e)정보의 특정 유닛이 사용 중에 변경되는 것을 방지하기 위해 제1 및 제2 캐시 장치에 로크를 거는 로크 수단
    을 포함하며, 상기 정보의 제1 유닛은 교환 컨택스트이고, 상기 정보의 제2 유닛은 포트 컨택스트이며, 교환 컨택스트 및 포트 컨택스트는 전송되거나 수신되는 데이터의 프레임과 관련되고, 상기 로크 수단은 포트 컨택스트 또는 교환 컨택스트가 전송된 프레임과 관련하여 사용될 때 전송 로크 비트를 활성화하는 것을 특징으로 하는 링크된 캐시 메모리.
  7. 호스트 내에 장착되고, 데이터의 프레임을 수신하고 전송하는 통신 어댑터에 있어서,
    (a) 교환 컨택스트 정보 및 포트 컨택스트 정보를 포함하는 컨택스트 데이터를 저장하는 메모리 장치와;
    (b) 상기 메모리 장치보다 짧은 판독 시간을 가지며, 교환 컨택스트 정보의서브세트를 저장하는 제1 캐시 장치와;
    (c) 상기 메모리 장치보다 짧은 판독 시간을 가지며, 포트 컨택스트 정보의 서브세트를 저장하는 제2 캐시 장치와;
    (d) 상기 제1 및 제2 캐시 장치에 결합되어,
    (1) 외부 장치로부터 제1 인덱스를 수신하고,
    (2) 상기 제1 인덱스와 관련된 교환 컨택스트에 대해 제1 캐시 장치를 검색하고,
    (3) 상기 제1 인덱스와 관련된 교환 컨택스트가 제1 캐시 장치 내에 현재 저장되어 있다면, 교환 컨택스트가 발견되었다는 제1 표시를 출력하고,
    (4) 교환 컨택스트 내에 들어있는 제2 인덱스를 제1 캐시 장치로부터 수신하고,
    (5) 상기 제2 인덱스와 관련된 포트 컨택스트에 대해 제2 캐시 장치를 검색하고,
    (6) 포트 컨택스트가 제2 캐시 장치 내에 존재한다면, 상기 제2 인덱스와 관련된 포트 컨택스트가 발견되었다는 제2 표시를 출력하는 캐시 컨트롤러와;
    (e) 상기 캐시 컨트롤러에 결합되어, 제1 및 제2 캐시 장치가 상기 제1 및 제2 인덱스와 관련된 교환 컨택스트 및 포트 컨택스트를 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하고, 상기 제1 및 제2 표시의 수신에 응답하여 교환 컨택스트 및 포트 컨택스트의 출력을 인에이블하는 통합 컨트롤러와;
    (f) 메모리 장치와 통합 컨트롤러에 결합되어, 상기 통합 컨트롤러로부터의요구의 수신에 따라 메모리 장치에 저장될 교환 컨택스트 및 포트 컨택스트 정보를 발생시키고, 상기 제1 및 제2 캐시 장치로 직접 기록하는 마이크로컨트롤러
    를 포함하는 것을 특징으로 하는 통신 어댑터.
  8. 제7항에 있어서, 통합 컨트롤러, 마이크로컨트롤러 및 캐시 컨트롤러에 결합되어,
    (a) 통신 링크 상에서 호스트로 전송되는 데이터의 프레임을 수신하고,
    (b) 상기 데이터의 프레임과 관련된 제1 인덱스를 판단하고,
    (c) 상기 캐시 컨트롤러로 제1 인덱스를 전달하고,
    (d) 상기 교환 컨택스트가 제1 캐시 장치에 존재하고, 상기 포트 컨택스트 정보가 제2 캐시 장치에 존재한다면, 제1 및 제2 인덱스와 관련된 교환 컨택스트 및 포트 컨택스트 정보를 수신하고,
    (e) 상기 수신된 데이터의 프레임을 처리하기 위해 교환 컨택스트 및 포트 컨택스트를 이용하는 프로토콜 관리 엔진
    을 추가로 포함하는 것을 특징으로 하는 통신 어댑터.
  9. 제7항에 있어서, 통합 컨트롤러, 마이크로컨트롤러 및 캐시 컨트롤러에 결합되어,
    (a) 호스트로부터 통신 링크 상으로 전송될 데이터를 프레임을 수신하고,
    (b) 상기 데이터의 프레임과 관련된 제1 인덱스를 수신하고,
    (c) 상기 제1 인덱스를 상기 캐시 컨트롤러에 전달하고,
    (d) 상기 교환 컨택스트가 제1 캐시 장치에 존재하고, 상기 포트 컨택스트 정보가 상기 제2 캐시에 존재한다면, 제1 및 제2 캐시 장치와 관련된 교환 컨택스트 및 포트 컨택스트 정보를 수신하고,
    (e) 전송될 데이터의 프레임를 처리하기 위해 상기 교환 컨택스트 및 포트 컨택스트를 이용하는 프로토콜 관리 엔진
    을 추가로 포함하는 것을 특징으로 하는 통신 어댑터.
  10. 제1항에 있어서,
    (a) 상기 제1 및 제2 캐시 장치로부터의 출력은 상기 통합 컨트롤러에 결합되고,
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛 및, 상기 제2 인덱스와 관련된 정보의 제2 유닛이 발견된다면, 제1 및 제2 캐시 장치로부터 각각 수신되며,
    (c) 상기 통합 컨트롤러는 상기 제1 및 제2 표시가 수신되는 경우에만, 정보의 제1 및 제2 유닛을 출력하는 것을 특징으로 하는 링크된 캐시 메모리.
  11. 제4항에 있어서,
    (a) 상기 제1 및 제2 캐시 장치로부터의 출력은 상기 통합 컨트롤러에 결합되고,
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛 및, 상기 제2 인덱스와 관련된 정보의 제2 유닛이 발견된다면, 제1 및 제2 캐시 장치로부터 각각 수신되며,
    (c) 상기 통합 컨트롤러는 상기 제1 및 제2 표시가 수신되는 경우에만, 정보의 제1 및 제2 유닛을 출력하는 것을 특징으로 하는 링크된 캐시 메모리.
  12. 제5항에 있어서,
    (a) 상기 제1 및 제2 캐시 장치로부터의 출력은 상기 통합 컨트롤러에 결합되고,
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛 및, 상기 제2 인덱스와 관련된 정보의 제2 유닛이 발견된다면, 제1 및 제2 캐시 장치로부터 각각 수신되며,
    (c) 상기 통합 컨트롤러는 상기 제1 및 제2 표시가 수신되는 경우에만, 정보의 제1 및 제2 유닛을 출력하는 것을 특징으로 하는 링크된 캐시 메모리.
  13. 제6항에 있어서,
    (a) 상기 제1 및 제2 캐시 장치로부터의 출력은 상기 통합 컨트롤러에 결합되고,
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛 및, 상기 제2 인덱스와 관련된 정보의 제2 유닛이 발견된다면, 제1 및 제2 캐시 장치로부터 각각 수신되며,
    (c) 상기 통합 컨트롤러는 상기 제1 및 제2 표시가 수신되는 경우에만, 정보의 제1 및 제2 유닛을 출력하는 것을 특징으로 하는 링크된 캐시 메모리.
  14. 제7항에 있어서,
    (a) 상기 제1 및 제2 캐시 장치로부터의 출력은 상기 통합 컨트롤러에 결합되고,
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛 및, 상기 제2 인덱스와 관련된 정보의 제2 유닛이 발견된다면, 제1 및 제2 캐시 장치로부터 각각 수신되며,
    (c) 상기 통합 컨트롤러는 상기 제1 및 제2 표시가 수신되는 경우에만, 정보의 제1 및 제2 유닛을 출력하는 것을 특징으로 하는 링크된 캐시 메모리.
  15. 제1 메모리 장치 및 제2 메모리 장치와 캐시 컨트롤러를 갖는 링크된 캐시 장치에 정보의 유닛을 저장시키고 검색하는 방법으로서, 상기 제1 및 제2 메모리 장치 각각은 관련 외부 메모리 장치에 저장되는 정보 유닛의 각 제1 및 제2 서브세트 내에 각각 저장되는 정보의 유닛을 지니는 방법에 있어서,
    (a) 외부 제어 장치로부터 제1 인덱스를 수신하는 단계와;
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛에 대해 제1 메모리를 검색하는 단계와;
    (c) 정보의 제1 유닛이 제1 캐시 장치에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 전달하는 단계와;
    (d) 상기 정보의 제1 유닛 내에 들어있는 제2 인덱스를 상기 제1 메모리 장치로부터 수신하는 단계와;
    (e) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하는 단계와;
    (f) 상기 정보의 제2 유닛이 제2 캐시 장치에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 단계와;
    (g) 만일 제1 인덱스와 관련된 정보의 제1 유닛이 제1 캐시 장치 내에 존재하지 않는다면,
    (1) 상기 관련 외부 메모리 장치로의 직접 메모리 액세스 동작을 수행하여 상기 제1 인덱스와 관련된 정보의 제1 유닛을 판독하고, 제1 캐시 장치에 이 정보의 제1 유닛을 저장하는 단계와,
    (2) 상기 제1 캐시 장치와 관련된 정보의 제1 유닛이 상기 제1 캐시 장치에 현재 존재한다는 제1 표시를 전달하는 단계와;
    (h) 만일 제2 인덱스와 관련된 정보의 제2 유닛이 제2 캐시 장치에 존재하지 않는다면,
    (1) 상기 관련 외부 메모리 장치로의 직접 메모리 액세스 동작을 수행하여, 제2 인덱스와 관련된 정보의 제2 유닛을 판독하고, 제2 캐시 장치에 이 정보의 제2 유닛을 저장하는 단계와,
    (2) 상기 제2 캐시 장치와 관련된 정보의 제2 유닛이 제2 캐시 장치에 현재 존재한다는 제2 표시를 전달하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  16. 제1 메모리 장치 및 제2 메모리 장치와 캐시 컨트롤러를 갖는 링크된 캐시장치에 정보의 유닛을 저장하고 검색하는 방법으로서, 상기 제1 및 제2 메모리 장치 각각은 관련 외부 메모리 장치에 저장되는 정보 유닛의 각 제1 및 제2 서브세트 내에 각각 저장되는 정보의 유닛을 갖는 방법에 있어서,
    (a) 외부 제어 장치로부터 제1 인덱스를 수신하는 단계와;
    (b) 상기 제1 인덱스와 관련된 정보의 제1 유닛에 대해 제1 메모리를 검색하는 단계와;
    (c) 정보의 제1 유닛이 제1 캐시 장치에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 전달하는 단계와;
    (d) 상기 정보의 제1 유닛 내에 들어있는 제2 인덱스를 상기 제1 메모리 장치로부터 수신하는 단계와;
    (e) 상기 제2 인덱스와 관련된 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하는 단계와;
    (f) 상기 정보의 제2 유닛이 제2 캐시 장치에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 단계와;
    (g) 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하는 단계와;
    (h) 상기 제1 및 제2 표시의 수신에 응답하여 상기 정보의 제1 및 제2 유닛의 출력을 인에이블 하는 단계와;
    (i) 상기 외부 메모리 장치로부터 정보를 판독하도록 직접 메모리 액세스 동작을 수행하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  17. 제1 및 제2 메모리 장치와 캐시 컨트롤러를 갖는 링크된 캐시 장치에 정보의 유닛을 저장하고 검색하는 방법으로서, 상기 제1 및 제2 메모리 장치 각각은 관련 외부 메모리 장치에 저장되는 정보 유닛의 각 제1 및 제2 서브세트 내에 각각 저장되는 정보의 유닛을 갖는 방법에 있어서,
    (a) 외부 제어 장치로부터 제1 인덱스를 수신하는 단계와;
    (b) 상기 제1 인덱스와 관련된, 교환 컨택스트인 정보의 제1 유닛에 대해 제1 메모리를 검색하는 단계와;
    (c) 정보의 제1 유닛이 제1 캐시 장치에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 전달하는 단계와;
    (d) 상기 정보의 제1 유닛 내에 들어있는 제2 인덱스를 상기 제1 메모리 장치로부터 수신하는 단계와;
    (e) 상기 제2 인덱스와 관련된, 포트 컨택스트인 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하는 단계와;
    (f) 상기 정보의 제2 유닛이 제2 캐시 장치에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 단계와;
    (g) 제1 및 제2 캐시 장치가 정보의 제1 및 제2 유닛을 발견했다는 제1 및 제2 표시를 상기 캐시 컨트롤러로부터 수신하는 단계와;
    (h) 상기 제1 및 제2 표시의 수신에 응답하여 상기 정보의 제1 및 제2 유닛의 출력을 인에이블하는 단계와;
    (i) 정보의 특정 유닛이 사용 중에 변경되는 것을 방지하기 위해 제1 및 제2 캐시 장치에 로크를 거는 단계와;
    (j) 전송되거나 또는 수신되는 데이터의 프레임에 교환 컨택스트 및 포트 컨택스트를 관련시키는 단계와;
    (k) 포트 컨택스트 또는 교환 컨택스트가 수신된 프레임과 관련하여 사용될 때 수신 로크 비트를 활성화하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  18. 제1 메모리 장치 및 제2 메모리 장치와 캐시 컨트롤러를 갖는 링크된 캐시 장치에 정보의 유닛을 저장하고 검색하는 방법으로서, 상기 제1 및 제2 메모리 장치 각각은 관련 외부 메모리 장치에 저장되는 정보 유닛의 각 제1 및 제2 서브세트 내에 각각 저장되는 정보의 유닛을 갖는 방법에 있어서,
    (a) 외부 제어 장치로부터 제1 인덱스를 수신하는 단계와;
    (b) 상기 제1 인덱스와 관련된, 교환 컨택스트인 정보의 제1 유닛에 대해 제1 메모리를 검색하는 단계와;
    (c) 정보의 제1 유닛이 제1 캐시 장치에 현재 저장되어 있다면, 정보의 제1 유닛이 발견되었다는 제1 표시를 전달하는 단계와;
    (d) 상기 정보의 제1 유닛 내에 들어있는 제2 인덱스를 상기 제1 메모리 장치로부터 수신하는 단계와;
    (e) 상기 제2 인덱스와 관련된, 포트 컨택스트인 정보의 제2 유닛에 대해 제2 캐시 장치를 검색하는 단계와;
    (f) 상기 정보의 제2 유닛이 제2 캐시 장치에 존재한다면, 정보의 제2 유닛이 발견되었다는 제2 표시를 출력하는 단계와;
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5678020A (en) * 1994-01-04 1997-10-14 Intel Corporation Memory subsystem wherein a single processor chip controls multiple cache memory chips
US6118776A (en) * 1997-02-18 2000-09-12 Vixel Corporation Methods and apparatus for fiber channel interconnection of private loop devices
US6185203B1 (en) 1997-02-18 2001-02-06 Vixel Corporation Fibre channel switching fabric
US5956723A (en) * 1997-03-21 1999-09-21 Lsi Logic Corporation Maintaining identifier information in a memory using unique identifiers as a linked list
US6356944B1 (en) * 1997-03-31 2002-03-12 Compaq Information Technologies Group, L.P. System and method for increasing write performance in a fibre channel environment
FR2761802B1 (fr) * 1997-04-08 1999-06-18 Sgs Thomson Microelectronics Ensemble de deux memoires sur un meme circuit integre monolithique
US6493825B1 (en) * 1998-06-29 2002-12-10 Emc Corporation Authentication of a host processor requesting service in a data processing network
US6243791B1 (en) * 1998-08-13 2001-06-05 Hewlett-Packard Company Method and architecture for data coherency in set-associative caches including heterogeneous cache sets having different characteristics
US6825848B1 (en) * 1999-09-17 2004-11-30 S3 Graphics Co., Ltd. Synchronized two-level graphics processing cache
US7475124B2 (en) * 2002-09-25 2009-01-06 Emc Corporation Network block services for client access of network-attached data storage in an IP network
US8244880B2 (en) * 2003-10-22 2012-08-14 International Business Machines Corporation Connection management method, system, and program product
WO2005050468A1 (en) * 2003-10-22 2005-06-02 International Business Machines Corporation Connection management method, system, and program product
US20080133836A1 (en) * 2006-11-30 2008-06-05 Magid Robert M Apparatus, system, and method for a defined multilevel cache
KR101259395B1 (ko) * 2011-05-24 2013-04-30 어보브반도체 주식회사 마이크로 컨트롤러 및 그의 동작방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4670839A (en) * 1982-09-27 1987-06-02 Data General Corporation Encachement apparatus using two caches each responsive to a key for simultaneously accessing and combining data therefrom
EP0463874A2 (en) * 1990-06-29 1992-01-02 Digital Equipment Corporation Cache arrangement for file system in digital data processing system
WO1994027222A1 (de) * 1993-05-10 1994-11-24 Jochen Liedtke Verfahren zum umsetzen einer virtuellen speicheradresse mit einer ersten länge in eine realadresse mit einer zweiten länge
EP0675443A1 (en) * 1994-03-30 1995-10-04 Digital Equipment Corporation Apparatus and method for accessing direct mapped cache

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