JPH11513156A

JPH11513156A - Ｓｒａｍキャッシュ用ワード幅選択

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Publication number: JPH11513156A
Application number: JP10501827A
Authority: JP
Inventors: パウロウスキー、ジョセフ・トーマス
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-06-13
Filing date: 1997-06-13
Publication date: 1999-11-09
Anticipated expiration: 2017-06-13
Also published as: EP1087296B1; AU3389697A; JP3569735B2; US6223253B1; KR20000034787A; EP0978041A1; WO1997048048A1; US20010023475A1; EP1087296A3; US5960453A; US6493799B2; EP1087296A2; KR100322366B1

Abstract

(57)【要約】同一のメモリ・アレイを使って８０ビット幅或は９６ビット幅のキャッシュＳＲＡＭの実現を可能にする論理。この論理の実現は、バス利用を最大にするように、タグとデータとを一つの順序ブロックの情報に併合することによって達成される。この論理は、８０ビット実施形態用の４サイクルから９６ビット実施形態用の３サイクルにバス・サイクルを削減する。

Description

【発明の詳細な説明】ＳＲＡＭキャッシュ用ワード幅選択発明の分野本発明は、一般的にはディジタル・コンピュータに関し、特にコンピュータ・メモリに関する。更に明確には本発明は、キャッシュメモリの論理実施形態に関する。発明の背景コンピュータ・システム、特にパーソナルコンピュータの性能は、コンピュータ・アーキテクチャー設計の急速な成長、特にコンピュータ・メモリの性能の急速な成長によって劇的に向上してきた。しかしながらコンピュータのプロセッサとメモリとは、この何年かを通じて同じペースの発達を辿ってこなかった。メモリは、プロセッサに十分な応答速度を提供できていない。プロセッサとメモリとの間の速度のギャップを減らすためにメモリ階層というコンセプトが導入された。メモリ階層は多数のメモリ・レベルとメモリ・サイズとメモリ速度とからなる。プロセッサの近く或は内部に配置されるメモリは、通常最も小さくて最も速いものであって、一般にキャッシュメモリと呼ばれる。キャッシュメモリはプロセッサの要求に応えるために高速であることが必要であり、したがって通常、これはスタティック型メモリ或はスタティック・ランダムアクセスメモリ（ＳＲＡＭ）で構成される。キャッシュメモリは、コンピュータメモリ階層の中で重要な役割を果たす。最も頻繁に再利用されるコンピュータ命令とデータとは、プロセッサがこれらの命令とデータとをより低速度のコンピュータ・メインメモリからアクセスするよりも遙かに速くアクセスできるという理由から、一時的にキャッシュメモリに記憶される。殆ど全てのキャッシュメモリは、ハードウエアによって管理され、キャッシュ動作が論理回路によって物理的に制御されることになる。キャッシュメモリの実施形態は、プロセッサのタイプが異なれば論理制御回路が異なるので、異なるタイプのプロセッサで同じではない。幾つかの実施形態では、プロセッサ−キャッシュ・インタフェースは、データ用の６４ビット・バスとタグ用の追加のバスとを使っている。このタグ・バス幅は変化するが、タグ・プラス・データ用の合計８０ビット幅の場合で公称１６ビットになっている。もしキャッシュ・ブロック（又はキャッシュ・ライン）のサイズがデータ・バス幅の４倍であれば、４バスサイクルごとのバスサイクルの内の３バスサイクルについてはタグ・バス上に有用な情報は現れず、したがってバスは効率的に使われない。データ・バスとタグ・バスを更に効率的に利用できるようにキャッシュＳＲＡＭを実現する論理が必要とされている。この論理は６４ビットのデータ・バスと１６ビット以上のタグ・バスとを実現できるが、この同じ論理は９６ビット・バスの実現にも使うことができる。発明の概要本発明は、マイクロプロセッサとキャッシュメモリとを含むコンピュータ・システム内で８０ビット幅或は９６ビット幅のＳＲＡＭの実現を可能にする選択論理を説明する。一実施例におけるこの論理は、８０ビット幅或は９６ビット幅のキャッシュＳＲＡＭの実現を可能にしている。この論理は、半幅を有する２個のＳＲＡＭ、即ち２個の４０ビット・キャッシュＳＲＡＭ或は４８ビット・キャッシュＳＲＡＭを実現するためにも使うことができる。本発明は、従来８０ビット・バスで達成されていたものよりも高い有用なデータ・スループット（処理量）を８０ビット・バス或は９６ビット・バス上で可能にしている。この論理の実現は、バス利用を最大にするようにタグと誤り検査訂正（ＥＣＣ）とデータとを一つの順序づけブロックの情報内に併合することによって達成される。この論理実現の重要な利点は、この論理が８０ビット・バスの場合ですべてのバスサイクル上で有用な情報を利用し、また９６ビット・バスの場合ではバスサイクルのサイクル数を４サイクルから３サイクルに削減するということである。図面の簡単な説明図１は、マイクロプロセッサと８０ビット或は９６ビットのキャッシュＳＲＡＭとを備える簡略化されたコンピュータ・システムのブロック図である。図２は、図１の８０ビット／９６ビット・キャッシュＳＲＡＭのブロック図である。図３は、９６ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。図４Ａ〜図４Ｄは、９６ビット実施形態の場合に初期アドレスがそれぞれ００、０１、１０、１１であるときの可能な出力ブロックの選択組合せである。図５Ａ〜図５Ｅは、本発明による９６ビット実施形態の場合の論理の各種組合せである。図６は、８０ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。図７Ａ〜図４Ｄは、８０ビット実施形態の場合の可能な出力ブロックの選択組合せである。図８Ａ〜図８Ｅは、本発明に従った８０ビット実施形態の場合の論理の各組合せである。図９Ａ〜図９Ｅは、本発明に従った８０ビット実施形態及び９６ビット実施形態の両方の場合の論理の各組合せである。好適実施例の説明好適実施例の下記の詳細な説明においては、本願の一部を構成し、本発明が実施され得る特定の実施例の例示目的のために示される添付の図面が参照される。これらの実施例は、当業者が本発明を実施できるように充分に詳細に説明されており、また本発明の精神と範囲から逸脱することなく、その他の実施例も利用可能であり且つ構造上の変更も可能であることは理解すべきである。したがって以下の詳細な説明は限定的な意味で解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって定義される。図１は、プロセッサ−キャッシュ・インタフェース１６０を介して８０ビット／９６ビット・キャッシュＳＲＡＭに接続されたマイクロプロセッサ１５０を備える簡略化されたコンピュータ・システムを示す。プロセッサ・キャッシュ・インタフェース１６０は、システム・クロック(ＣＬＫ)、アドレス・データ・ストローブ(ＡＤＳ＃)、読取り或は書込み要求(ＲＷ＃)、アドレス・バス、タグ・バス、並びに、データ・バスを含む。図２は、図１の８０ビット／９６ビット・キャッシュＳＲＡＭ１００のブロック図である。キャッシュＳＲＡＭ１００は、８０ビット〜９６ビットのデータ・バスをサポートすることができる。これらの８０ビット或は９６ビット動作は、データ順序づけ方式と、入力選択論理１０６、出力選択論理１０８の論理選択とによって実現される。入力論理１０６と出力論理１０８とは、論理的に同じである。データは、９６ビットの場合は３バスサイクルで、８０ビット・システムの場合は４バスサイクルで、データおよびタグのメモリ・アレイ１１０との間で転送される。バスサイクルの連鎖はバスサイクル・カウンタ１０２によって監視される。サイクル・カウンタ１０２は、ＡＤＳ＃がローのときスタートし、３カウント(９６ビット・システムの場合、サイクル１、サイクル２、サイクル３)、或は４カウント（８０ビット・システムの場合、サイクル１、サイクル２、サイクル３、サイクル４）の後にゼロにリセットして持続する。データは、それぞれ書込み動作或は読取り動作によってメモリ・アレイ１１０に書込まれ、或はそれから読取られる。図で、ＲＷ＃は読取り動作或は書込み動作が要求されていることを示しており、記号＃はこの記号がローであれば書込みを示す。アドレスは、メモリ・アレイ１１０内の“ｓｏｕｇｈ”メモリ位置を表す。データは、データ・ビットとタグ・ビットとの複合した集まりを表す。図３は、９６ビット実施形態の場合のメモリ・アレイから出力ブロックに転送すべきデータ用に利用可能なルートのブロック図である。この実施例は、４個の６４ビット長ワードＡ、Ｂ、Ｃ、Ｄと、タグ１とタグ２で示されるトータル３２ビットの２個のタグ・ワードとからなるメモリ・アレイ２１０の一部を示している。この実施例と他の実施例のタグは、状態、ＥＣＣ、タグなどといった追加情報を表す。４個の６４ビット長ワードの各々は４個の１６ビット・ワードに分割される。長ワードＡは、それぞれ１．１、１．２、１．３、１．４で示される４個の１６ビット・ワードを持っている。長ワードＢは、それぞれ２．１、２．２、２．３、２．４で示される４個の１６ビット・ワードを持っている。長ワードＣは、それぞれ３．１、３．２、３．３、３．４で示される４個の１６ビット・ワードを持っており、長ワードＤは、それぞれ４．１、４．２、４．３、４．４で示される４個の１６ビット・ワードを持っている。この実施例では、１．１はデータム１・ワード１を表し、１．２はデータム１・ワード２を表し、１．３はデータム１・ワード３を表す、等々である。ワードＡ、Ｂ、Ｃ、Ｄはこの順序で、プロセッサに対するデータ緊急性の順序を表す。緊急に順序づけされていると考えられる実際の物理アドレスは、既存の実施形態ではプロセッサによって異なり、またモジュラ４の線形バースト、モジュラ４のインタリーブ順序などを伴うことがある。典型的な線形アドレッシング・マイクロプロセッサ（例えばＰｏｗｅｒＰＣ或はＣｙｒｉｘＭ１）の場合、最適順序は、モジュラ４線形バーストである。この順序づけは、表Ａに示す。このタイプのプロセッサに関する他のいかなる順序づけも９６ビット動作を利用するように設計されたプロセッサの性能を最大にすることを妨げる。この理由は、データの１ブロック全体についての動作の途中では、そのブロック内のデータを利用する最も高い確率は初期アドレスに関して１００％であり、その後続のアドレスの各々については、それより小さいからである。この確率は、その前のアドレスに関してはさらに低い。したがって初期アドレスが０１であれば、その前のアドレス即ち００は、恐らく持つべき必要性が最も低く、したがってより低い優先度を持つべきである。故にＡ、Ｂ、Ｃ、Ｄは、ｘが「どれでも(ａｎｙ)」を表す２進形式で表現される下記の順序列を示すであろう。表Ａ：４エントリー・キャッシュ・ラインにおける線形バースト・データの順序づけ初期アドレスインタリーブ・バースト順序を必要とするプロセッサ（例えばＩｎｔｅｌＰｅｎｔｉｕｍ）に関しては、モジュラ４インタリーブ・バースト順序を使うことができる。この順序づけは、表Ｂに示す。表Ｂ：４エントリー・キャッシュ・ラインにおけるインタリーブ・バースト・データの順序づけ初期アドレス一実施例ではキャッシュ・ラインのデータ・ワードが転送される順序は、プログラム可能である。このような装置は、例えばインタリーブ・バースト・データと線形バースト・データの両方の順序づけを同一のキャッシュ装置で行うことを可能にする。他の実施例ではデータの順序づけは、プログラム或は実行中のプログラム（例えばメモリ内をある特定のストライドで動作しているプログラム）の特性を反映するように変更することができる。再び図３を参照すれば、データは複数の経路２２０からの論理選択によってメモリ・アレイ２１０から出力ブロック２３０に転送される。経路２２０は、３４ルートからなり、その内で６個のルート２２１〜２２６はそれぞれＯＢ１〜ＯＢ６で示される各々１６ビットの出力ブロック２３１〜２３６の出力ブロック２３０に接続されている。一つの出力ブロックは、出力バッファと任意選択的にデータ・レジスタ或はラッチとからなる。これら３４本の利用可能なルートの内の６本を使用可能にする論理は、下記に説明する。図４Ａ〜図４Ｄは、９６ビット実施形態の場合に初期アドレスがそれぞれ００、０１、１０、１１であるのときの可能な出力ブロックの選択組合せである。これらの図は明らかに、９６ビット・バスが単に３個のバスサイクルを使うだけで実現できることを示している。タグは最初のバスサイクル（サイクル１）に現れるだけで、サイクル２（サイクル２）とサイクル３（サイクル３）の期間中、データ転送用の入出力ラインを解放する。この順序づけは、キャッシュ・ラインのデータ・ワードを転送するために必要とされる論理を単純化して、利用可能でなければならない経路の数を削減する。これらの可能な出力ブロックの選択組合せを可能にする論理は、図５Ａ〜図５Ｅで述べる。図５Ａ〜図５Ｅは、９６ビット実施形態の場合の論理の各組合せである。この９６ビットの場合には単に３個のバスサイクルが必要であって、データ・トランザクションの順序はサイクル１、それからサイクル２、最後にサイクル３である。この実施例で、この論理は入力４１０と論理ゲート４２０と複数の出力４３０との組合せからなる。論理ゲート４２０は、複数の論理ＡＮＤゲートと複数の論理ＯＲゲートとからなる。この論理を駆動する入力４１０は、サイクル１、サイクル２、サイクル３とＡ０とＡ１とからなる。Ａ０とＡ１は、初期アドレスの２個の最下位ビットを表す。サイクル１、サイクル２、或はサイクル３はバスサイクル・カウンタ１０２によって決定される現行バスサイクルである。この論理からの出力４３０は出力ブロック２３０の内の適当なブロックＯＢ１〜ＯＢ６へのデータの転送を可能にする。出力４３０において利用可能な論理の詳細な組合せは、表１に示してある。この表で、ＯＢは出力ブロックを表し、ＩＡは初期アドレスの最下位２ビットを表し、タグ１とタグ２は状態、ＥＣＣ、タグなどといった追加の雑情報を表し、１．１は現行キャッシュ・ライン内のデータム１・ワード１を表し、１．２はデータム１・ワード１を表す、等々である。当業者は、９６ビット・バス実施形態に関する上記の説明が２個の４８ビット幅の装置を使って９６ビット幅の装置を実現するためにも使うことができることを直ちに理解するであろう。２個の４８ビット幅の装置に関する９６ビット実施形態は、すべての偶数ワードが一方の装置に、すべての奇数ワードが他方の装置にあるようにして実現されるであろう。例えばワード１．４、２．４、３．４、４．４、１．２、２．２、３．２、４．２（ｘ．４、ｘ．２）、ＯＢ６、ＯＢ４、ＯＢ２は一方の装置にあり、またワードｘ．３、ｘ．１、ＯＢ５、ＯＢ３、ＯＢ１は他方の装置に存在する。上述の論理は厳密には説明のように動作し、またこれらの装置は継ぎ目なしに一緒に動作し、ただ一つの設計が必要となる。この実施形態では２個の同等な装置が使われる。図６は、８０ビット実施形態の場合のメモリ・アレイから出力ブロックへのデータ転送に利用可能なルートのブロック図である。この実施例では、長ワードＡ、Ｂ、Ｃ、Ｄは９６ビット実施形態の場合の図３とメモリ・アレイ５１０の部分の同じ構造に配列されるが、タグ１、タグ２、タグ３、タグ４で示される最大４個のタグ・ワードを利用することができる。この実施例の出力ブロック５３０は、それぞれＯＢ１、ＯＢ３、ＯＢ４、ＯＢ５、ＯＢ６で示される５個の１６ビット出力ブロック５３１、５３３、５３４、５３５、５３６からなる。データは、複数の経路５２０からの論理選択によってメモリ・アレイ５１０から出力ブロック５３０へ転送される。経路５２０は、最大２０本のルートを含んでおり、その内の５本のルート５２１、５２３、５２４、５２５、５２６は出力ブロック５３０に接続されている。図７Ａ〜図７Ｄは、８０ビット実施形態の場合に初期アドレスがそれぞれ００、０１、１０、１１であるときの可能な出力ブロックの選択組合せである。これらの図は、データ転送には４個のバスサイクルが必要であることを示す。この場合、タグ情報或は有用な情報は、複数バスサイクル（サイクル１からサイクル４までの）毎に現れることになり、したがってこれはバスの効率的利用になる。この８０ビット実施形態では性能を最大にするために、タグ制限は１６ビットとなっている。更に多くのタグ・ビットが必要であれば、必要な追加ビットを収容するように８０ビットを拡張することは理に適うことであろう。例えばもし２０ビット・タグが必須であれば、これは８４ビット・バスを必要とすることになる。道理上、ＥＣＣのビットはタグのサイズとは無関係に１１ビットで十分である。これらの可能な出力ブロックの選択組合せを可能にする論理は、図８Ａ〜図８Ｅに示す。図８Ａ〜図８Ｅは、８０ビット実施形態の場合の論理の各組合せである。この８０ビットの場合には４個のバスサイクルが必要であり、データ・トランザクションの順序は、サイクル１、次にサイクル２、次にサイクル３、そして最後にサイクル４である。この実施例では論理は、入力７１０と論理ゲート７２０と複数の出力７３０との組合せからなる。論理ゲート７２０は、複数の論理ＡＮＤゲートと複数の論理ＯＲゲートとからなる。この論理を駆動する入力７１０は、サイクル１、サイクル２、サイクル３、サイクル４とＡ０とＡ１とからなる。Ａ０とＡ１は、初期アドレスの２個の最下位ビットを表す。サイクル１、サイクル２、或はサイクル３はバスサイクル・カウンタ１０２によって決定される現行バスサイクルである。この論理からの出力７３０は、出力ブロック５３０の内の適当なブロックへのデータの転送を可能にする。出力７３０において利用可能な論理の詳細な組合せは、表２に示す。この表で、ＯＢは出力ブロックを表し、ＩＡは初期アドレスの最下位２ビットを表し、タグ１とタグ２は状態、ＥＣＣ、タグなどといった追加の雑情報を表し、１.１は現行キャッシュ・ライン内のデータム１・ワード１を表し、１．２はデータム１・ワード２を表す、等々である。当業者は、上述の８０ビット幅の装置の実施形態が２個以上の装置を使ってメモリ装置内に８０ビット幅の装置を実現するためにも使うことができるこを直ちに理解するであろう。例えばもし８０ビット・バスが２個の装置に亘って分割される場合には、このような同等な二つの装置が８０ビット・バスの装置を含むようにＯＢ１を８ビットずつに２分割しなくてはならないであろう。こうして単に一つの装置タイプが必要となるだけであって、その装置は２度使われる。４装置の実施形態にも同じ原理が適用される。図３から図８Ｅまでの図示と説明から、８０ビット実施形態と９６ビット実施形態との間には、利用可能な経路と論理選択とに共通性があることは明らかである。図３（９６ビット実施形態の場合の利用可能なルート）と図６（８０ビット実施形態の場合の利用可能なルート）とを更に検討すれば、図６が図３のサブセットであるという結論を引き出すことができる。図５Ａ〜図５Ｅ（９６ビット実施形態の場合の論理）と図８Ａ〜図８Ｅ（８０ビット実施形態の場合の論理）と表１と表２も更に検討すれば、８０ビット実施形態と９６ビット実施形態の両方を同じメモリ・アレイから実現できるように論理に修正を加えることができる。こうして図３のルートのブロック図は、８０ビット実施形態と９６ビット実施形態の両方の場合に使うことができ、また両者の場合を実現するように修正された論理は、図９Ａ〜図９Ｅに示されている。図９Ａ〜図９Ｅは、本発明による８０ビット実施形態と９６ビット実施形態の両方の場合の論理の各組合せである。この実施例は、８０ビット実施形態と９６ビット実施形態との間の論理的差異を示し、またこの論理の各実施形態に共通である点と固有である点とを識別している。図９Ａ〜図９Ｅにおいて各図に共通な論理は、９６で示されている任意選択の論理と８０で示されている任意選択の論理とを除く全体の論理である。共通論理と任意選択の論理９６は、９６ビット実施形態の場合にのみアクティブである。共通論理と任意選択の論理８０は、８０ビット実施形態の場合にのみアクティブである。本発明の詳細な説明から８０ビット実施形態は、４つのバスサイクルによって実行され、有用な情報は各サイクル毎に存在し、したがってバス利用は更に効率的になる。９６ビット実施形態は４サイクルではなく単に３サイクルだけを必要とし、したがってデータ・トランザクション処理をスピードアップしている。これらの実施例で説明したブロック選択は、出力によっているが、入力順序づけは同じであって同一論理にしたがっていることも理解される。更に同じメモリ・アレイを使う８０ビット装置と９６ビット装置の実施形態が本発明で説明した論理によって得られることは明らかである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９８年６月１３日【補正内容】明細書ＳＲＡＭキャッシュ用ワード幅選択発明の分野本発明は、一般的にはディジタル・コンピュータに関し、特にコンピュータ・メモリに関する。更に明確には本発明は、キャッシュメモリの論理実施形態に関する。発明の背景コンピュータ・システム、特にパーソナルコンピュータの性能は、コンピュータ・アーキテクチャー設計の急速な成長、特にコンピュータ・メモリの性能の急速な成長によって劇的に向上してきた。しかしながらコンピュータのプロセッサとメモリとは、この何年かを通じて同じペースの発達を辿ってこなかった。メモリは、プロセッサに十分な応答速度を提供できていない。プロセッサとメモリとの間の速度のギャップを減らすためにメモリ階層というコンセプトが導入された。メモリ階層は多数のメモリ・レベルとメモリ・サイズとメモリ速度とからなる。プロセッサの近く或は内部に配置されるメモリは、通常最も小さくて最も速いものであって、一般にキャッシュメモリと呼ばれる。キャッシュメモリはプロセッサの要求に応えるために高速であることが必要であり、したがって通常、これはスタティック型メモリ或はスタティック・ランダムアクセスメモリ（ＳＲＡＭ）で構成される。そうしたメモリ階層は、１９９４年１月１８日に発行されたＯｓａｋｉ等（「Ｏｓａｋｉ」）の米国特許第５，２８９，５９８号に説明されている。キャッシュメモリは、コンピュータメモリ階層の中で重要な役割を果たす。最も頻繁に再利用されるコンピュータ命令とデータとは、プロセッサがこれらの命令とデータとをより低速度のコンピュータ・メインメモリからアクセスするよりも遙かに速くアクセスできるという理由から、一時的にキャッシュメモリに記憶される。殆ど全てのキャッシュメモリは、ハードウエアによって管理され、キャッシュ動作が論理回路によって物理的に制御されることになる。これら論理回路の設計はプロセッサのタイプ及びデータ・バス或は複数のデータ・バスの幅に従って異なる。例えば、Ｏｓａｋｉはデータをプロセッサ・バス及びシステム・バスの双方上に駆動できるコンピュータ・システムを説明している。プロセッサ・バスそし、それ故に、キャッシュメモリは３２ビット・ワードとして構成される。このシステム・バスは８ビット或は３２ビットのワードの何れかを取り扱うように構成されている。もしデータが８ビット・バス上に駆動されるのであれば、これらバイトの３つは中間のバッファ・レジスタ内に保存され、最後のバイトはバスに書き込まれる。残りのバイトの各々は順次駆動される。同様に、１９９５年４月１１日に発行されたＮｉｃｈｏｌｅｓの米国特許第５，４０６，５２５号は、ビットの８ビット・ストリング内にビットを選択的にアドレス指定する事によって異なるワード幅に対して構築可能な完全拡散されたＳＲＡＭを説明している。最後に、ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第３３冊、第８号、１月１日、１１８〜１２０頁、ＸＰ０００１０７０１５、「Ｆast ＴＴＬＢurst Ｃontroller for Ｍicroprocessor」は４バイトのキャッシュ・ライン内にデータをバースト充填する方法を説明している。キャッシュメモリの実施形態は、プロセッサのタイプが異なれば論理制御回路が異なるので、異なるタ請求の範囲１．メモリ・アレイ（１１０）と、前記キャッシュメモリをデータ・バスに接続するキャッシュ・インタフェース（１６０）と、前記キャッシュ・インタフェース及び前記メモリ・アレイの間でデータを転送するための、前記メモリ・アレイ及び前記キャッシュ・インタフェースの間に接続された入力／出力経路とを備えるキャッシュメモリであって、前記メモリ・アレイが、複数のタグ・ワードと、各長ワードが複数のワードを含んで第１、第２、第３、並びに第４長ワードを有する複数の長ワードとを含み、前記入力／出力経路（１０６）が、複数の共通入力選択論理と、第１及び第２の任意選択の入力選択論路を含む複数の任意選択入力選択論理とを有する入力選択論理（１０６）と、複数の共通出力選択論理と、第１及び第２の任意選択の出力選択論理を含む複数の任意選択出力選択論理を有する出力選択論理（１０８）と、前記入力選択論理及び前記出力選択論理に接続されて、前記第１及び第２の任意選択の入力選択論理と前記第１及び第２の任意選択の出力選択論理とを、サイクル・カウント及びデータ・バス幅の関数として制御するバスサイクル・カウンタ（１０２）とを含むことを特徴とするキャッシュメモリ。２．前記入力選択論理及び前記出力選択論理が論理的に同一である、請求項１に記載のキャッシュメモリ。３．前記入力及び出力選択出力論理が前記共通論理が常に動作中であるように動作し、前記第１の任意選択論理が前記キャッシュメモリが第１状態中であるときにのみ動作し、前記第１の任意選択論理が前記キャッシュメモリが第２状態中であるときにのみ動作する、請求項２に記載のキャッシュメモリ。４．前記第１及び第２の任意選択入力選択論理と前記第１及び第２の任意選択出力選択論理が、前記長ワードの初期アドレスの最下位２桁の関数として更に制御される、請求項３に記載のキャッシュメモリ。５．前記バスサイクル・カウンタが、前記データ・バスが９６ビット幅のデータ・バスであるときに第１、第２、並びに、第３のカウント・サイクルをカウントした後にゼロにリセットし、また前記サイクル・カウンタが、前記データ・バスが８０ビット幅のデータ・バスであるときに第１、第２、第３、並びに、第４のカウント・サイクルをカウントした後にゼロにリセットする、請求項４に記載のキャッシュメモリ・６．前記タグ・ワードの全てが、前記データ・バスが９６ビット幅データ・バスである時に前記第１バス・サイクルで転送され、前記タグ・ワードが、前記データ・バスが８０ビット幅データ・バスである時に２以上のバス・サイクルで存在する、請求項５に記載のキャッシュメモリ。７．前記入力及び出力選択論理が、３４本のデータ・ルート指定経路の内の６本までをイネーブルに為し、前記メモリ・アレイから関連出力ブロックまでデータを転送することを可能にする、請求項６に記載のキャッシュメモリ。８．前記入力選択論理及び前記出力選択論理が同一に構成されている、請求項７に記載のキャッシュメモリ。９．キャッシュメモリ（１００）を動作する方法であって、複数のバス・データ幅の間での選択のためにワード選択論理(１０６，１０８) を含むプロセッサ−キャッシュ・インタフェース（１６０）を提供する段階と、前記複数のバス・データ幅からバス・データ幅を選択する段階と、キャッシュ・ライン要求を受信する段階と、前記選択されたバス・データ幅内のデータをフォーマットする段階と、前記データ・バスの幅が９６ビットに等しい際に３つのバス・サイクルで前記データを完全に転送する段階を含む、前記データを前記プロセッサへ転送する段階と、の諸段階を含む方法。１０．前記転送する段階が、全てのタグ・ワードを第１サイクルで転送する段階を含む、請求項９に記載の方法。１１．プロセッサ（１５０）と、入力／出力経路及びメモリ・アレイ（１１０）を有するキャッシュメモリ（１００）と、前記プロセッサ及び前記キャッシュメモリの前記入力／出力経路の間に接続されたプロセッサ−キャッシュメモリ・インタフェース（１６０）とを備えるコンピュータ・システムであって、前記プロセッサ−キャッシュ・インタフェースが、複数のデータ・バス幅間での選択のためにデータ・バス及び選択論理（ＡＤＳ＃）を含み、前記メモリ・アレイ（１１０）が複数のキャッシュ・ライン及び複数のタグ・ワードのための記憶装置を含み、前記入力／出力経路が、複数の共通入力選択論理と、第１及び第２の任意選択の入力選択論路を含む複数の任意選択入力選択論理とを有する入力選択論理（１０６）と、複数の共通出力選択論理と、第１及び第２の任意選択の出力選択論理を含む複数の任意選択出力選択論理を有する出力選択論理（１０８）と、前記入力選択論理及び前記出力選択論理に接続されて、前記第１及び第２の任意選択の入力選択論理と前記第１及び第２の任意選択の出力選択論理とを、前記選択論理及び前記サイクル・カウントの関数として制御するバスサイクル・カウンタ（１０２）とを含むことを特徴するコンピュータ・システム。１２．前記キャッシュ・ラインが複数の長ワードを含み、該長ワードの各々が、前記Ｎビット・バスの最適利用を可能にする順序づけ方式によって、前記タグ・ワードと一緒に順序づけブロックの情報に併合される複数のワードを含む、請求項１１に記載のコンピュータ・システム。１３．前記出力選択論理が、前記ワードと前記タグ・ワードの前記順序づけブロックへの併合を為すように使用される複数のデータ・ルート指定経路を含む、請求項１２に記載のコンピュータ・システム。１４．前記選択論理が前記複数のデータ・ルート指定経路上における前記データのルート指定を論理的に制御する、請求項１３に記載のコンピュータ・システム。１５．前記入力選択論理及び出力選択論理が論理的に同一である、請求項１４に記載のコンピュータ・システム。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】１．プロセッサと、複数のキャッシュ・ラインと複数のタグ・ラインとを有するキャッシュメモリと、Ｎの範囲が６４から９６であるＮビットのデータ・バスを含む再構成可能なプロセッサ・キャッシュ・インタフェースとからなるコンピュータ・システム。２．前記Ｎビット・データ・バスは９６ビット幅のデータ・バスとして構成可能であり、前記キャッシュ・ラインの幅は前記データ・バスの幅の４倍であり、且つ前記プロセッサと前記キャッシュメモリとの間のデータ・トランザクションは３バスサイクル内で完了する請求項１に記載のコンピュータ・システム。３．前記Ｎビット・データ・バスは８０ビット幅のデータ・バスとして構成可能であり、前記キャッシュ・ラインの幅は前記データ・バスの幅の４倍であり、且つ前記プロセッサと前記キャッシュメモリとの間のデータ・トランザクションは３バスサイクル内で完了する請求項１に記載のコンピュータ・システム。４．前記キャッシュ・ラインは複数の長ワードからなり、前記タグ・ラインは複数のタグ・ワードからなり、前記長ワードの各々は前記Ｎビット・バスの最適利用を可能にする順序づけ方式によって、前記タグ・ワードと一緒に順序づけブロックの情報に併合される複数のワードからなる請求項２に記載のコンピュータ・システム。５．前記キャッシュメモリは更に、前記ワードと前記タグ・ワードの前記順序づけブロックへの併合を可能にする複数のデータ・ルート指定経路を含む請求項４に記載のコンピュータ・システム。６．前記キャッシュメモリは更に、入力選択論理と出力選択論理とを含み、これらは前記ワードとタグ・ワードが前記データ順序づけ方式によって前記順序づけブロックに正しく転送されるように前記データ・ルート指定経路上のデータのルート指定に対して論理的制御を与える請求項５に記載のコンピュータ・システム。７．前記入力選択論理と出力選択論理とが論理的に同一である請求項６に記載のコンピュータ・システム。８．前記キャッシュ・ラインは複数の長ワードからなり、前記タグ・ラインは複数のタグ・ワードからなり、各長ワードは前記Ｎビット・バスの最適利用を可能にする順序づけ方式によって、前記タグ・ワードと一緒に順序づけブロックの情報に併合される複数のワードからなる請求項３に記載のコンピュータ・システム。９．前記キャッシュメモリは更に、前記ワードと前記タグ・ワードの前記順序づけブロックへの併合を可能にする複数のデータ・ルート指定経路を含む請求項３に記載のコンピュータ・システム。１０．前記キャッシュメモリは更に、入力選択論理と出力選択論理とを含み、これらは前記ワードとタグ・ワードとが前記データ順序づけ方式によって前記順序づけブロックに正しく転送されるように前記データ・ルート指定経路上のデータのルート指定に対して論理的制御を与える請求項３に記載のコンピュータ・システム。１１．前記入力選択論理と出力選択論理とが論理的に同一である請求項３に記載のコンピュータ・システム。１２．複数のタグ・ワードと、各長ワードが複数のワードを含む第１、第２、第３、第４の長ワードを含む複数の長ワードとを有するメモリ・アレイと、データを保持するための前記メモリ・アレイに接続された複数の出力ブロックと、前記メモリ・アレイと前記出力ブロックとの間のデータ転送のための前記出力ブロックに接続された３４本の経路からなる複数のデータ・ルート指定経路と、前記出力ブロックに接続されたＮビット幅のデータ・バスを有するキャッシュ・インタフェースと複数の共通論理と、第１、第２の任意選択の論理を含む複数の任意選択の論理と、複数の入力および出力とを有する入力選択論理と、複数の共通論理と、第１、第２の任意選択の論理を含む複数の任意選択の論理と、複数の入力および出力とを有する出力選択論理と、Ｎビット幅のデータ・バスのカウント・サイクルのトラックを保持するために複数の順次カウント・サイクルを生成するバスサイクル・カウンターとからなるキャッシュメモリ。１３．前記入力選択論理と出力選択論理とが論理的に同一である請求項１２に記載のキャッシュメモリ。１４．前記入力選択論理と出力選択論理とは、前記共通論理が常に機能しており、前記第１の任意選択の論理はＮが８０であるときにのみ機能し、前記第２の任意選択の論理はＮが９６であるときにのみ機能するような仕方で動作する請求項１３に記載のキャッシュメモリ。１５．前記入力選択論理の入力と出力選択論理の出力とは前記サイクルカウンタの順次カウント・サイクルと前記長ワードの初期アドレスの最下位２桁とを含む請求項１４に記載のキャッシュメモリ。１６．前記バスサイクル・カウンタは前記Ｎビット・データ・バスが９６ビット幅のデータ・バスであるときには第１、第２、第３のカウント・サイクルをカウントした後にゼロにリセットし、また前記サイクル・カウンタは前記Ｎビット・データ・バスが８０ビット幅のデータ・バスであるときには第１、第２、第３、第４のカウント・サイクルをカウントした後にゼロにリセットする請求項１５に記載のキャッシュメモリ。１７．すべての前記タグ・ワードは前記Ｎビット・データ・バスが９６ビット幅のデータ・バスであるときには前記第１のバスサイクルで転送され、、また前記タグ・ワードは前記Ｎビット・データ・バスが８０ビット幅のデータ・バスであるときにはすべてのバスサイクルに存在する請求項１６に記載のキャッシュメモリ。１８．前記入力選択論理と出力選択論理は、３４本のデータ・ルート指定経路の内の最大６本までの経路が前記メモリ・アレイから関連出力ブロックへデータを転送するのを可能にする請求項１７に記載のキャッシュメモリ。１９．前記入力選択論理と出力選択論理とは同じ構成になっている請求項１８に記載のキャッシュメモリ。２０．コンピュータ・システム内でキャッシュメモリを動作させる方法であって、Ｎが６４と９６との間にあるＮビット・データ・バスとしてプロセッサ・キャッシュ・インタフェースを構成するステップと、複数の長ワードを持つようにキャッシュメモリを構成するステップと、緊急順序を生成するプロセッサに対する緊急順序にしたがう優先度によって前記キャッシュメモリ内のデータを順序づけるステップと、前記緊急順序にしたがう前記順序で前記データを検索するステップと、前記緊急順序にしたがう前記順序で前記データを論理的に選択するステップと、前記緊急順序にしたがう前記順序で前記データを出力するステップと、からなる前記キャッシュメモリを動作させる方法。２１．前記優先度は、当該優先度が初期アドレスについては第１の優先度であり、各後続のアドレスについては第２の優先度であり、前のアドレスについては第３の優先度であるように前記長ワードの前記初期アドレスに依存する請求項２０に記載の方法。２２．前記データの検索はＮビット・データ・バスが９６ビット幅のデータ・バスとして構成されているときには３バスサイクル内で達成される請求項２０に記載の方法。２３．前記データの検索はＮビット・データ・バスが８０ビット幅以上のデータ・バスとして構成されているときには４バスサイクル内で達成される請求項２０に記載の方法。２４．前記メモリ・アレイに対する前記データの入力と出力の論理選択は同じである請求項２０に記載の方法。