JPH10116253A - 同期動作を実行するマルチプロセス・システム - Google Patents

Abstract

(57)【要約】 【課題】 必要に応じて同期動作を使用して、１つまた
は複数の前の非同期動作をグローバルに実行する。 【解決手段】 コンピュータ・システム内のプロセッサ
が同期動作を受け取ると、ノード内のシステム・インタ
フェースが、未処理のコヒーレンシ活動が完了するまで
プロセッサからのその後のトランザクションを遅延させ
る。したがって、コンピュータ・システムは、非同期動
作を使用することができる。

Description

【発明の詳細な説明】

【０００１】関連特許出願の相互参照 本特許出願は、開示が引用によって本明細書に組み込ま
れた、下記の関連特許出願に関係するものである。 １．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｘｔｅｎｄｉｎｇＴｈｅ Ｃｏｈｅｒｅｎｃｅ Ｄ
ｏｍａｉｎ Ｂｅｙｏｎｄ Ａ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９０）。 ２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの「Ｍ
ｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｏｐｔｉｍｉ
ｚｉｎｇ Ｇｌｏｂａｌ Ｄａｔａ Ｒｅｐｌｉｅｓ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ９９１）。 ３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｐｒｏｖ
ｉｄｉｎｇ Ｓｈｏｒｔ Ｌａｔｅｎｃｙ Ｒｏｕｎｄ
−Ｒｏｂｉｎ Ａｒｂｉｔｒａｔｉｏｎ Ｆｏｒ Ａｃ
ｃｅｓｓ ＴｏＡ Ｓｈａｒｅｄ Ｒｅｓｏｕｒｃｅ」
（参照番号Ｐ９９２）。 ４．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｉｍ
ｐｌｅｍｅｎｔｉｎｇＳｎｏｏｐｉｎｇ Ｏｎ Ａ Ｓ
ｐｌｉｔ−Ｔｒａｎｓａｃｔｉｏｎ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９３）。 ５．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｓｐ
ｌｉｔ Ｔｒａｎｓａｃｔｉｏｎ Ｓｎｏｏｐｉｎｇ
Ｂｕｓ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ９８９）。 ６．本出願と同時出願されたＨｅｌｌｅｒ等の「Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｓｕｂｓｙｓｔｅｍ Ｆｏ
ｒ Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｗｉｔｈ Ａ Ｓｍａｌｌ Ｎｕ
ｍｂｅｒ ＯｆＰｒｏｃｅｓｓｏｒｓ Ｕｓｉｎｇ Ａ
Ｓｗｉｔｃｈｉｎｇ Ａｒｒａｎｇｅｍｅｎｔ Ｏｆ
Ｌｉｍｉｔｅｄ Ｄｅｇｒｅｅ」（参照番号Ｐ１６０
９）。 ７．本出願と同時出願されたＷａｄｅ等の「Ｓｙｓｔｅ
ｍ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｐｅｒｆｏｒｍｉ
ｎｇ Ｄｅａｄｌｏｃｋ Ｆｒｅｅ Ｍｅｓｓａｇｅ
Ｔｒａｎｓｆｅｒ Ｉｎ Ｃｙｃｌｉｃ Ｍｕｌｔｉ−
Ｈｏｐ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ Ｎｅｔｗ
ｏｒｋ」（参照番号Ｐ１５７２）． ８．本出願と同時出願されたＣａｓｓｉｄａｙ等の「Ｓ
ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｓｙｓｔｅｍ Ａｎｄ
Ｍｅｔｈｏｄ Ｆｏｒ Ｐｌｅｓｉｏｃｈｒｏｎｏｕ
ｓ Ｓｉｇｎａｌｉｎｇ」（参照符号Ｐ１５９３）。 ９．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ
ＳｙｓｔｅｍＣｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」
（参照番号Ｐ１５１９）。 １０．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｗｉｔｈ Ｌｉｍｉｔｅｄ Ｍｅｍｏｒｙ Ｆｏｒ
Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅ
ｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」（参照番号
Ｐ１５３０）。 １１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｈａｒｉｎｇ Ｄａｔａ Ｏｂｊｅｃｔｓ Ｉｎ
Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ
１４６３）。 １２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｄｉｒｅｃｔｏｒｙ−Ｌｅｓｓ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ Ｐｒｏｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｃｏ
ｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５３
１）。 １３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｐｒｏ
ｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈ
ａｒｅｄ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔ
ｅｍ」（参照番号Ｐ１５５０）。 １４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｕｂｓｔａｎｔｉａｌｌｙ Ｍｅｍｏｒｙ−Ｌｅ
ｓｓ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ」（参照番号Ｐ１５２９）。１５．本出願と
同時出願されたＨａｇｅｒｓｔｅｎの「Ａ Ｍｕｌｔｉ
ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｉｎｃｌｕｄｉ
ｎｇ Ａｎ ＥｎｈａｎｃｅｄＢｌｏｃｋｉｎｇ Ｍｅ
ｃｈａｎｉｓｍ Ｆｏｒ Ｒｅａｄ Ｔｏ Ｓｈａｒｅ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｉｎ Ａ ＮＵＭＡ Ｍ
ｏｄｅ」（参照番号Ｐ１７８６）。 １６．本出願と同時出願されたＧｕｚｏｖｓｋｉｙ等の
「ＥｎｃｏｄｉｎｇＭｅｔｈｏｄ Ｆｏｒ Ｄｉｒｅｃ
ｔｏｒｙ Ｓｔａｔｅ Ｉｎ ＣａｃｈｅＣｏｈｅｒｅ
ｎｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍ
ｏｒｙ Ｓｙｓｔｅｍ」（参照番号Ｐ１５２０）。 １７．本出願と同時出願されたＮｅｓｈｅｉｍ等の「Ｓ
ｏｆｔｗａｒｅ Ｕｓｅ Ｏｆ Ａｄｄｒｅｓｓ Ｔｒ
ａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ」（参照番号
Ｐ１５６０）。 １８．本出願と同時出願されたＬｏｗｅｎｓｔｅｉｎ等
の「Ｄｉｒｅｃｔｏｒｙ−Ｂａｓｅｄ， Ｓｈａｒｅｄ
−Ｍｅｍｏｒｙ， Ｓｃａｌｅａｂｌｅ Ｍｕｌｔｉｐ
ｒｏｃｅｓｓｏｒ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ
ＨａｖｉｎｇＤｅａｄｌｏｃｋ−ｆｒｅｅ Ｔｒａｎｓ
ａｃｔｉｏｎ Ｆｌｏｗ ＳａｎｓＦｌｏｗ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ１５６１）。 １９．本出願と同時出願されたＮｅｓｈｅｉｍの「Ｍａ
ｉｎｔａｉｎｉｎｇＡ Ｓｅｑｕｅｎｔｉａｌ Ｓｔｏ
ｒｅｄ Ｏｒｄｅｒ （ＳＳＯ） Ｉｎ ＡＮｏｎ−Ｓ
ＳＯ Ｍａｃｈｉｎｅ」（参照番号Ｐ１５６２）。 ２０．本出願と同時出願されたＷｏｎｇ−Ｃｈａｎの
「Ｎｏｄｅ Ｔｏ Ｎｏｄｅ Ｉｎｔｅｒｒｕｐｔ Ｍ
ｅｃｈａｎｉｓｍ Ｉｎ Ａ Ｍｕｌｔｉｐｒｏｃｅｓ
ｓｏｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５８７）。 ２１．１９９６年４月８日に出願された、「Ｄｅｔｅｒ
ｍｉｎｉｓｔｉｃ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍｕｌｔ
ｉｃａｃｈｅ Ｃｏｈｅｒｅｎｃｅ Ｐｒｏｔｏｃｏ
ｌ」と題するＨａｇｅｒｓｔｅｎ等の出願第０８／６３
０７０３号。 ２２．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＨａｇｅｒｓｔｅｎ等の出願第０
８／５７７２８３号。 ２３．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡ Ｃｏｍａ Ｃａｓｈｉｎｇ Ｓ
ｙｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ Ｆｏｒ Ｓｅｌ
ｅｃｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎ
ｇ Ｍｏｄｅｓ」と題するＷｏｏｄ等の出願第０８／５
７５７８７号。 ２４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｆｌｕｓｉｎｇ Ｏｆ Ｃａｃｈｅ Ｍｅｍｏｒｙ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１４１６）。 ２５．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＡｌｌｏｃａｔｉｏｎ Ｏｆ Ｃ
ａｃｈｅ Ｍｅｍｏｒｙ Ｓｐａｃｅ ＩｎＡ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５７６）。 ２６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＳｅｌｅｃｔｉｏｎ Ｏｆ Ｍｅ
ｍｏｒｙ Ｓｔｏｒａｇｅ Ｍｏｄｅｓ Ｉｎ Ａ Ｃ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１７２
６）。 ２７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｓｋｉｐ−ｌｅｖｅｌ Ｗｒｉｔｅ−ｔｈｒｏｕｇｈ
Ｉｎ Ａ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｍｅｍｏｒｙ
Ｏｆ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１７３６）。 ２８．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏｎｓ」
（参照番号Ｐ１５００）。 ２９．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｂｌｏｃｋ Ｃｏｐｙ Ｏｐｅｒａｔｉ
ｏｎｓ」（参照番号Ｐ１５１５）。 ３０．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ Ａｐｐａｒａｔｕｓ Ｆ
ｏｒ Ｏｐｔｉｍｉｚｉｎｇ Ｓｐｉｎ−Ｌｏｃｋ Ｏ
ｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１５２５）。 ３１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｄｅｔｅｃｔ ａｎｄ
Ｅｆｆｉｃｉｅｎｔｌｙ Ｐｒｏｖｉｄｅ ｆｏｒ
Ｍｉｇｒａｔｏｒｙ Ｄａｔａ Ａｃｃｅｓｓ Ｐａｔ
ｔｅｒｎｓ」（参照番号Ｐ１５５５）． ３２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｓｔｏｒｅ Ｃｏｈｅ
ｒｅｎｃｙ Ｓｔａｔｅ Ｗｉｔｈｉｎ Ｍｕｌｔｉｐ
ｌｅ Ｓｕｂｎｏｄｅｓ ｏｆ ａ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｎｏｄｅ」（参照番号Ｐ１５２７）。 ３３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｐｒ
ｅｆｅｔｃｈｉｎｇ Ｏｐｅｒａｔｉｏｎｓ」（参照番
号Ｐ１５７１）。 ３４．本出願と同時出願されたＨａ
ｇｅｒｓｔｅｎ等の「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉ
ｎｇ Ｓｙｓｔｅｍ Ｈａｖｉｎｇ Ｃｏｈｅｒｅｎｃ
ｙ−Ｒｅｌａｔｅｄ Ｅｒｒｏｒ Ｌｏｇｇｉｎｇ Ｃ
ａｐａｂｉｌｉｔｉｅｓ」（参照番号Ｐ１７１９）。 ３５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ Ｔｈｒｅｅ−Ｈｏｐ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ
１７８５）。 ３６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓｏ
ｆｔｗａｒｅ Ｉｎｉｔｉａｔｅｄ Ｐｒｅｆｅｔｃｈ
Ｏｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１７８７）。 ３７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｅｍｐｌｏｙｉｎｇ Ｌｏｃａｌ
ａｎｄ Ｇｌｏｂａｌ Ｓｐａｃｅｓ ａｎｄ Ｍｕ
ｌｔｉｐｌｅＡｃｃｅｅ Ｍｏｄｅｓ」（参照番号Ｐ１
７８４）。 ３８．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ ＣｏｈｅｒｅｎｃｙＰｒｏｔｏ
ｃｏｌ Ｉｎｃｌｕｄｉｎｇ Ａ Ｒｅｐｌｙ Ｃｏｕ
ｎｔ」（参照番号Ｐ１５７０）。

【０００２】

【発明の属する技術分野】本発明は、マルチプロセッサ
・コンピュータ・システムに関し、詳細には、マルチプ
ロセッサ・コンピュータ・システム内の同期動作に関す
る。

【０００３】

【従来の技術】多重処理コンピュータ・システムは、コ
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、同時に他の
プロセッサが、関係のないコンピューティング・タスク
を実行することができる。別法として、特定のコンピュ
ーティング・タスクの構成要素を複数のプロセッサ間で
分散し、コンピューティング・タスク全体を実行するの
に必要な時間を短縮することができる。一般的に言え
ば、プロセッサは、１つまたは複数のオペランドに対す
る演算を実行して結果を生成するように構成された装置
である。演算は、プロセッサによって実行される命令に
応答して実行される。

【０００４】市販の多重処理コンピュータ・システムで
広く使用されているアーキテクチャは、対称型マルチプ
ロセッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭ
Ｐコンピュータ・システムは、キャッシュ階層を通じて
共用バスに接続された複数のプロセッサを備える。共用
バスにはメモリも接続され、メモリはシステム内のプロ
セッサ間で共用される。メモリ内の特定のメモリ位置へ
のアクセスは、他の特定のメモリ位置へのアクセスと同
様な時間で行われる。メモリ内の各位置に一様にアクセ
スできるので、この構造はしばしば、一様なメモリ・ア
ーキテクチャ（ＵＭＡ）と呼ばれる。

【０００５】プロセッサは多くの場合、内部キャッシュ
と共に構成され、ＳＭＰコンピュータ・システム内のプ
ロセッサと共用バスとの間のキャッシュ階層には通常、
１つまたは複数のキャッシュが含まれる。特定のメイン
・メモリ・アドレスに存在するデータの複数のコピーを
これらのキャッシュに記憶することができる。特定のア
ドレスが所与の時間に１つのデータ値しか記憶しない共
用メモリ・モデルを維持するために、共用バス・コンピ
ュータ・システムはキャッシュ・コヒーレンシを採用す
る。一般的に言えば、特定のメモリ・アドレスに記憶さ
れているデータに対する演算の効果がキャッシュ階層内
のデータの各コピーに反映される場合、その演算はコヒ
ーレントである。たとえば、特定のメモリ・アドレスに
記憶されているデータを更新したときには、前のデータ
のコピーを記憶しているキャッシュにその更新を供給す
ることができる。別法として、特定のメモリ・アドレス
へのその後のアクセスによって、更新済みコピーがメイ
ン・メモリから転送されるように、前のデータのコピー
をキャッシュ内で無効化することができる。共用バス・
システムの場合、通常、スヌープ・バス・プロトコルが
使用される。共用バス上で実行される各コヒーレント・
トランザクションは、キャッシュ内のデータと突き合わ
せて調べられる（あるいは「スヌープ」される）。影響
を受けるデータのコピーが見つかった場合、コヒーレン
ト・トランザクションに応答して、そのデータを含むキ
ャッシュ・ラインの状態を更新することができる。

【０００６】残念なことに、共用バス・アーキテクチャ
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅を利用
できる（たとえば、バスを介して転送できるバイト数／
秒）。バスに追加プロセッサを取り付けると、プロセッ
サにデータおよび命令を供給するのに必要な帯域幅がピ
ーク・バス帯域幅を超えることがある。いくつかのプロ
セッサが使用可能なバス帯域幅を待たなければならない
ので、プロセッサの帯域幅要件が使用可能なバス帯域幅
を超えるとコンピュータ・システムの性能が影響を受け
る。

【０００７】また、共用バスにより多くのプロセッサを
追加するとバスに対する容量負荷が増大し、場合によっ
てはバスの物理長が増加する。容量負荷が増大しバス長
が延びると、バスを横切って信号が伝搬する際の遅延が
長くなる。伝搬遅延が長くなるので、トランザクション
の実行時間が長くなる。したがって、より多くのプロセ
ッサを追加するほど、バスのピーク帯域幅が減少する。

【０００８】これらの問題は、プロセッサの動作周波数
および性能が引き続き向上していることによってさらに
深刻化する。より高い周波数およびより高度なプロセッ
サ・マイクロアーキテクチャによって性能が向上するの
で、帯域幅要件は、プロセッサの数が同じであっても前
のプロセッサ世代より高くなる。したがって、前に多重
処理コンピュータ・システムに十分な帯域幅を与えたバ
スが、より高性能のプロセッサを使用する同様なコンピ
ュータ・システムには不十分であることがある。

【０００９】多重処理コンピュータ・システム用の他の
構造は、分散共用メモリ・アーキテクチャである。分散
共用メモリ・アーキテクチャは、内部にプロセッサおよ
びメモリが存在する複数のノードを含む。複数のノード
は、その間の結合されたネットワークを介して通信す
る。全体的に考えると、複数のノード内に含まれるメモ
リは、コンピュータ・システムの共用メモリを形成す
る。通常、ディレクトリを使用して、どのノードが特定
のアドレスに対応するデータのキャッシュ・コピーを有
するかが識別される。ディレクトリを調べることによっ
てコヒーレンシ活動を生成することができる。

【００１０】分散共用メモリ・システムは、スケーリン
グ可能であり、共用バス・アーキテクチャの制限を解消
する。多くのプロセッサ・アクセスはノード内で完了す
るので、通常、ノードがネットワーク上で有する帯域幅
要件は、共用バス・アーキテクチャが共用バス上で与え
なければならない帯域幅要件よりもずっと低い。ノード
は、高いクロック周波数および帯域幅で動作し、必要に
応じてネットワークにアクセスすることができる。ノー
ドのローカル帯域幅に影響を与えずにネットワークに追
加ノードを追加することができる。その代わり、ネット
ワーク帯域幅のみが影響を受ける。

【００１１】

【発明が解決しようとする課題】分散共用メモリ・アー
キテクチャは通常、メモリ・アクセサ（たとえば、プロ
セッサ）によるローカル・ノード内のメモリへのアクセ
スが迅速であり、リモート・ノード内のメモリへのアク
セスがかなり低速であることを特徴とする。残念なこと
に、リモート・ノード内のメモリにアクセスするプロセ
ッサの性能は、そのメモリへのアクセスが低速であるた
めに低下する恐れがある。多くの場合、プロセッサは低
速のアクセスが完了するのを待って停止する。できるだ
け性能低下を軽減するために、コンピュータ・システム
ではしばしば非同期動作が定義される。非同期動作と
は、動作自体が完了する前の実行中のある点で、動作自
体を開始したプロセッサを解放する動作である。プロセ
ッサは、コンピュータ・システムの残りの部分がその非
同期動作を完了する間に他の動作を継続することができ
る。具体的には、非同期動作は、「グローバルに実行さ
れる」動作の前（すなわち、その非同期動作に応答して
開始されたコヒーレンシ活動が完了する前）にプロセッ
サを解放することが多い。

【００１２】たとえば、書込み動作は、コヒーレンシ活
動を実行する前に、書き込むべきデータをプロセッサか
ら転送し、影響を受けるコヒーレンシ単位への書込み許
可を得ることによって非同期的に実行することができ
る。この書込みは完了していないが、データがプロセッ
サから転送されているので、プロセッサは他の動作を継
続することができる。他の場合よりも早く、書込み動作
によって消費されるプロセッサ資源を解放することによ
って、性能が向上する。

【００１３】場合によっては、プロセッサ上で実行中の
プログラムが、前にプロセッサによって開始された非同
期動作が完了したことを判定する必要がある。たとえ
ば、一連の非同期書込み動作の後に、それらの動作が完
了したことを示すフラグをセットすることができる。フ
ラグをセットする前に、プログラムは、一連の動作が完
了した（あるいは、少なくともグローバルに実行され
た）ことを検証する必要がある。したがって、分散共用
メモリ・コンピュータ・システムで同期を実行する機構
が必要である。

【００１４】

【課題を解決するための手段】前述の問題は主として、
本発明による同期動作を使用するコンピュータ・システ
ムによって解決される。コンピュータ・システム内のプ
ロセッサが同期動作を実行するとき、ノード内のシステ
ム・インタフェースは、未処理のコヒーレンシ活動が完
了するまでプロセッサからのその後のトランザクション
を遅延させる。コンピュータ・システムは非同期動作を
使用できるので有利である。同期動作を必要に応じて使
用して、１つまたは複数の前の非同期動作をグローバル
に完了させることができる。

【００１５】一実施形態では、同期動作はシステム・イ
ンタフェース内の待ち行列内に配置される。同期動作
は、待ち行列の先頭に達したときに、システム・インタ
フェース内で開始することができる。システム・インタ
フェースはさらに、それぞれ、異なるトランザクション
に関するコヒーレンシ活動を並行して処理することがで
きる、複数の制御装置を備える要求エージェントを含
む。さらに、システム・インタフェースは、各制御装置
ごとにビットを記憶する同期制御ベクトル・レジスタを
含む。システム・インタフェース内の同期動作の開始時
に、コヒーレンシ活動を実行中の制御装置（すなわち、
アイドル状態でない制御装置）に対応するビットがセッ
トされ、それに対して他のビットはクリアされる。各制
御装置がアイドル状態に戻ると、対応するビットもクリ
アされる。同期制御ベクトル・レジスタ内のすべてのビ
ットがクリアされた後、同期動作が開始されたときに未
処理であったコヒーレンシ活動が完了する。次いで同期
動作と、その同期動作を開始したプロセッサからのその
同期動作の後に続くトランザクションを完了することが
できる。

【００１６】本発明は、プロセッサと要求エージェント
とを備える処理ノードを企図するものである。プロセッ
サは、同期コマンドを実行するように構成される。要求
エージェントは、プロセッサから同期コマンドを受け取
るように結合され、同期コマンドを受け取ったときに同
期動作を実行するように構成される。

【００１７】本発明はさらに、同期を実行する方法を企
図するものである。同期動作は、処理ノード内のプロセ
ッサで実行される。同期動作は、処理ノード内の要求エ
ージェントで受け取られる。同期動作を受け取る前に要
求エージェントによって開始されたコヒーレンシ活動は
完了する。それに続いて、処理ノード内で同期動作が再
発行され、それによって同期動作が完了する。

【００１８】本発明はさらに、同期方法を企図するもの
である。少なくとも１つの非同期動作が実行される。非
同期動作に続いてシステム・レベル同期動作が実行され
る。次いで、システム・レベル同期動作に続いてプロセ
ッサ・レベル同期動作が実行される。

【００１９】本発明は、第１の処理ノードと第２の処理
ノードとを備えるコンピュータ・システムも企図するも
のである。第１の処理ノードは、要求エージェントと少
なくとも１つのプロセッサとを含む。要求エージェント
は、プロセッサによって実行されたトランザクションに
応答してコヒーレンシ要求を実行するように構成され
る。第２の処理ノードは、コヒーレンシ要求に応答して
コヒーレンシ応答を実行するように構成されたスレーブ
・エージェントを含む。また、要求エージェントは、第
１の処理ノード内で実行された同期動作を受け取ったと
きに、未処理のコヒーレンシ要求に対するコヒーレンシ
応答を要求エージェントから受け取るまで、プロセッサ
によって実行されたトランザクションに対する追加コヒ
ーレンシ要求を抑制するように構成される。

【００２０】本発明の他の目的および利点は、下記の詳
細な説明を読み添付の図面を参照したときに明らかにな
ろう。

【００２１】本発明では様々な修正形態および変更形態
が可能であるが、本発明の特定の実施形態が、一例とし
て図示され、本明細書に詳しく記載されている。しか
し、図面および詳細な説明が、開示した特定の形態に本
発明を制限するものではなく、本発明が、添付の特許請
求の範囲で定義した本発明の趣旨および範囲内のすべて
の修正形態、等価物、変更形態をカバーするものである
ことを理解されたい。

【００２２】

【発明の実施の形態】次に、図１を参照すると、多重処
理コンピュータ・システム１０の一実施形態のブロック
図が示されている。コンピュータ・システム１０は、ポ
イント・ツー・ポイント・ネットワーク１４によって相
互接続された複数のＳＭＰノード１２Ａないし１２Ｄを
含む。本明細書で特定の参照符号とその後に続く文字で
参照された要素は、集合的に参照符号のみで参照する。
たとえば、ＳＭＰノード１２Ａないし１２Ｄを集合的に
ＳＭＰノード１２と呼ぶ。図の実施形態では、各ＳＭＰ
ノード１２は、複数のプロセッサと、外部キャッシュ
と、ＳＭＰバスと、メモリと、システム・インタフェー
スとを含む。たとえば、ＳＭＰノード１２Ａは、プロセ
ッサ１６Ａないし１６Ｂを含む複数のプロセッサと共に
構成される。プロセッサ１６は外部キャッシュ１８に接
続され、外部キャッシュ１８はさらにＳＭＰバス２０に
結合される。また、メモリ２２およびシステム・インタ
フェース２４はＳＭＰバス２０に結合される。さらに、
ＳＭＰバス２０に１つまたは複数の入出力（Ｉ／Ｏ）イ
ンタフェース２６を結合することができる。入出力イン
タフェース２６は、シリアル・ポートおよびパラレル・
ポート、ディスク・ドライブ、モデム、プリンタなどの
周辺装置とのインタフェースをとるために使用される。
他のＳＭＰノード１２Ｂないし１２Ｄを同様に構成する
ことができる。

【００２３】一般的に言えば、コンピュータ・システム
１０は、プロセッサ１６によって開始された同期動作を
実行するように構成される。同期動作は、ＳＭＰバス２
０上に特定のコード化を有するコマンドとしてブロード
キャストされ、システム・インタフェース２４によって
受け取られる。システム・インタフェース２４は、同期
動作の前に実行される開始側プロセッサからの他のトラ
ンザクションが開始されたときに内部で同期を開始す
る。システム・インタフェース２４は、内部で同期動作
が開始すると、すでに開始されている要求を監視する。
すでに開始されている要求がそれぞれ完了する（すなわ
ち、グローバルに実行される）と、同期動作がＳＭＰバ
ス２０上で再発行され完了する。同期動作を実行するプ
ロセッサ１６から発行されたトランザクションが、同期
動作が再発行される前に完了するので有利である。それ
によって、プロセッサ１６は同期動作の前に開始された
トランザクション（非同期トランザクションを含む）が
完了したことを知る。

【００２４】一実施形態では、同期動作は、特殊コード
化書込みストリーム・トランザクションを含む。特殊コ
ード化は、書込みストリーム・トランザクションに関し
てプロセッサ１６によって与えられるアドレスの最上位
ビット内に含まれる。書込みトランザクションは、シス
テム・インタフェース２４内の待ち行列に入れられ、書
込みトランザクションが待ち行列の先頭に到達したとき
にシステム・インタフェース２４によって内部で開始さ
れる。トランザクションは、ＳＭＰバス２０上に与えら
れる順に待ち行列から削除され、したがって、書込みト
ランザクションの前に与えられたトランザクションは、
書込みトランザクションが待ち行列の頭部に到着すると
きには開始されている。システム・インタフェース２４
は、コヒーレンシ活動を開始し、完了するための複数の
独立制御装置を備えることができる。各制御装置は、Ｓ
ＭＰバス２０からのそれぞれの異なるトランザクション
に応答してコヒーレンシ活動を並行して実行することが
できる。システム・インタフェース２４は、同期動作が
内部で開始されるときにアクティブである（すなわち、
アイドル状態ではない）制御装置を観測する。各制御装
置は、アイドル状態に戻ると、同期動作を完了する前に
アイドル状態に戻らなければならない制御装置のリスト
から削除される。観測中の各制御装置がアイドル状態に
戻った後に、ＳＭＰバス２０上で同期動作を再発行する
ことができる。それによって、同期が完了する。

【００２５】本明細書では、同期動作の語は、（非同期
動作を含め）すでに開始されている動作の完了を確認す
る動作を指す。

【００２６】前述の実施形態では、開始側プロセッサか
ら発行されたトランザクションだけでなく、同期動作の
前に開始されたすべてのトランザクションの同期がとら
れることに留意されたい。このように、プロセッサ１６
は、ノード内の他のプロセッサによって実行されるトラ
ンザクションのために同期動作を実行することができ
る。そのような機能を利用するプログラムは、プロセッ
サ間でメッセージを転送し、同期をいつ行うかを判定す
ることができる。

【００２７】一般的に言えば、メモリ動作とは、データ
を送信元から宛先へ転送させる動作である。送信元また
は宛先、あるいはその両方は、開始側内の記憶位置で
も、あるいはメモリ内の記憶位置でもよい。送信元また
は宛先は、メモリ内の記憶位置であるとき、メモリ動作
と共に搬送されるアドレスを介して指定される。メモリ
動作は、読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外側の送信元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の送信元から開始側の外側の宛先
へ転送される。図１に示したコンピュータ・システムで
は、メモリ動作は、ＳＭＰバス２０上の１つまたは複数
のトランザクションと、ネットワーク１４上の１つまた
は複数のコヒーレンシ動作を含むことができる。

【００２８】アーキテクチャの概要 各ＳＭＰノード１２は基本的に、メモリ２２を共用メモ
リとして有するＳＭＰシステムである。プロセッサ１６
は、高性能プロセッサである。一実施形態では、各プロ
セッサ１６は、ＳＰＡＲＣプロセッサ・アーキテクチャ
のバージョン９に適合するＳＰＡＲＣプロセッサであ
る。しかし、プロセッサ１６が任意のプロセッサ・アー
キテクチャを使用できることに留意されたい。

【００２９】通常、プロセッサ１６は、内部命令キャッ
シュと内部データ・キャッシュとを有する。したがっ
て、外部キャッシュ１８はＬ２キャッシュと呼ばれる
（レベル２を表す。内部キャッシュはレベル１キャッシ
ュである）。プロセッサ１６が内部キャッシュと共に構
成されていない場合、外部キャッシュ１８はレベル１キ
ャッシュである。「レベル」の語が、特定のキャッシュ
がプロセッサ１６内の処理コアにどのくらい近接してい
るかを識別するために使用されることに留意されたい。
レベル１は、処理コアに最も近く、レベル２は２番目に
近く、以下同様である。外部キャッシュ１８は、それに
結合されたプロセッサ１６から頻繁にアクセスされるメ
モリ・アドレスに迅速にアクセスする。外部キャッシュ
１８が様々な特定のキャッシュ構成として構成できるこ
とに留意されたい。たとえば、外部キャッシュ１８によ
ってセットアソシエーティブ構成またはダイレクトマッ
ピング構成を使用することができる。

【００３０】ＳＭＰバス２０は、プロセッサ１６（キャ
ッシュ１８を通じた通信）とメモリ２２とシステム・イ
ンタフェース２４と入出力インタフェース２６との間の
通信に適応する。一実施形態では、ＳＭＰバス２０は、
アドレス・バスとそれに関連する制御信号、ならびにデ
ータ・バスとそれに関連する制御信号を含む。アドレス
・バスとデータ・バスが別々のものなので、ＳＭＰバス
２０上で分割トランザクション・バス・プロトコルを使
用することができる。一般的に言えば、分割トランザク
ション・バス・プロトコルは、アドレス・バス上で行わ
れるトランザクションが、データ・バス上で行われる並
行トランザクションとは異なるプロトコルである。アド
レスとデータを使用するトランザクションは、アドレス
・バス上でアドレスおよび関連する制御情報が搬送され
るアドレス・フェーズと、データ・バス上でデータが搬
送されるデータ・フェーズとを含む。特定のアドレス・
フェーズに対応するデータ・フェーズの前に、他のトラ
ンザクションに関する追加アドレス・フェーズまたは追
加データ・フェーズ、あるいはその両方を開始すること
ができる。アドレス・フェーズと対応するデータ・フェ
ーズは、多数の方法で相関付けることができる。たとえ
ば、データ・トランザクションをアドレス・トランザク
ションと同じ順序で行うことができる。別法として、ト
ランザクションのアドレス・フェーズとデータ・フェー
ズを固有のタグを介して識別することができる。

【００３１】メモリ２２は、プロセッサ１６によって使
用されるデータおよび命令コードを記憶するように構成
される。メモリ２２は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を備えることが好ましい。た
だし、任意のタイプのメモリを使用することができる。
メモリ２２は、他のＳＭＰノード１２内の図示した同様
なメモリと共に、分散共用メモリ・システムを形成す
る。分散共用メモリのアドレス空間の各アドレスは、そ
のアドレスのホーム・ノードと呼ばれる特定のノードに
割り当てられる。ホーム・ノードとは異なるノード内の
プロセッサは、ホーム・ノードのアドレスにあるデータ
にアクセスし、場合によってはデータをキャッシュする
ことができる。したがって、ＳＭＰノード１２どうしの
間と、特定のＳＭＰノード１２Ａないし１２Ｄ内のプロ
セッサ１６とキャッシュ１８との間に、コヒーレンシが
維持される。システム・インタフェース２４はノード間
コヒーレンシを与え、それに対してＳＭＰバス２０上の
スヌーピングはノード内コヒーレンシを与える。

【００３２】システム・インタフェース２４は、ノード
間コヒーレンシを維持するだけでなく、他のＳＭＰノー
ド１２との間のデータ転送を必要とするＳＭＰバス２０
上のアドレスを検出する。システム・インタフェース２
４は、転送を実行し、トランザクションのための対応す
るデータをＳＭＰバス２０上に与える。図の実施形態で
は、システム・インタフェース２４はポイント・ツー・
ポイント・ネットワーク１４に結合される。しかし、代
替実施形態では他のネットワークを使用できることに留
意されたい。ポイント・ツー・ポイント・ネットワーク
では、ネットワーク上の各ノード間に個別の接続が存在
する。特定のノードは、専用リンクを介して第２のノー
ドと直接通信する。特定のノードは、第３のノードと通
信するときは、第２のノードと通信するために使用した
リンクとは異なるリンクを使用する。

【００３３】図１では４つのＳＭＰノード１２が示され
ているが、任意の数のノードを使用するコンピュータ・
システム１０の実施形態が企図されることに留意された
い。

【００３４】図２ＡおよびＢは、コンピュータ・システ
ム１０の一実施形態によってサポートされる分散メモリ
・アーキテクチャの概念図である。具体的には、図２
Ａ、Ｂは、図１の各ＳＭＰノード１２がデータをキャッ
シュしメモリ・アクセスを実行する代替方法を示す。コ
ンピュータ・システム１０がそのようなアクセスをサポ
ートする方法に関する詳細については、下記で詳しく説
明する。

【００３５】次に、図２Ａを参照すると、コンピュータ
・システム１０の一実施形態によってサポートされる第
１のメモリ・アーキテクチャ３０を示す論理図が示され
ている。アーキテクチャ３０は、複数のプロセッサ３２
Ａないし３２Ｄと、複数のキャッシュ３４Ａないし３４
Ｄと、複数のメモリ３６Ａないし３６Ｄと、相互接続ネ
ットワーク３８とを含む。複数のメモリ３６は分散共用
メモリを形成する。アドレス空間内の各アドレスは、１
つのメモリ３６内の位置に対応する。

【００３６】アーキテクチャ３０は非一様メモリ・アー
キテクチャ（ＮＵＭＡ）である。ＮＵＭＡアーキテクチ
ャでは、第１のメモリ・アドレスにアクセスするのに必
要な時間の長さが、第２のメモリ・アドレスにアクセス
するのに必要な時間の長さと大幅に異なることがある。
アクセス時間は、アクセスの開始側と、アクセスされた
データを記憶しているメモリ３６Ａないし３６Ｄの位置
に依存する。たとえば、プロセッサ３２Ａが、メモリ３
６Ａに記憶されている第１のメモリ・アドレスにアクセ
スする場合、このアクセス時間は、メモリ３６Ｂないし
３６Ｄのうちの１つに記憶されている第２のメモリ・ア
ドレスへのアクセスのアクセス時間よりもずっと短い。
すなわち、プロセッサ３２Ａによるメモリ３６Ａへのア
クセスはローカルに（たとえば、ネットワーク３８上で
の転送なしに）完了することができ、それに対してメモ
リ３６Ｂへのプロセッサ３２Ａアクセスはネットワーク
３８を介して実行される。通常、ネットワーク３８を通
じたアクセスは、ローカル・メモリ内で完了するアクセ
スよりも低速である。たとえば、ローカル・アクセスは
数百ナノ秒で完了することができ、それに対してネット
ワークを介したアクセスは数マイクロ秒を占有する可能
性がある。

【００３７】リモート・ノードに記憶されているアドレ
スに対応するデータは任意のキャッシュ３４にキャッシ
ュすることができる。しかし、キャッシュ３４がそのよ
うなリモート・アドレスに対応するデータを放棄した
後、リモート・アドレスへのその後のアクセスはネット
ワーク３８上での転送を介して完了する。

【００３８】ＮＵＭＡアーキテクチャは、主として特定
のローカル・メモリに対応するアドレスを使用するソフ
トウェア・アプリケーションに優れた性能特性を付与す
ることができる。一方、より多くのランダム・アクセス
・パターンを有しメモリ・アクセスを特定のローカル・
メモリ内のアドレスに制限しないソフトウェア・アプリ
ケーションは、特定のプロセッサ３２がリモート・ノー
ドへの反復アクセスを実行するときに大量のネットワー
ク・トラフィックを経験する。

【００３９】次に図２Ｂを参照すると、図１のコンピュ
ータ・システム１０によってサポートされる第２のメモ
リ・アーキテクチャ４０を示す論理図が示されている。
アーキテクチャ４０は、複数のプロセッサ４２Ａないし
４２Ｄと、複数のキャッシュ４４Ａないし４４Ｄと、複
数のメモリ４６Ａないし４６Ｄと、ネットワーク４８と
を含む。しかし、メモリ４６はキャッシュ４４とネット
ワーク４８との間に論理的に結合される。メモリ４６
は、より大規模なキャッシュ（たとえば、レベル３のキ
ャッシュ）として働き、対応するプロセッサ４２からア
クセスされるアドレスを記憶する。メモリ４６は、対応
するプロセッサ４２から作用を受けているデータを「ア
トラクトする」と言われる。図２Ａに示したＮＵＭＡア
ーキテクチャとは異なり、アーキテクチャ４０は、ロー
カル・プロセッサがリモート・データにアクセスする際
にリモート・データをローカル・メモリに記憶すること
によってネットワーク４８上のアクセスの数を低減させ
る。

【００４０】アーキテクチャ４０をキャッシュ専用メモ
リ・アーキテクチャ（ＣＯＭＡ）と呼ぶ。メモリ４６の
組合せで形成された分散共用メモリ内の複数の位置は、
特定のアドレスに対応するデータを記憶することができ
る。特定の記憶位置に特定のアドレスの永久的なマッピ
ングが割り当てられることはない。その代わり、特定の
アドレスに対応するデータを記憶する位置は、その特定
のアドレスにアクセスするプロセッサ４２に基づいて動
的に変化する。逆に、ＮＵＭＡアーキテクチャでは、メ
モリ４６内の特定の記憶位置が特定のアドレスに割り当
てられる。アーキテクチャ４０は、アーキテクチャ上で
実行中のアプリケーションによって実行されるメモリ・
アクセス・パターンに調整し、メモリ４６どうしの間で
コヒーレンシが維持される。

【００４１】好ましい実施形態では、コンピュータ・シ
ステム１０は、図２Ａおよび２Ｂに示した両方のメモリ
・アーキテクチャをサポートする。具体的には、メモリ
・アドレスに、１つのＳＭＰノード１２Ａないし１２Ｄ
からＮＵＭＡ方式でアクセスし、同時に他のＳＭＰノー
ド１２Ａないし１２ＤからＣＯＭＡ方式でアクセスする
ことができる。一実施形態では、ＳＭＰバス２０上のア
ドレスのあるビットが、他のＳＭＰノード１２を、与え
られたアドレスのホーム・ノードとして識別している場
合に、ＮＵＭＡアクセスが検出される。そうでない場合
は、ＣＯＭＡアクセスが仮定される。他の詳細を下記に
与える。

【００４２】一実施形態では、ＣＯＭＡアーキテクチャ
は、ハードウェア技法とソフトウェア技法の組合せを使
用して実施される。ハードウェアは、ページのローカル
にキャッシュされたコピー間のコヒーレンシを維持し、
ソフトウェア（たとえば、コンピュータ・システム１０
で使用されるオペレーティング・システム）は、キャッ
シュされたページを割り振り、割り振り解除する責任を
負う。

【００４３】図３は、一般に、図１に示したＳＭＰノー
ド１２Ａに適合する、ＳＭＰノード１２Ａの一実施形態
の詳細を示す。他のノード１２も同様に構成することが
できる。図１の各ＳＭＰノード１２の特定の代替実施形
態も可能であることに留意されたい。図３に示したＳＭ
Ｐノード１２Ａの実施形態は、サブノード５０Ａやサブ
ノード５０Ｂなど複数のサブノードを含む。各サブノー
ド５０は、２つのプロセッサ１６および対応するキャッ
シュ１８と、メモリ部分５６と、アドレス・コントロー
ラ５２と、データ・コントローラ５４とを含む。サブノ
ード５０内のメモリ部分５６は集合的に、図１のＳＭＰ
ノード１２Ａのメモリ２２を形成する。他のサブノード
（図示せず）はさらに、ＳＭＰバス２０に結合され入出
力インタフェース２６を形成する。

【００４４】図３に示したように、ＳＭＰバス２０は、
アドレス・バス５８とデータ・バス６０とを含む。アド
レス・コントローラ５２はアドレス・バス５８に結合さ
れ、データ・コントローラ５４はデータ・バス６０に結
合される。図３は、システム・インタフェース論理ブロ
ック６２と、変換記憶域６４と、ディレクトリ６６と、
メモリ・タグ（ＭＴＡＧ）６８とを含むシステム・イン
タフェース２４も示す。論理ブロック６２は、アドレス
・バス５８とデータ・バス６０の両方に結合され、下記
で詳しく説明するようにある種の状況でアドレス・バス
５８上で無視信号７０をアサートする。論理ブロック６
２は、変換記憶域６４、ディレクトリ６６、ＭＴＡＧ６
８、ネットワーク１４にも結合される。

【００４５】図３の実施形態では、各サブノード５０
は、ＳＭＰバス２０が配置されたバックプレーンに挿入
できるプリント回路ボード上に構成される。このよう
に、ＳＭＰノード１２内に含まれるプロセッサまたは入
出力インタフェース２６あるいはその両方の数は、サブ
ノード５０を挿入しあるいは取り外すことによって変更
することができる。たとえば、コンピュータ・システム
１０は最初、少数のサブノード５０と共に構成すること
ができる。コンピュータ・システム１０のユーザが必要
とするコンピューティング・パワーが増大するにつれて
必要に応じて追加サブノード５０を追加することができ
る。

【００４６】アドレス・コントローラ５２は、キャッシ
ュ１８とＳＭＰ２０のアドレス部分との間のインタフェ
ースを形成する。図の実施形態では、アドレス・コント
ローラ５２は、出力待ち行列７２といくつかの入力待ち
行列７４とを含む。出力待ち行列７２は、アドレス・コ
ントローラ５２がアドレス・バス５８へのアクセスを許
可されるまで出力待ち行列に接続されたプロセッサから
のトランザクションをバッファする。アドレス・コント
ローラ５２は、出力待ち行列７２に記憶されているトラ
ンザクションを、それらが出力待ち行列７２に入れられ
た順に実行する（すなわち、出力待ち行列７２はＦＩＦ
Ｏ待ち行列である）。アドレス・コントローラ５２によ
って実行されるトランザクション、ならびにキャッシュ
１８およびプロセッサ１６の内部のキャッシュによって
スヌープされるアドレス・バス５８から受け取られるト
ランザクションは、入力待ち行列７４に入れられる。

【００４７】出力待ち行列７２と同様に、入力待ち行列
７４はＦＩＦＯ待ち行列である。すべてのアドレス・ト
ランザクションは、各サブノード５０の入力待ち行列７
４（場合によっては、アドレス・トランザクションを開
始したサブノード５０の入力待ち行列７４内）に記憶さ
れる。したがって、アドレス・トランザクションは、ス
ヌーピングのために、アドレス・トランザクションがア
ドレス・バス５８上で行われる順にキャッシュ１８およ
びプロセッサ１６に与えられる。トランザクションがア
ドレス・バス５８上で行われる順序は、ＳＭＰノード１
２Ａの順序である。しかし、完全なシステムは１つのグ
ローバル・メモリ順序を有することが予期される。この
ように順序が予期されるため、ネットワーク１４上の動
作の順序によってグローバル順序を確立する必要がある
ので、コンピュータ・システム１０が使用するＮＵＭＡ
アーキテクチャとＣＯＭＡアーキテクチャの両方で問題
が生じる。２つのノードがあるアドレスに対するトラン
ザクションを実行する場合、そのアドレスのホーム・ノ
ードで対応するコヒーレンシ動作が行われる順序は、各
ノード内で見られる２つのトランザクションの順序を定
義する。たとえば、同じアドレスに対して２つの書込み
トランザクションが実行される場合、そのアドレスのホ
ーム・ノードに２番目に到着する書込み動作は２番目に
完了する書込みトランザクションであるべきである（す
なわち、両方の書込みトランザクションによって更新さ
れるバイト位置は、両方のトランザクションの完了時に
第２の書込みトランザクションから与えられる値を記憶
する）。しかし、第２のトランザクションを実行するノ
ードは実際には、ＳＭＰバス２０上で最初に第２のトラ
ンザクションを行わせることができる。無視信号７０に
よって、ＳＭＰノード１２の残りの部分が第２のトラン
ザクションに反応することなしに、第２のトランザクシ
ョンをシステム・インタフェース２４へ転送することが
できる。

【００４８】したがって、システム・インタフェース論
理ブロック６２は、アドレス・コントローラ５２の出力
待ち行列／入力待ち行列構造によって課される順序付け
制約と共に効果的に動作するために、無視信号７０を使
用する。アドレス・バス５８上にトランザクションが与
えられ、システム・インタフェース論理ブロック６２
が、このトランザクションに応答してリモート・トラン
ザクションを実行すべきであることを検出すると、論理
ブロック６２は無視信号７０をアサートする。あるトラ
ンザクションに対して無視信号７０をアサートすると、
アドレス・コントローラ５２は入力待ち行列７４へのそ
のトランザクションの格納を抑制する。したがって、無
視されたトランザクションに続いて行われ、ＳＭＰノー
ド１２Ａ内でローカルに完了する他のトランザクション
は、入力待ち行列７４の順序付け規則を破らずに、無視
されたトランザクションに対して所定の順序とは異なる
順序で完了することができる。具体的には、ネットワー
ク１４上のコヒーレンシ活動に応答してシステム・イン
タフェース２４によって実行されるトランザクション
を、無視されたトランザクションの後に続けて実行し完
了することができる。リモート・トランザクションから
応答が受け取られたときに、システム・インタフェース
論理ブロック６２によって、無視されたトランザクショ
ンをアドレス・バス５８上で再発行することができる。
それによって、トランザクションは、入力待ち行列７４
に入れられ、再発行時に行われるトランザクションと共
に順序正しく完了することができる。

【００４９】一実施形態では、特定のアドレス・コント
ローラ５２からのトランザクションが無視された後、そ
の特定のアドレス・コントローラ５２からのその後のコ
ヒーレント・トランザクションも無視される。特定のプ
ロセッサ１６からのトランザクションは、アドレス・バ
ス５８上に与えられることによって課される順序付け要
件にはかかわらず、互いに重要な順序付け関係を有する
ことができる。たとえば、トランザクションは、ＳＰＡ
ＲＣアーキテクチャに含まれるＭＥＭＢＡＲ命令などの
メモリ同期命令によって他のトランザクションから分離
することができる。プロセッサ１６は、トランザクショ
ンを、それらが互いに実行される順に搬送する。トラン
ザクションは、出力待ち行列７２内で順序付けされ、し
たがって、特定の出力待ち行列７２から発行されるトラ
ンザクションは順序正しく実行されるはずである。特定
のアドレス・コントローラ５２からのその後のトランザ
クションを無視することによって、特定の出力待ち行列
７２に関するインオーダー規則を保存することができ
る。さらに、特定のプロセッサからのすべてのトランザ
クションを順序付けなくて済むことに留意されたい。し
かし、アドレス・バス５８上で、どのトランザクション
を順序付けなければならないかと、どのトランザクショ
ンを順序付けなくてもよいかを判定することは困難であ
る。したがって、この実施形態で、論理ブロック６２は
特定の出力待ち行列７２からのすべてのトランザクショ
ンの順序を維持する。この規則の例外を許容するサブノ
ード５０の他の実施形態が可能であることに留意された
い。

【００５０】データ・コントローラ５４は、データ・バ
ス６０、メモリ部分５６、キャッシュ１８との間でデー
タをルーティングする。データ・コントローラ５４は、
アドレス・コントローラ５２と同様な入力待ち行列と出
力待ち行列とを含むことができる。一実施形態では、デ
ータ・コントローラ５４は、バイト・スライス・バス構
成の複数の物理装置を使用する。

【００５１】図３に示したプロセッサ１６は、メモリ管
理装置（ＭＭＵ）７６Ａないし７６Ｂを含む。ＭＭＵ７
６は、プロセッサ１６上で実行される命令コードによっ
て生成されたデータ・アドレスと、命令アドレスに対し
て、仮想アドレス・物理アドレス変換を実行する。命令
の実行に応答して生成されるアドレスは仮想アドレスで
ある。言い換えれば、仮想アドレスは、命令コードのプ
ログラマによって作成されるアドレスである。仮想アド
レスは（ＭＭＵ７６内で具体化される）アドレス変換機
構を通過し、アドレス変換機構から対応する物理アドレ
スが作成される。物理アドレスは、メモリ２２内の記憶
位置を識別する。

【００５２】アドレス変換は多数の理由で実行される。
たとえば、アドレス変換機構を使用して、あるメモリ・
アドレスに対する特定のコンピューティング・タスクの
アクセスを許可または拒否することができる。このよう
に、あるコンピューティング・タスク内のデータおよび
命令は、他のコンピューティング・タスクのデータおよ
び命令から分離される。また、コンピューティング・タ
スクのデータおよび命令の各部分は、ハード・ディスク
・ドライブに「ページアウト」することができる。ある
部分がページアウトされると、その変換は無効化され
る。コンピューティング・タスクによるその部分へのア
クセス時には、変換が失敗しているために割り込みが行
われる。この割り込みによって、オペレーティング・シ
ステムは、ハード・ディスク・ドライブから対応する情
報を検索することができる。このように、メモリ２２内
の実際のメモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリの他の多くの用途が良く知られて
いる。

【００５３】再び、図１に示したコンピュータ・システ
ム１０を、図３に示したＳＭＰノード１２Ａ実施形態と
共に参照すると分かるように、ＭＭＵ７６によって算出
される物理アドレスは、プロセッサ１６が配置されたＳ
ＭＰノード１２に関連付けられたメモリ２２内の位置を
定義するローカル物理アドレス（ＬＰＡ）である。ＭＴ
ＡＧ６８は、メモリ２２内の各「コヒーレンシ単位」ご
とにコヒーレンシ状態を記憶する。ＳＭＰバス２０上で
アドレス変換が実行されると、システム・インタフェー
ス論理ブロック６２は、アクセスされたコヒーレンシ単
位に関する、ＭＴＡＧ６８に記憶されているコヒーレン
シ状態を調べる。ＳＭＰノード１２がこのアクセスを実
行するのに十分な、このコヒーレンシ単位へのアクセス
権を有することをコヒーレンシ状態が示している場合、
アドレス変換は続行する。しかし、トランザクションを
完了する前にコヒーレンシ活動を実行すべきであること
をコヒーレンシ状態が示している場合、システム・イン
タフェース論理ブロック６２は無視信号７０をアサート
する。論理ブロック６２は、ネットワーク１４上でコヒ
ーレンシ動作を実行し、適当なコヒーレンシ状態を得
る。適当なコヒーレンシ状態が得られると、論理ブロッ
ク６２は、無視されたトランザクションをＳＭＰバス２
０上で再発行する。それに続いて、トランザクションが
完了する。

【００５４】一般的に言えば、特定の記憶位置（たとえ
ば、キャッシュまたはメモリ２２）でコヒーレンシ単位
に関して維持されるコヒーレンシ状態は、そのＳＭＰノ
ード１２でのコヒーレンシ単位へのアクセス権を示す。
このアクセス権は、コヒーレンシ単位の妥当性と、その
ＳＭＰノード１２内でコヒーレンシ単位のコピーに対し
て与えられている読取り／書込み許可を示す。一実施形
態では、コンピュータ・システム１０によって使用され
るコヒーレンシ状態は、修正、所有、共用、無効であ
る。修正状態は、ＳＭＰノード１２が対応するコヒーレ
ンシ単位を更新したことを示す。したがって、他のＳＭ
Ｐノード１２はこのコヒーレンシ単位のコピーを有さな
い。また、修正されたコヒーレンシ単位は、ＳＭＰノー
ド１２から放棄されると、再びホーム・ノードに記憶さ
れる。所有状態は、このコヒーレンシ単位に対してＳＭ
Ｐノード１２が責任を負うが、他のＳＭＰノード１２が
コピーを共用している可能性があることを示す。この場
合も、コヒーレンシ単位は、ＳＭＰノード１２から放棄
されると、再びホーム・ノードに記憶される。共用状態
は、ＳＭＰノード１２がコヒーレンシ単位を読み取るこ
とはできるが、所有状態を得ないかぎり更新することは
できないことを示す。また、他のＳＭＰノード１２もこ
のコヒーレンシ単位のコピーを有する可能性がある。最
後に、無効状態は、ＳＭＰノード１２がコヒーレンシ単
位のコピーを有さないことを示す。一実施形態では、修
正状態は、書込み許可を示すが、無効状態を除く状態
は、対応するコヒーレンシ単位への読取り許可を示す。

【００５５】本明細書では、コヒーレンシ単位は、コヒ
ーレンシのために単位とみなされるメモリのいくつかの
連続バイトである。たとえば、コヒーレンシ単位内の１
バイトが更新された場合、コヒーレンシ単位全体が更新
されたとみなされる。特定の一実施形態では、コヒーレ
ンシ単位はキャッシュ・ラインであり、連続６４バイト
を備える。しかし、コヒーレンシ単位が任意の数のバイ
トを備えることができることが理解されよう。

【００５６】システム・インタフェース２４は、変換記
憶域６４を使用してローカル物理アドレスからグローバ
ル・アドレス（ＧＡ）への変換を記憶する変換機構も含
む。グローバル・アドレス内のあるビットは、そのグロ
ーバル・アドレスに関するコヒーレンシ情報が記憶され
ているアドレスのホーム・ノードを識別する。たとえ
ば、コンピュータ・システム１０の実施形態は、図１の
ＳＭＰノードなど４つのＳＭＰノード１２を使用するこ
とができる。そのような実施形態では、グローバル・ア
ドレスの２ビットがホーム・ノードを識別する。グロー
バル・アドレスの最上位部分のビットはホーム・ノード
を識別するために使用されることが好ましい。同じビッ
トが、ローカル物理アドレスではＮＵＭＡアクセスを識
別するために使用される。ＬＰＡのビットが、ローカル
・ノードがホーム・ノードではないことを示す場合、そ
のＬＰＡはグローバル・アドレスであり、トランザクシ
ョンはＮＵＭＡモードで実行される。したがって、オペ
レーティング・システムは、ＮＵＭＡタイプ・ページの
場合はＭＭＵ７６にグローバル・アドレスを置く。逆
に、オペレーティング・システムは、ＣＯＭＡタイプ・
ページの場合にはＭＭＵ７６にＬＰＡを置く。ＬＰＡ
が、ＧＡに等しくてよい（ホームが、ＬＰＡが与えられ
たノードのメモリ２２内にある、ＮＵＭＡアドレスなら
びにグローバル・アドレスの場合）ことに留意された
い。また、ＬＰＡは、他のＳＭＰノード１２にホームを
有するデータのコピーを記憶するために使用される記憶
位置を識別するときはＧＡに変換することができる。

【００５７】特定のホーム・ノードのディレクトリ６６
は、どのＳＭＰノード１２が、コピー間のコヒーレンシ
が維持できるようにホーム・ノードに割り当てられた所
与のグローバル・アドレスに対応するデータのコピーを
有するかを識別する。また、ホーム・ノードのディレク
トリ６６は、コヒーレンシ単位を所有するＳＭＰノード
１２を識別する。したがって、キャッシュ１８とプロセ
ッサ１６との間のローカル・コヒーレンシはスヌーピン
グを介して維持され、それに対してシステム・ワイド
（またはグローバル）コヒーレンシはＭＴＡＧ６８およ
びディレクトリ６６を使用して維持される。ディレクト
リ６６は、ＳＭＰノード１２Ａに割り当てられた（すな
わち、ＳＭＰノード１２Ａがホーム・ノードである）コ
ヒーレンシ単位に対応するコヒーレンシ情報を記憶す
る。

【００５８】図３の実施形態では、ディレクトリ６６お
よびＭＴＡＧ６８が各コヒーレンシ単位ごとに情報を記
憶することに留意されたい。逆に、変換記憶域６４は、
ページに関して定義されたローカル物理・グローバル変
換を記憶する。ページは、複数のコヒーレンシ単位を含
み、通常、サイズが数キロバイト、あるいは場合によっ
ては数メガバイトである。

【００５９】したがって、ソフトウェアは、ページごと
にローカル物理アドレス・グローバル・アドレス変換を
作成する（それによって、リモートに記憶されているグ
ローバル・ページのコピーを記憶するローカル・メモリ
・ページを割り振る）。したがって、メモリ２２のブロ
ックはページごとにも特定のグローバル・アドレスに割
り振られる。しかし、前述のように、コヒーレンシ状態
およびコヒーレンシ活動はコヒーレンシ単位上で実行さ
れる。したがって、メモリの特定のグローバル・アドレ
スにページが割り振られたときに、ページに対応するデ
ータは必ずしも、割り振られたメモリへ転送されるわけ
ではない。その代わり、プロセッサ１６がページ内の様
々なコヒーレンシ単位にアクセスすると、それらのコヒ
ーレンシ単位はコヒーレンシ単位の所有者から転送され
る。このように、ＳＭＰノード１２Ａから実際にアクセ
スされたデータは、対応するメモリ２２へ転送される。
ＳＭＰノード１２Ａからアクセスされないデータは転送
できず、そのため、メモリ２２内のページの割り振り時
にデータのページを転送する実施形態と比べてネットワ
ーク１４上の全体的な帯域幅使用度が低減する。

【００６０】一実施形態では、変換記憶域６４、または
ディレクトリ６６、またはＭＴＡＧ６８、あるいはそれ
らの組合せはそれぞれ、関連する変換、ディレクトリ、
ＭＴＡＧ情報の一部しか記憶しないキャッシュでよいこ
とに留意されたい。変換、ディレクトリ、ＭＴＡＧ情報
の全体は、メモリ２２内のテーブルまたは専用メモリ記
憶域（図示せず）に記憶される。アクセスに必要な情報
が対応するキャッシュにない場合、テーブルはシステム
・インタフェース２４からアクセスされる。

【００６１】次に、図４を参照すると、例示的なディレ
クトリ・エントリ７１が示されている。ディレクトリ・
エントリ７１は、図３に示したディレクトリ６６の一実
施形態によって使用することができる。ディレクトリ６
６の他の実施形態は、異なるディレクトリ・エントリを
使用することができる。ディレクトリ・エントリ７１
は、有効ビット７３と、書き直しビット７５と、所有者
フィールド７７と、共用者フィールド７９とを含む。デ
ィレクトリ・エントリ７１は、ディレクトリ・エントリ
のテーブル内に存在し、対応するコヒーレンシ単位を識
別するグローバル・アドレスを介してテーブル内に配置
される。具体的には、コヒーレンシ単位に関連付けられ
たディレクトリ・エントリ７１は、コヒーレンシ単位を
識別するグローバル・アドレスで形成されたオフセット
位置にあるディレクトリ・エントリのテーブル内に記憶
される。

【００６２】有効ビット７３は、セットされると、ディ
レクトリ・エントリ７１が有効である（すなわち、その
ディレクトリ・エントリ７１は、対応するコヒーレンシ
単位に関するコヒーレンシ情報を記憶している）ことを
示す。有効ビット７３は、クリアされると、そのディレ
クトリ・エントリ７１が無効であることを示す。

【００６３】所有者フィールド７７は、１つのＳＭＰノ
ード１２をコヒーレンシ単位の所有者として識別する。
所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒーレン
シ単位を修正状態と所有状態のどちらかで維持する。通
常、所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒー
レンシ単位を修正状態で得る（下記の図１５を参照され
たい）。それに続いて、所有側ＳＭＰノード１２Ａない
し１２Ｄは、コヒーレンシ単位のコピーを他のＳＭＰノ
ード１２Ａないし１２Ｄに与える際に所有状態に遷移す
ることができる。他のＳＭＰノード１２Ａないし１２Ｄ
はコヒーレンシ単位を共用状態で得る。一実施形態で
は、所有者フィールド７７は、４つのＳＭＰノード１２
Ａないし１２Ｄのうちの１つをコヒーレンシ単位の所有
者として識別するようにコード化された２つのビットを
備える。

【００６４】共用者フィールド７９は、各ＳＭＰノード
１２Ａないし１２Ｄに割り当てられた１つのビットを含
む。ＳＭＰノード１２Ａないし１２Ｄがコヒーレンシ単
位の共用コピーを維持している場合、共用者フィールド
７９内の対応するビットがセットされる。逆に、ＳＭＰ
ノード１２Ａないし１２Ｄがコヒーレンシ単位の共用コ
ピーを維持していない場合、共用者フィールド７９内の
対応するビットはクリアされる。このように、共用者フ
ィールド７９は、図１のコンピュータ・システム１０内
に存在するコヒーレンシ単位のすべての共用コピーを示
す。

【００６５】書き直しビット７５は、セットされると、
所有者フィールド７７を介してコヒーレンシ単位の所有
者として識別されたＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の更新済みコピーをホームＳＭＰノー
ド１２に書き込んだことを示す。ビット７５は、クリア
されると、所有側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の更新済みコピーをホームＳＭＰノード
１２Ａないし１２Ｄに書き込んでいないことを示す。

【００６６】次に図５を参照すると、システム・インタ
フェース２４の一実施形態のブロック図が示されてい
る。図５に示したように、システム・インタフェース２
４は、ディレクトリ６６と、変換記憶域６４と、ＭＴＡ
Ｇ６８とを含む。変換記憶域６４は、グローバル・アド
レス・ローカル物理アドレス（ＧＡ２ＬＰＡ）変換装置
８０およびローカル物理アドレス・グローバル・アドレ
ス（ＬＰＡ２ＧＡ）変換装置８２として示されている。

【００６７】システム・インタフェース２４は、ＳＭＰ
バス２０またはネットワーク１４上で実行すべきトラン
ザクションを記憶するための入力待ち行列と出力待ち行
列も含む。具体的には、図の実施形態では、システム・
インタフェース２４は、ヘッダ・パケットをネットワー
ク１４との間でバッファするための入力ヘッダ待ち行列
８４と出力ヘッダ待ち行列８６とを含む。ヘッダ・パケ
ットは、実行すべき動作を識別し、その後に続くデータ
・パケットの数およびフォーマットを指定する。出力ヘ
ッダ待ち行列８６は、ネットワーク１４上で送信すべき
ヘッダ・パケットをバッファし、入力ヘッダ待ち行列８
４は、システム・インタフェース２４が、受け取ったヘ
ッダ・パケットを処理するまで、ネットワーク１４から
受け取ったヘッダ・パケットをバッファする。同様に、
データ・パケットは、データがそれぞれ、ＳＭＰデータ
・バス６０およびネットワーク１４上で転送されるまで
入力データ待ち行列８８および出力データ待ち行列９０
にバッファされる。

【００６８】ＳＭＰ出力待ち行列９２、ＳＭＰ入力待ち
行列９４、ＳＭＰ入出力入力待ち行列（ＰＩＱ）９６
は、アドレス・バス５８との間でアドレス・トランザク
ションをバッファするために使用される。ＳＭＰ出力待
ち行列９２は、アドレス・バス５８上のシステム・イン
タフェース２４から与えられるトランザクションをバッ
ファする。無視されたトランザクションに関するコヒー
レンシ活動の完了に応答して待機させられた再発行トラ
ンザクションは、ＳＭＰ出力待ち行列９２にバッファさ
れる。また、ネットワーク１４から受け取られたコヒー
レンシ活動に応答して生成されたトランザクションは、
ＳＭＰ出力待ち行列９２にバッファされる。ＳＭＰ入力
待ち行列９４は、システム・インタフェース２４によっ
て処理されるコヒーレンシ関連トランザクションを記憶
する。逆にＳＭＰ ＰＩＱ９６は、他のＳＭＰノード１
２に存在する入出力インタフェースへ搬送される入出力
トランザクションを記憶する。入出力トランザクション
は一般に、非コヒーレントとみなされ、したがってコヒ
ーレンシ活動を生成しない。

【００６９】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６は、トランザクション・フィルタ９８から、待
機させるべきトランザクションを受け取る。トランザク
ション・フィルタ９８はＭＴＡＧ６８およびＳＭＰアド
レス・バス５８に結合される。トランザクション・フィ
ルタ９８は、他のＳＭＰノード１２上の入出力インタフ
ェースを識別する入出力トランザクションをアドレス・
バス５８上で検出した場合、そのトランザクションをＳ
ＭＰ ＰＩＱ９６に入れる。ＬＰＡアドレスへのコヒー
レント・トランザクションがトランザクション・フィル
タ９８によって検出された場合、ＭＴＡＧ６８から得た
対応するコヒーレンシ状態が調べられる。トランザクシ
ョン・フィルタ９８は、コヒーレンシ状態に応じて、無
視信号７０をアサートすることができ、コヒーレンシ・
トランザクションをＳＭＰ入力待ち行列９４で待機させ
ることができる。コヒーレント・トランザクションを実
行するのに十分な、コヒーレンシ単位へのアクセス権
が、ＳＭＰノード１２Ａによって維持されていないこと
をＭＴＡＧ６８が示している場合には、無視信号７０が
アサートされ、コヒーレンシ・トランザクションが待機
させられる。逆に、ＳＭＰノード１２Ａによって十分な
アクセス権が維持されていることをＭＴＡＧ６８が示し
ている場合、無視信号７０がアサート解除されコヒーレ
ンシ・トランザクションは生成されない。

【００７０】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６からのトランザクションは、システム・インタ
フェース２４内の要求エージェント１００によって処理
される。ＬＰＡ２ＧＡ変換装置８２は、要求エージェン
ト１００による動作の前に、トランザクションのアドレ
ス（ＬＰＡアドレスである場合）を、ＳＭＰアドレス・
バス５８上に与えられるローカル物理アドレスから、対
応するグローバル・アドレスに変換する。要求エージェ
ント１００は次いで、グローバル・アドレスによって識
別されたホーム・ノードへ送られる特定のコヒーレンシ
要求を指定するヘッダ・パケットを生成する。このコヒ
ーレンシ要求は出力ヘッダ待ち行列８６に入れられる。
それに続いて、コヒーレンシ応答が入力ヘッダ待ち行列
８４で受け取られる。要求エージェント１００は、入力
ヘッダ待ち行列８４から得たコヒーレンシ応答を処理
し、場合によっては（下記で説明するように）ＳＭＰ出
力待ち行列９２に関する再発行トランザクションを生成
する。

【００７１】システム・インタフェース２４には、ホー
ム・エージェント１０２とスレーブ・エージェント１０
４とが含まれる。ホーム・エージェント１０２は、入力
ヘッダ待ち行列８４から受け取ったコヒーレンシ要求を
処理する。ホーム・エージェント１０２は、特定のグロ
ーバル・アドレスに関してディレクトリ６６に記憶され
ているコヒーレンシ情報から、他のＳＭＰノード１２内
の１つまたは複数のスレーブ・エージェントへコヒーレ
ンシ・デマンドを送信すべきかどうかを判定する。一実
施形態では、ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位に対応するコヒーレンシ情報をブ
ロックする。言い換えれば、そのコヒーレンシ単位に関
連するその後の要求は、コヒーレンシ要求に対応するコ
ヒーレンシ活動が完了するまで実行されない。一実施形
態によれば、ホーム・エージェント１０２は、（入力ヘ
ッダ待ち行列８４を介して）コヒーレンシ要求を開始し
た要求エージェントからコヒーレンシ完了を受け取る。
コヒーレンシ完了は、コヒーレンシ活動が完了したこと
を示す。ホーム・エージェント１０２は、コヒーレンシ
完了を受け取ると、影響を受けるコヒーレンシ単位に対
応するコヒーレンシ情報上のブロックを削除する。コヒ
ーレンシ情報がコヒーレンシ活動が完了するまでブロッ
クされるので、ホーム・エージェント１０２が、コヒー
レンシ要求の受信時にただちに実行されたコヒーレンシ
活動に応じてコヒーレンシ情報を更新できることに留意
されたい。特定の一実施形態では、ホーム・エージェン
ト１０２は、コヒーレンシ単位に関する他のリード・ツ
ー・シェアＮＵＭＡ要求が未処理である場合、リード・
ツー・シェアＮＵＭＡ要求に関してはコヒーレンシ単位
をブロックしない。

【００７２】スレーブ・エージェント１０４は、コヒー
レンシ・デマンドを入力ヘッダ待ち行列８４を介して他
のＳＭＰノード１２のホーム・エージェントから受け取
る。スレーブ・エージェント１０４は、特定のコヒーレ
ンシ・デマンドに応答して、コヒーレンシ・トランザク
ションをＳＭＰ出力待ち行列９２で待機させる。一実施
形態では、コヒーレンシ・トランザクションによって、
キャッシュ１８およびプロセッサ１６の内部のキャッシ
ュは、影響を受けるコヒーレンシ単位を無効化すること
ができる。コヒーレンシ単位がキャッシュ内で修正され
た場合、修正済みデータはシステム・インタフェース２
４へ転送される。別法として、コヒーレンシ・トランザ
クションによって、キャッシュ１８およびプロセッサ１
６の内部のキャッシュは、コヒーレンシ単位のコヒーレ
ンシ状態を共用に変更することができる。スレーブ・エ
ージェント１０４は、コヒーレンシ・デマンドに応答し
て活動を完了した後、コヒーレンシ・デマンドに対応す
るコヒーレンシ要求を開始した要求エージェントへコヒ
ーレンシ応答を送る。コヒーレンシ応答は、出力ヘッダ
待ち行列８６で待機させられる。コヒーレンシ・デマン
ドに応答して活動を実行する前に、コヒーレンシ・デマ
ンドと共に受け取られたグローバル・アドレスは、ＧＡ
２ＬＰＡ変換装置８０を介してローカル物理アドレスに
変換される。

【００７３】一実施形態によれば、要求エージェント１
００、ホーム・エージェント１０２、スレーブ・エージ
ェント１０４によって実行されるコヒーレンシ・プロト
コルは書込み無効化ポリシーを含む。言い換えれば、Ｓ
ＭＰノード１２内のプロセッサ１６があるコヒーレンシ
単位を更新すると、他のＳＭＰノード１２内に記憶され
ているそのコヒーレンシ単位のコピーは無効化される。
しかし、他の実施形態では他の書込みポリシーを使用す
ることができる。たとえば、書込み更新ポリシーを使用
することができる。書込み更新ポリシーによれば、ある
コヒーレンシ単位が更新されると、更新済みデータは各
ＳＭＰノード１２に記憶されているそのコヒーレンシ単
位の各コピーへ送られる。

【００７４】次に図６を参照すると、要求エージェント
１００に対応するＳＭＰノード１２内のＳＭＰバス２０
上の特定のトランザクションに応答して、第１のＳＭＰ
ノード１２Ａないし１２Ｄ（「要求側ノード」）の要求
エージェント１００と第２のＳＭＰノード１２Ａないし
１２Ｄ（「ホーム・ノード」）のホーム・エージェント
１０２と第３のＳＭＰノード１２Ａないし１２Ｄ（「ス
レーブ・ノード」）のスレーブ・エージェント１０４と
の間で実行される通常のコヒーレンシ活動を示す図が示
されている。図１に示すようなコンピュータ・システム
１０の一実施形態によって使用される特定のコヒーレン
シ活動を、下記で図１１ないし１５に関して詳しく説明
する。この説明の残りの部分全体にわたって、参照符号
１００、１０２、１０４は、要求エージェント、ホーム
・エージェント、スレーブ・エージェントを識別するた
めに使用される。エージェントが他のエージェントと通
信する際、２つのエージェントがそれぞれの異なるＳＭ
Ｐノード１２Ａないし１２Ｄに存在することが多いこと
を理解されたい。

【００７５】要求エージェント１００は、ＳＭＰバス２
０からトランザクションを受け取ると、トランザクショ
ンに適したコヒーレンシ要求を形成し、トランザクショ
ンのアドレスに対応するホーム・ノードへコヒーレンシ
要求を送る（参照符号１１０）。コヒーレンシ要求は、
要求エージェント１００から要求されたアクセス権なら
びに影響を受けるコヒーレンシ単位のグローバル・アド
レスを示す。要求されたアクセス権は、要求エージェン
ト１００に対応するＳＭＰノード１２で試みられている
トランザクションの実行を可能にするのに十分なもので
ある。

【００７６】ホーム・エージェント１０２は、コヒーレ
ンシ要求を受け取ると、関連するディレクトリ６６にア
クセスし、どのＳＭＰノード１２が、影響を受けるコヒ
ーレンシ単位のコピーを記憶しているかを判定する。ま
た、ホーム・エージェント１０２はコヒーレンシ単位の
所有者を判定する。ホーム・エージェント１０２は、影
響を受けるコヒーレンシ単位のコピーを記憶している各
ノードのスレーブ・エージェント１０４と、影響を受け
るコヒーレンシ単位に対する所有コヒーレンシ状態を有
するノードのスレーブ・エージェント１０４へのコヒー
レンシ・デマンドを生成することができる（参照符号１
１２）。コヒーレンシ・デマンドは、受信側ＳＭＰノー
ド１２内の影響を受けるコヒーレンシ単位の新しいコヒ
ーレンシ状態を示す。コヒーレンシ要求が未処理なの
で、ホーム・エージェント１０２は、影響を受けるコヒ
ーレンシ単位に関連するその後のコヒーレンシ要求がホ
ーム・エージェント１０２によって開始されないよう
に、影響を受けるコヒーレンシ単位に対応するコヒーレ
ンシ情報をブロックする。また、ホーム・エージェント
１０２は、コヒーレンシ要求が完了したことを反映する
ようにコヒーレンシ情報を更新する。

【００７７】ホーム・エージェント１０２は、要求エー
ジェント１００へコヒーレンシ応答を送ることもできる
（参照符号１１４）。コヒーレンシ応答は、スレーブ・
エージェント１０４から発行されるコヒーレンシ応答の
数を示すことができる。別法として、ある種のトランザ
クションは、スレーブ・エージェント１０４との対話な
しで完了することができる。たとえば、ホーム・エージ
ェント１０２を含むＳＭＰノード１２内の入出力インタ
フェース２６を目標とする入出力トランザクションは、
ホーム・エージェント１０２によって完了することがで
きる。ホーム・エージェント１０２は、関連するＳＭＰ
バス２０に関するトランザクションを待機させ（参照符
号１１６）、次いで、トランザクションが完了したこと
を示す応答を送ることができる。

【００７８】スレーブ・エージェント１０４は、ホーム
・エージェント１０２からのコヒーレンシ・デマンドに
応答して、関連するＳＭＰバス２０上に与えるトランザ
クションを待機させることができる（参照符号１１
８）。また、スレーブ・エージェント１０４は要求エー
ジェント１００へコヒーレンシ応答を送る（参照符号１
２０）。コヒーレンシ応答は、特定のコヒーレンシ要求
に応答して受け取られたコヒーレンシ・デマンドがその
スレーブによって完了したことを示す。コヒーレンシ応
答は、コヒーレンシ・デマンドが完了したとき、あるい
はコヒーレンシ・デマンドが、対応するＳＭＰノード１
２上で確実に完了し、影響を受けるコヒーレンシ単位に
対する状態変化がコヒーレンシ・デマンドが完了するよ
りも前に実行される、コヒーレンシ・デマンドが完了す
るよりも前の時間に、スレーブ・エージェント１０４に
よって送られる。

【００７９】要求エージェント１００は、影響を受ける
各スレーブ・エージェント１０４からコヒーレンシ応答
を受け取ると、ホーム・エージェント１０２へコヒーレ
ンシ完了を送る（参照符号１２２）。ホーム・エージェ
ント１０２は、コヒーレンシ完了を受け取ると、対応す
るコヒーレンシ情報からブロックを削除する。要求エー
ジェント１００は、再発行トランザクションを、ＳＭＰ
バス２０上で実行できるように待機させ、ＳＭＰノード
１２内でトランザクションを完了することができる（参
照符号１２４）。

【００８０】コヒーレンシ要求を発行した要求エージェ
ント１００によって各コヒーレンシ要求に固有のタグが
割り当てられることに留意されたい。その後に続くコヒ
ーレンシ・デマンド、コヒーレンシ応答、コヒーレンシ
完了はこのタグを含む。このように、特定のコヒーレン
シ要求に関するコヒーレンシ活動は、関連する各エージ
ェントによって識別することができる。さらに、非コヒ
ーレント・トランザクション（たとえば、入出力トラン
ザクション）に応答して非コヒーレント動作を実行でき
ることに留意されたい。非コヒーレント動作は、要求側
ノードとホーム・ノードしか使用しないものでよい。さ
らに、ホーム・エージェント１０２によって各コヒーレ
ンシ要求に異なる固有のタグを割り当てることができ
る。それぞれの異なるタグは、ホーム・エージェント１
０２を識別し、要求側のタグの代わりにコヒーレンシ完
了を表すために使用される。

【００８１】次に図７を参照すると、ＳＭＰバス２０上
でのリード・ツー・オウン・トランザクションに応答し
たコンピュータ・システム１０の例示的な実施形態に関
するコヒーレンシ活動を示す図が示されている。リード
・ツー・オウン・トランザクションが実行されるのは、
プロセッサ１６によって要求された特定のデータに関し
てキャッシュ・ミスが検出され、プロセッサ１６がコヒ
ーレンシ単位への書込み許可を要求したときである。ス
トア・キャッシュ・ミスはたとえば、リード・ツー・オ
ウン・トランザクションを生成することができる。

【００８２】要求エージェント１００、ホーム・エージ
ェント１０２、いくつかのスレーブ・エージェント１０
４を図７に示す。ＳＭＰバス２０からリード・ツー・オ
ウン・トランザクションを受け取ったノードは、影響を
受けるコヒーレンシ単位を無効状態で記憶する（たとえ
ば、コヒーレンシ単位はそのノードには記憶されな
い）。要求ノード１００の下付き文字「ｉ」は無効状態
を示す。ホーム・ノードは、コヒーレンシ単位を共用状
態で記憶し、いくつかのスレーブ・エージェント１０４
に対応するノードもコヒーレンシ単位を共用状態で記憶
する。ホーム・エージェント１０２およびスレーブ・エ
ージェント１０４の下付き文字「ｓ」は、それらのノー
ドでの共用状態を示す。リード・ツー・オウン動作は、
要求されたコヒーレンシ単位を要求側ノードへ転送させ
る。要求側ノードはコヒーレンシ単位を修正状態で受け
取る。

【００８３】要求エージェント１００は、ＳＭＰバス２
０からリード・ツー・オウン・トランザクションを受け
取ると、コヒーレンシ単位のホーム・ノードへリード・
ツー・オウン・コヒーレンシ要求を送る（参照符号１３
０）。受信側ホーム・ノードのホーム・エージェント１
０２は、１つまたは複数の他のノードに関する共用状態
を検出する。スレーブ・エージェントが所有状態ではな
く共用状態であるので、ホーム・ノードは、要求された
データを直接供給することができる。ホーム・エージェ
ント１０２は、要求されたコヒーレンシ単位に対応する
データを含むデータ・コヒーレンシ応答を要求エージェ
ント１００へ送る（参照符号１３２）。データ・コヒー
レンシ応答は、要求エージェント１００がデータの所有
権を得る前に他のノードのスレーブ・エージェントから
受信すべき肯定応答の数も示す。ホーム・エージェント
１０２は、要求側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の所有者であり、他のＳＭＰノード１２
Ａないし１２Ｄがそれぞれ無効であることを示すように
ディレクトリ６６を更新する。要求エージェント１００
からのコヒーレンシ完了の受信時に、コヒーレンシ単位
に関するコヒーレンシ情報がブロック解除されると、デ
ィレクトリ６６は各ＳＭＰノード１２でのコヒーレンシ
単位の状態に一致する。

【００８４】ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位の共用コピーを維持している各ス
レーブ・エージェント１０４へ無効化コヒーレンシ・デ
マンドを送る（参照符号１３４Ａ、１３４Ｂ、１３４
Ｃ）。無効化コヒーレンシ・デマンドは、受信側スレー
ブ・エージェントにノード内の対応するコヒーレンシ単
位を無効化させ、無効化が完了したことを示す肯定コヒ
ーレンシ応答を要求側ノードへ送信させる。各スレーブ
・エージェント１０４は、コヒーレンシ単位の無効化を
完了し、それに続いて肯定コヒーレンシ応答を送る（参
照符号１３６Ａ、１３６Ｂ、１３６Ｃ）。一実施形態で
は、各肯定応答は、コヒーレンシ単位に関して要求エー
ジェント１００によって受け取られる応答の総数のカウ
ントを含む。

【００８５】要求エージェント１００は、スレーブ・エ
ージェント１０４から各肯定コヒーレンシ応答を受信し
ホーム・エージェント１０２からデータ・コヒーレンシ
応答を受け取った後、ホーム・エージェント１０２へコ
ヒーレンシ完了を送る（参照符号１３８）。要求エージ
ェント１００は、そのローカル・メモリ内のコヒーレン
シ単位を無効化し、ホーム・エージェント１０２は、対
応するコヒーレンシ情報に対するブロックを解除する。
データ・コヒーレンシ応答１３２および肯定コヒーレン
シ応答１３６が、特に各ノード内の未処理のトランザク
ションの数に応じて任意の順序で受信できることに留意
されたい。

【００８６】次に図８を参照すると、要求エージェント
１００によって使用される例示的な状態マシンを示すフ
ローチャート１４０が示されている。要求エージェント
１００は、フローチャート１４０で表した状態マシンの
複数の独立のコピーを含むことができ、そのため、複数
の要求を並行して処理することができる。

【００８７】要求エージェント１００は、ＳＭＰ入力待
ち行列９４からトランザクションを受け取ると、要求準
備完了状態１４２を開始する。要求準備完了状態１４２
では、要求エージェント１００は、影響を受けるコヒー
レンシ単位のグローバル・アドレスで識別されるホーム
・ノードに存在するホーム・エージェント１０２へコヒ
ーレンシ要求を送る。要求エージェント１００は、コヒ
ーレンシ要求を送ると、要求アクティブ状態１４４に遷
移する。要求アクティブ状態１４４中に、要求エージェ
ント１００はスレーブ・エージェント１０４から（およ
び任意選択でホーム・エージェント１０２から）コヒー
レンシ応答を受け取る。各コヒーレンシ応答が受け取ら
れると、要求エージェント１００は、コヒーレンシ活動
を開始したトランザクションのタイプに応じて新しい状
態に遷移する。また、要求活動状態１４２は、タイマを
使用して、所定のタイムアウト期間内にコヒーレンシ応
答が受け取られなかったことを検出することができる。
ホーム・エージェント１０２によって指定された応答の
数を受け取る前にタイマが満了した場合、要求エージェ
ント１００はエラー状態に遷移する（図示せず）。さら
に、ある種の実施形態は、読取り転送が失敗したことを
示す応答を使用することができる。そのような応答が受
け取られた場合、要求エージェント１００は、要求準備
完了状態１４２に遷移し再び読取りを試みる。

【００８８】エラーやタイムアウトなしで応答が受け取
られた場合、状態は読取りトランザクションに関しては
要求エージェント１００によって読取り完了状態１４６
に遷移する。読取りトランザクションの場合、受け取ら
れる応答のうちの１つに、要求されたコヒーレンシ単位
に対応するデータを含めることができることに留意され
たい。要求エージェント１００は、ＳＭＰバス２０上で
読取りトランザクションを再発行し、さらにホーム・エ
ージェント１０２へコヒーレンシ完了を送る。それに続
いて、要求エージェント１００はアイドル状態１４８に
遷移する。次いで、図８に示した状態マシンを使用し
て、要求エージェント１００によって新しいトランザク
ションを処理することができる。

【００８９】逆に、書込みトランザクションには書込み
アクティブ状態１５０および無視書込み再発行状態１５
２が使用される。コンピュータ・システム１０のある種
の書込みトランザクションでは、ネットワーク１４上で
コヒーレンシ活動が開始されても、無視信号７０はアサ
ートされない。たとえば、入出力書込みトランザクショ
ンは無視されない。書込みデータは、システム・インタ
フェース２４へ転送され、そこに記憶される。ＳＭＰバ
ス２０上での書込みトランザクションのデータ・フェー
ズよりも前にコヒーレンシ応答が受け取られた場合にシ
ステム・インタフェース２４へデータを転送できるよう
に、非無視書込みトランザクションには書込みアクティ
ブ状態１５０が使用される。対応するデータが受け取ら
れた後、要求エージェント１００は書込み完了状態１５
４に遷移する。書込み完了状態１５４中に、コヒーレン
シ完了応答がホーム・エージェント１０２へ送られる。
それ続いて、要求エージェント１００がアイドル状態１
４８に遷移する。

【００９０】無視された書込みトランザクションは、無
視書込み再発行状態１５２への遷移を介して処理され
る。無視書込み再発行状態１５２中に、要求エージェン
ト１００は、無視された書込みトランザクションをＳＭ
Ｐバス２０上で再発行する。このように、書込みデータ
を送信側プロセッサ１６から転送することができ、対応
する書込みトランザクションをプロセッサ１６によって
解除することができる。要求エージェント１００は、書
込みデータをコヒーレンシ完了と共に送信すべきかどう
かに応じて、無視書込みアクティブ状態１５６と無視書
込み完了状態１５８のどちらかに遷移する。無視書込み
アクティブ状態１５６は、書込みアクティブ状態１５０
と同様に、ＳＭＰバス２０からのデータ転送を待つため
に使用される。無視書込み完了状態１５８中に、ホーム
・エージェント１０２へコヒーレンシ完了が送られる。
それに続いて、要求エージェント１００がアイドル状態
１４８に遷移する。要求エージェント１００は、ＳＭＰ
入力待ち行列９４からトランザクションを受け取ると、
アイドル状態１４８から要求準備完了状態１４２に遷移
する。

【００９１】次に図９を参照すると、ホーム・エージェ
ント１０２に関する例示的な状態マシンを示すフローチ
ャート１６０が示されている。ホーム・エージェント１
０２は、それに対する複数の未処理の要求を処理できる
ように、フローチャート１６０で表した状態マシンの複
数の独立のコピーを含むことができる。しかし、一実施
形態によれば、複数の未処理の要求が同じコヒーレンシ
単位に影響を与えることはない。

【００９２】ホーム・エージェント１０２は、要求受信
状態１６２でコヒーレンシ要求を受け取る。この要求
は、コヒーレント要求とその他のトランザクション要求
のどちらかとして分類することができる。一実施形態に
よれば、他のトランザクション要求には、入出力読取り
要求および入出力書込み要求と、割り込み要求と、管理
要求を含めることができる。非コヒーレント要求は、状
態１６４の間にＳＭＰバス２０上でトランザクションを
送ることによって処理される。それに続いて、コヒーレ
ンシ完了が送られる。コヒーレンシ完了の受信時に、入
出力書込みトランザクションおよび割り込み許可トラン
ザクションによって、ホーム・ノード内のＳＭＰバス２
０上でデータ・トランザクションが送られる（データ専
用状態１６５）。データが転送されると、ホーム・エー
ジェント１０２はアイドル状態１６６に遷移する。別法
として、コヒーレンシ完了の受信時に、入出力読取りト
ランザクション、管理トランザクション、割り込み拒否
トランザクションによって、アイドル状態への遷移が行
われる。

【００９３】逆に、ホーム・エージェント１０２は、コ
ヒーレンシ要求を受け取ると検査状態１６８に遷移す
る。検査状態１６８は、コヒーレンシ要求の影響を受け
るコヒーレンシ単位に関してコヒーレンシ活動が進行中
であるかどうかを検出するために使用される。コヒーレ
ンシ活動が進行中である（すなわち、コヒーレンシ情報
がブロックされている）場合、ホーム・エージェント１
０２は、進行中のコヒーレンシ活動が完了するまで検査
状態１６８のままである。それに続いて、ホーム・エー
ジェント１０２は設定状態１７０に遷移する。

【００９４】設定状態１７０中に、ホーム・エージェン
ト１０２は、ブロックすべき影響を受けるコヒーレンシ
単位に対応するコヒーレンシ情報を記憶するディレクト
リ・エントリの状況を設定する。ブロック状況によっ
て、影響を受けるコヒーレンシ単位へのその後の活動の
進行が妨げられ、コンピュータ・システム１０のコヒー
レンシ・プロトコルが簡略化される。ホーム・エージェ
ント１０２は、受け取ったコヒーレンシ要求に対応する
トランザクションの読取り特性または書込み特性に応じ
て、読取り状態１７２または書込み応答状態１７４に遷
移する。

【００９５】ホーム・エージェント１０２は、読取り状
態１７２中に、読取りトランザクションに関して更新さ
れるコヒーレンシ・デマンドをスレーブ・エージェント
１０４に発行する。ホーム・エージェント１０２は、要
求エージェント１００からコヒーレンシ完了が受け取ら
れるまで読取り状態１７２のままであり、その後、ブロ
ック状況クリア状態１７６に遷移する。読取りを求める
コヒーレンシ要求が失敗する可能性のある実施形態で
は、ホーム・エージェント１０２は、読取りトランザク
ションの失敗を示すコヒーレンシ完了を受け取ると、影
響を受けるディレクトリ・エントリの状態をコヒーレン
シ要求の前の状態に復元する。

【００９６】書込み状態１７４中に、ホーム・エージェ
ント１０２は要求エージェント１００へコヒーレンシ応
答を送る。ホーム・エージェント１０２は、要求エージ
ェント１００からコヒーレンシ完了が受け取られるまで
応答書込み状態１７４のままである。コヒーレンシ完了
と共にデータが受け取られた場合、ホーム・エージェン
ト１０２は書込みデータ状態１７８に遷移する。別法と
して、ホーム・エージェント１０２は、データを含まな
いコヒーレンシ完了を受け取ったときに、ブロック状況
クリア状態１７６に遷移する。

【００９７】ホーム・エージェント１０２は、受け取っ
た書込みデータを転送するために、書込みデータ状態１
７８中にＳＭＰバス２０上で書込みトランザクションを
発行する。たとえば、書込みストリーム動作（後述）に
よって、データがホーム・エージェント１０２へ転送さ
れる。ホーム・エージェント１０２は、受け取ったデー
タを、記憶するためにメモリ２２へ送る。それに続い
て、ホーム・エージェント１０２はブロック状況クリア
状態１７６に遷移する。

【００９８】ホーム・エージェント１０２は、ブロック
状況クリア状態１７６で受け取ったコヒーレンシ要求の
影響を受けるコヒーレンシ単位に対応するコヒーレンシ
情報のブロック状況をクリアする。それに続いて、コヒ
ーレンシ情報にアクセスすることができる。非ブロック
・コヒーレンシ情報内に存在する状態は、前に受け取っ
たコヒーレンシ要求によって開始されたコヒーレンシ活
動を反映する。ホーム・エージェント１０２は、対応す
るコヒーレンシ情報のブロック状況をクリアすることに
よって、アイドル状態１６６に遷移する。ホーム・エー
ジェント１０２は、コヒーレンシ要求を受け取ると、ア
イドル状態１６６から受信要求状態１６２に遷移する。

【００９９】次に図１０を参照すると、スレーブ・エー
ジェント１０４に関する例示的な状態マシンを示すフロ
ーチャート１８０が示されている。スレーブ・エージェ
ント１０４は、受信状態１８２中にコヒーレンシ・デマ
ンドを受け取る。スレーブ・エージェント１０４は、コ
ヒーレンシ・デマンドに応答して、ＳＭＰバス２０上に
与えられるトランザクションを待機させる。このトラン
ザクションによって、キャッシュ１８およびプロセッサ
１６の内部のキャッシュの状態が、受け取ったコヒーレ
ンシ・デマンドに応じて変化する。スレーブ・エージェ
ント１０４は、このトランザクションを要求送信状態１
８４の間待機させる。

【０１００】応答送信状態１８６中に、スレーブ・エー
ジェント１０４は、トランザクションを開始した要求エ
ージェント１００へコヒーレンシ応答を送する。様々な
実施形態によれば、スレーブ・エージェント１０４が、
ＳＭＰバス２０に関するトランザクションを待機させ、
あるいはＳＭＰバス２０上のトランザクションが首尾良
く完了したときに要求送信状態１８４から応答送信状態
１８６に遷移できることに留意されたい。スレーブ・エ
ージェント１０４は、コヒーレンシ応答を送信した後、
アイドル状態１８８に遷移する。スレーブ・エージェン
ト１０４は、コヒーレンシ・デマンドを受け取るとアイ
ドル状態１８８から受信状態１８２に遷移することがで
きる。

【０１０１】次に図１１ないし１４を参照すると、例示
的なコヒーレンシ要求タイプ、コヒーレンシ・デマンド
・タイプ、コヒーレンシ応答タイプ、コヒーレンシ完了
タイプをリストしたいくつかの表が示されている。図１
１ないし１４の表に示したタイプは、コンピュータ・シ
ステム１０の一実施形態によって使用することができ
る。他の実施形態は、他の数組のタイプを使用すること
ができる。

【０１０２】図１１は、コヒーレンシ要求のタイプをリ
ストした表１９０である。第１の列１９２は、下記の図
１５で使用される各要求タイプのコードをリストしたも
のである。第２の列１９４は、コヒーレンシ要求タイプ
をリストしたものであり、第３の列１９６は、コヒーレ
ンシ要求の送信元を示すものである。図１２ないし１４
では、同様な列がコヒーレンシ・デマンド、コヒーレン
シ応答、コヒーレンシ完了に使用される。「Ｒ」は要求
エージェント１００を示し、「Ｓ」はスレーブ・エージ
ェント１０４を示し、「Ｈ」はホーム・エージェント１
０２を示す。

【０１０３】リード・ツー・シェア要求は、特定のＳＭ
Ｐノードにコヒーレンシ単位が存在せず、ＳＭＰバス２
０からコヒーレンシ単位へのトランザクションの性質
上、コヒーレンシ単位への読取りアクセスが必要である
ときに実行される。たとえば、キャッシュ可能読取りト
ランザクションではリード・ツー・シェア要求が実行さ
れる。一般的に言えば、リード・ツー・シェア要求と
は、共用状態のコヒーレンシ単位のコピーを求める要求
である。同様に、リード・ツー・オウン要求とは、所有
状態のコヒーレンシ単位のコピーを求める要求である。
他のＳＭＰノード内のコヒーレンシ単位のコピーは無効
状態に変更すべきである。リード・ツー・オウン要求
は、たとえばキャッシュ可能書込みトランザクションの
キャッシュ・ミスに応答して実行することができる。

【０１０４】読取りストリームおよび書込みストリーム
とは、コヒーレンシ単位全体の読取りまたは書込みを求
める要求である。これらの動作は通常、ブロック・コピ
ー動作に使用される。プロセッサ１６およびキャッシュ
１８は、読取りストリーム要求または書込みストリーム
要求に応答して与えられたデータはキャッシュしない。
その代わり、読取りストリーム要求の場合には、コヒー
レンシ単位がプロセッサ１６へのデータとして与えら
れ、書込みストリーム要求の場合にはメモリ２２にデー
タが書き込まれる。リード・ツー・シェア要求、リード
・ツー・オウン要求、読取りストリーム要求をＣＯＭＡ
動作（たとえば、ＲＴＳ、ＲＴＯ、ＲＳ）またはＮＵＭ
Ａ動作（たとえば、ＲＴＳＮ、ＲＴＯＮ、ＲＳＮ）とし
て実行できることに留意されたい。

【０１０５】書き直し要求は、コヒーレンシ単位のホー
ム・ノードにコヒーレンシ単位が書き込まれるときに実
行される。ホーム・ノードは、コヒーレンシ単位を書き
直す許可と共に応答する。コヒーレンシ単位は次いで、
コヒーレンシ完了と共にホーム・ノードに渡される。

【０１０６】無効要求は、他のＳＭＰノード内のコヒー
レンシ単位のコピーを無効化するために実行される。無
効化要求が生成される例示的なケースは、共用または所
有されているコヒーレンシ単位への書込みストリーム・
トランザクションである。書込みストリーム・トランザ
クションではコヒーレンシ単位が更新され、したがって
他のＳＭＰノード内のコヒーレンシ単位のコピーが無効
化される。

【０１０７】入出力読取りトランザクションおよび入出
力書込みトランザクションに応答して入出力読取り要求
および入出力書込み要求が送られる。入出力トランザク
ションは非コヒーレントである（すなわち、トランザク
ションはキャッシュされず、トランザクションに対して
コヒーレンシは維持されない）。入出力ブロック・トラ
ンザクションでは、通常の入出力トランザクションより
も大きな、データの一部が転送される。一実施形態で
は、ブロック入出力動作で６４バイトの情報が転送さ
れ、それに対して非ブロック入出力トランザクションで
８バイトが転送される。

【０１０８】フラッシュ要求では、コヒーレンシ単位の
コピーが無効化される。修正されたコピーはホーム・ノ
ードへ返される。割り込み要求は、リモートＳＭＰノー
ド内の特定の装置への割り込みを知らせるために使用さ
れる。割り込みは特定のプロセッサ１６に与えることが
でき、そのプロセッサは、割り込みに応答して所定のア
ドレスに記憶されている割り込みサービス・ルーチンを
実行することができる。管理パケットはノード間である
種のリセット信号を送るために使用される。

【０１０９】図１２は、例示的なコヒーレンシ・デマン
ド・タイプをリストした表１９８である。表１９０と同
様に、表１９８には列１９２、１９４、１９６が含まれ
る。リード・ツー・シェア・デマンドは、コヒーレンシ
単位の所有者へ搬送され、それによってその所有者は要
求側ノードへデータを送る。同様に、リード・ツー・オ
ウン・デマンドおよび読取りストリーム・デマンドによ
って、コヒーレンシ単位の所有者は要求側ノードへデー
タを送る。また、リード・ツー・オウン・デマンドによ
って、所有者は所有者ノード内のコヒーレンシ単位の状
態を無効に変更する。読取りストリーム・デマンドおよ
びリード・ツー・シェア・デマンドによって、所有者ノ
ードにおける状態が（修正から）所有に変更される。

【０１１０】無効化デマンドでは、対応するコヒーレン
シ単位は転送されない。その代わり、無効化デマンドで
はコヒーレンシ単位のコピーが無効化される。最後に、
管理デマンドは管理要求に応答して搬送される。各デマ
ンドが要求エージェント１００からの要求に応答してホ
ーム・エージェント１０２によって開始されることを留
意されたい。

【０１１１】図１３は、コンピュータ・システム１０の
一実施形態によって使用される例示的な応答タイプをリ
ストした表２００である。図１１および１２と同様に、
図１３はコヒーレンシ応答に関する列１９２、１９４、
１９６を含む。

【０１１２】データ応答とは、要求されたデータを含む
応答である。所有者スレーブ・エージェントは通常、コ
ヒーレンシ要求に関するデータ応答を与える。しかし、
ホーム・エージェントは入出力読取り要求に関するデー
タを与えることができる。

【０１１３】肯定応答は、特定のコヒーレンシ要求に関
連するコヒーレンシ・デマンドが完了したことを示す。
スレーブ・エージェントは通常、肯定応答を与えるが、
ホーム・エージェントは、ホーム・ノードがコヒーレン
シ単位の所有者であるときに肯定応答を（データと共
に）与える。

【０１１４】スレーブ所有なし応答、アドレス・マップ
なし応答、エラー応答は、エラーが検出されたときにス
レーブ・エージェント１０４によって搬送される。コヒ
ーレンシ単位の所有者としてホーム・エージェント１０
２によってスレーブが識別された場合およびスレーブが
もはやコヒーレンシ単位を所有していないときにスレー
ブ所有なし応答が送られる。対応するＳＭＰバス２０上
の装置が所有権を主張していないデマンドをスレーブが
受け取った場合にアドレス・マップなし応答が送られ
る。スレーブ・エージェントによって検出された他のエ
ラー条件はエラー応答を介して示される。

【０１１５】ホーム・エージェント１０２は、スレーブ
・エージェント１０４が使用できるエラー応答以外のエ
ラー応答を与えることができる。対応する要求がホーム
・エージェント１０２によるサービスを必要としていな
いことを示すために、ホーム・エージェント１０２によ
って否定肯定（ＮＡＣＫ）および否定応答（ＮＯＰＥ）
が使用される。ＮＡＣＫトランザクションを使用して、
対応する要求がホーム・ノードによって拒否されたこと
を示すことができる。たとえば、割り込み要求は、受信
側ノードによって割り込みが拒否された場合にＮＡＣＫ
を受け取る。受信側ノードによって割り込みが受け入れ
られた場合には肯定応答（ＡＣＫ）が搬送される。ＮＯ
ＰＥトランザクションは、受信側ノードによって記憶さ
れていないコヒーレンシ単位のための対応するフラッシ
ュ要求が搬送されたことを示すために使用される。

【０１１６】図１４は、コンピュータ・システム１０の
一実施形態による例示的なコヒーレンシ完了タイプを示
す表２０２である。図１４は、図１１ないし１３と同様
に、コヒーレンシ完了に関する列１９２、１９４、１９
６を含む。

【０１１７】データなしの完了は、特定の要求が完了し
たことを示す、要求エージェント１００からホーム・エ
ージェント１０２への信号として使用される。ホーム・
エージェント１０２は、これに応答して、対応するコヒ
ーレンシ情報をブロック解除する。ＳＭＰバス２０上の
異なるトランザクションに対応する２種類のデータ完了
が含まれている。一方のタイプの再発行トランザクショ
ンでは、ＳＭＰバス２０上でデータ・フェーズしか使用
されない。この再発行トランザクションは、一実施形態
では入出力書込みトランザクションおよび割り込みトラ
ンザクションに使用することができる。他方のタイプの
再発行トランザクションではアドレス・フェーズとデー
タ・フェーズの両方が使用される。書込みストリームや
書き直しなどのコヒーレント書込みは、アドレス・フェ
ーズとデータ・フェーズの両方を含む再発行トランザク
ションを使用することができる。最後に、要求された状
態を得ることに失敗した読取り要求に関する、失敗を示
す完了が含まれている。

【０１１８】次に図１５を参照すると、ＳＭＰバス２０
上の様々なトランザクションに対するコヒーレンシ活動
を示す表２１０が示されている。表２１０は、他のＳＭ
Ｐノード１２へ要求を送信させるトランザクションを示
す。ＳＭＰノード内で完了するトランザクションは示さ
れていない。列内の「−」は、特定の行内で考えられる
ケースではその列に関して実行される活動がないことを
示す。要求エージェント１００によってＳＭＰバス２０
上で受け取られるトランザクションを示すトランザクシ
ョン列２１２が含まれている。ＭＴＡＧ列２１４は、ト
ランザクションに対応するアドレスによってアクセスさ
れるコヒーレンシ単位のＭＴＡＧの状態を示す。図の状
態は、前述のＭＯＳＩ状態と「ｎ」状態とを含む。
「ｎ」状態は、コヒーレンシ単位が、トランザクション
が開始されたＳＭＰノードではＮＵＭＡモードでアクセ
スされることを示す。したがって、コヒーレンシ単位の
ローカル・コピーは要求側ノード・メモリには記憶され
ない。その代わり、コヒーレンシ単位は、ホームＳＭＰ
ノード（または所有者ノード）から転送され、メモリ２
２に記憶されずに要求側プロセッサ１６またはキャッシ
ュ１８へ送られる。

【０１１９】要求列２１６は、トランザクションのアド
レスによって識別されるホーム・エージェントへ送られ
るコヒーレンシ要求をリストしたものである。ホーム・
エージェント１０２は、列２１６にリストしたコヒーレ
ンシ要求を受け取ると、ディレクトリ６６に記録されて
いる要求側ノードのコヒーレンシ単位の状態を検査す
る。Ｄ列２１８は、要求側ノードに関して記録されるコ
ヒーレンシ単位の現状態をリストしたものであり、Ｄ’
列２２０は、受け取ったコヒーレンシ要求に応答してホ
ーム・エージェント１０２によって更新された、要求側
ノードに関して記録されるコヒーレンシ単位の状態をリ
ストしたものである。ホーム・エージェント１０２は、
コヒーレンシ単位の所有者への第１のコヒーレンシ・デ
マンドと、コヒーレンシ単位の共用コピーを維持してい
るノードへの追加コヒーレンシ・デマンドを生成するこ
とができる。所有者へ送られるコヒーレンシ・デマンド
を列２２２に示し、それに対して共用ノードへ送られる
コヒーレンシ・デマンドを列２２４に示す。さらに、ホ
ーム・エージェント１０２は要求側ノードへコヒーレン
シ応答を送ることができる。ホーム・エージェント応答
を列２２６に示す。

【０１２０】コヒーレンシ単位の所有者として示された
ＳＭＰノード内のスレーブ・エージェント１０４は、列
２２８に示したようにコヒーレンシ応答を送る。共用ノ
ードとして示されたノード内のスレーブ・エージェント
１０４は、受け取ったコヒーレンシ・デマンドで示され
た状態変化を実行した後に、列２３０に示したコヒーレ
ンシ応答を用いて、列２２４に示したコヒーレンシ・デ
マンドに応答する。

【０１２１】要求エージェント１００は、適当な数のコ
ヒーレンシ応答を受け取ると、ホーム・エージェント１
０２へコヒーレンシ完了を送る。様々なトランザクショ
ンに使用されるコヒーレンシ完了を列２３２に示す。

【０１２２】一例を挙げると、行２３４は、対応するＭ
ＴＡＧ状態が無効であるＳＭＰバス２０上のリード・ツ
ー・シェア・トランザクションに対するコヒーレンシ活
動を示す。対応する要求エージェント１００は、リード
・ツー・シェア・トランザクションに関連付けられたグ
ローバル・アドレスで識別されたホーム・ノードへリー
ド・ツー・シェア・コヒーレンシ要求を送る。行２３４
に示したケースでは、ホーム・ノードのディレクトリ
は、要求側ノードがデータを無効状態で記憶しているこ
とを示す。要求側ノードに関するホーム・ノードのディ
レクトリ内の状態は共用に更新され、ホーム・エージェ
ント１０２により、ディレクトリによって所有者として
示されたノードへリード・ツー・シェア・コヒーレンシ
・デマンドが送られる。トランザクションが共用状態を
得ようとするので、共用者へはデマンドは送信されな
い。所有者ノード内のスレーブ・エージェント１０４
は、コヒーレンシ単位に対応するデータを要求側ノード
へ送る。要求側ノード内の要求エージェント１００は、
データを受け取るとホーム・ノード内のホーム・エージ
ェント１０２へコヒーレンシ完了を送る。したがって、
トランザクションが完了する。

【０１２３】Ｄ列２１８に示した状態がＭＴＡＧ列２１
４の状態に合致しないことがあることに留意されたい。
たとえば、行２３６は、ＭＴＡＧ列２１４では無効状態
のコヒーレンシ単位を示す。しかし、Ｄ列２１８内の対
応する状態は、修正でも、あるいは所有でも、あるいは
共用でもよい。そのような状況が発生するのは、コヒー
レンシ単位への現トランザクションに関するＭＴＡＧ６
８へのアクセスがアドレス・バス５８上で実行されると
きに、コヒーレンシ単位に関する要求側ノードからの前
のコヒーレンシ要求がコンピュータ・システム１０内で
未処理であるときである。しかし、特定のアクセス時に
ディレクトリ・エントリがブロックされるので、未処理
の要求は、現要求によるディレクトリ６６のアクセスよ
りも前に完了する。このため、生成されるコヒーレンシ
・デマンドは、（ディレクトリがアクセスされるときの
ＭＴＡＧ状態に合致する）ディレクトリ状態に依存す
る。行２３６に示した例では、コヒーレンシ単位が現
在、要求側ノードに存在していることをディレクトリが
示しているので、リード・ツー・シェア要求は、単に要
求側ノード内のＳＭＰバス２０上で読取りトランザクシ
ョンを再発行することによって完了することができる。
したがって、ホーム・ノードは、応答カウント１を含
め、要求に肯定応答し、それに続いて要求側ノードは読
取りトランザクションを再発行することができる。さら
に、表２１０には多数のタイプのトランザクションがリ
ストされているが、コンピュータ・システム１０の様々
な実施形態に応じて他のトランザクションを使用できる
ことに留意されたい。

【０１２４】同期 次に図１６を参照すると、システム・インタフェース２
４の一実施形態の一部のブロック図が示されている。要
求エージェント１００が詳しく示されている。ＳＭＰ入
力待ち行列９４、ＳＭＰ ＰＩＱ９６、ＳＭＰ出力待ち
行列９２、トランザクション・フィルタ９８も示されて
いる。トランザクション・フィルタ９８は、ＳＭＰバス
２０、ＳＭＰ入力待ち行列９４、ＳＭＰ ＰＩＱ９６、
要求エージェント１００に結合される。ＳＭＰ出力待ち
行列９２、ＳＭＰ入力待ち行列９４、ＳＭＰ ＰＩＱ９
６は要求エージェント１００にも結合される。

【０１２５】無視信号７０がアサートされた、ＳＭＰバ
ス２０上に与えられた各トランザクションは、後で再発
行できるようにシステム・インタフェース２４によって
記憶される。前述のように、影響を受けるコヒーレンシ
単位に対するアクセス権ではトランザクションをローカ
ルに完了することができない場合に無視信号７０を発行
することができる。無視信号７０は、同じサブノード５
０からの前のトランザクションがシステム・インタフェ
ース２４内で未処理である場合にも発行することができ
る。さらに、無視信号７０は他の理由（待ち行列が満杯
になることなど）でアサートすることができる。

【０１２６】要求エージェント１００は、複数の独立の
制御装置３１０Ａないし３１０Ｎを備える。各制御装置
３１０は、図８に示したフローチャートを使用する状態
マシンを備える。制御装置３１０Ａないし３１０Ｎは、
ＳＭＰ入力待ち行列９４またはＳＭＰ ＰＩＱ９６から
の特定のトランザクションに関するコヒーレンシ活動を
開始し（たとえば、コヒーレンシ要求を実行し）、受信
側応答を介して、コヒーレンシ活動がいつ完了するかを
判定することができる。開始制御装置３１２は、制御装
置３１０Ａないし３１０Ｎによって処理されるトランザ
クションをＳＭＰ入力待ち行列９４およびＳＭＰ ＰＩ
Ｑ９６から選択する。ＳＭＰ入力待ち行列９４もＳＭＰ
ＰＩＱ９６も他方よりも高い優先順位を無条件で与え
られることがなく、少なくとも１つの制御装置３１０Ａ
ないし３１０Ｎが入出力動作の実行に割り振られないか
ぎり、任意の選択基準を使用することができる。

【０１２７】開始制御装置３１２は、制御装置３１０に
よって処理されるトランザクションを選択するだけでな
く、開始すべき同期動作が選択されたことを第２の制御
装置３１４に知らせる。ＳＭＰ入力待ち行列９４または
ＳＭＰ ＰＩＱ９６から同期動作が選択されると、開始
制御装置３１２と制御装置３１４との間に結合された同
期線３１６上の同期信号がアサートされる。制御装置３
１４は、同期ベクトル制御レジスタ３１８を管理し、同
期動作の完了時に同期動作をＳＭＰ出力待ち行列９２に
再発行する。

【０１２８】制御装置３１４は、同期線３１６上のアサ
ートされた同期信号を受け取ると、どの制御装置３１０
が現在コヒーレンシ活動を実行しているか（すなわち、
アイドル状態でない制御装置）を制御レジスタ３１８に
記録させる。一実施形態では、制御レジスタ３１８は複
数のビットを含む。各ビットは１つの制御装置３１０に
対応する。ビットがセットされている場合、対応する制
御装置３１０Ａないし３１０Ｎは、制御装置３１４が同
期動作を開始する前に開始されたコヒーレンシ活動を実
行している。ビットがクリアされている場合、対応する
制御装置３１０Ａないし３１０Ｎはアイドル状態である
か、あるいは制御装置３１４が同期動作を開始した後に
開始されたコヒーレンシ活動を実行している。各制御装
置３１０は、制御レジスタ３１８へのアイドル線（たと
えば、制御装置３１０Ａからのアイドル線３２２Ａ）を
備える。アイドル線３２２上のアイドル信号がアサート
されると、制御レジスタ３１８内のアイドル状態の制御
装置３１０に対応するビットがクリアされる。

【０１２９】制御装置３１４は、レジスタ３１８の制御
の状態を監視する。各ビットがリセットされていると
き、各制御装置３１０は少なくとも１度はアイドル状態
になっている。したがって、同期動作の開始時に未処理
であったコヒーレンシ活動は完了している。具体的に
は、コヒーレンシ活動に対応するトランザクションはグ
ローバルに実行されている。したがって、同期動作が完
了する。制御装置３１４は、同期動作をＳＭＰ出力待ち
行列９２に再発行し、それに続いてＳＭＰノード内でト
ランザクション完了を再発行する。さらに具体的には、
同期トランザクションが開始側プロセッサからクリアさ
れる。したがって、開始側プロセッサは、（たとえば、
同期動作に続いてプロセッサ・レベルの同期を挿入する
ことによって）同期動作がいつ完了したかを判定するこ
とができる。同期動作を使用する例示的なコード・シー
ケンスを下記に示す。

【０１３０】一実施形態では、同期動作は、（他のトラ
ンザクションと同様に）ＳＭＰバス２０上で同期動作が
実行されるときにＳＭＰ入力待ち行列９４に入れられ
る。ＳＭＰバス２０上の同期動作に対して無視信号７０
もアサートされる。

【０１３１】この実施形態では、要求エージェント１０
０が一度に１つの同期動作しか受け入れないように構成
されることに留意されたい。さらに、コヒーレント同期
と入出力同期の２種類の同期動作が定義される。コヒー
レント同期は、ＳＭＰ入力待ち行列９４に置かれたトラ
ンザクションの同期をとる。別法として、入出力同期
は、入出力トランザクション（すなわち、ＳＭＰ ＰＩ
Ｑ９６に置かれたトランザクション）の同期をとる。

【０１３２】また、制御装置３１０はさらに、エラーが
検出されたときに使用できるフリーズ状態を使用するこ
とができる。制御装置３１０によって処理中のトランザ
クションに関してエラーが検出された場合、制御装置
は、フリーズ状態に遷移し、制御レジスタへのソフトウ
ェア更新によって解除されるまでその状態のままにな
る。このように、エラーを判定する際の助けとするため
に、（状態マシンによって記憶されている）エラーが検
出されたトランザクションに関する情報にアクセスする
ことができる。同期動作を完了できるようにするという
点では、フリーズ状態を開始することは、アイドル状態
を開始することに等しい。

【０１３３】次に図１７を参照すると、コンピュータ・
システム１０の一実施形態による例示的な非同期動作を
リストした表３３０が示されている。列３３２は非同期
トランザクションをリストしたものである。列３３４
は、ＳＭＰバス２０上のトランザクションのコード化を
リストしたものである。最後に、列３３６は、特定の非
同期動作の同期をとるために使用される同期動作をリス
トしたものである。

【０１３４】リモート・ノードへの書込みの性能特性を
向上させるために高速書込みストリーム非同期動作が使
用される。高速書込みストリーム動作を実行すると、シ
ステム・インタフェース２４によって、開始側プロセッ
サは、影響を受けるコヒーレンシ単位への書込み許可を
得るために必要とされるコヒーレンシ活動を実行する前
にシステム・インタフェース２４へデータを転送してお
くことができる。このように、高速書込みストリーム動
作によって消費されるプロセッサ資源を、他の方法で可
能なよりも迅速に解放することができる。列３３４に示
したように、高速書込みストリーム動作は、図のように
コード化されたアドレスの上位５ビットを有する書込み
ストリームとしてコード化される。「ｎｎ」は、アドレ
スのホーム・ノードを識別する。コヒーレント同期動作
（「ＷＳ＿ＳＣ」）は、高速書込みストリーム動作の同
期をとるために使用される。

【０１３５】例示的な実施形態で使用される第２の非同
期動作はフラッシュ動作である。システム・インタフェ
ース２４によってフラッシュ動作が検出されると、影響
を受けるコヒーレンシ装置（ＳＭＰノードに記憶されて
いる場合）がフラッシュされる。言い換えれば、コヒー
レンシ単位が再びホーム・ノードに記憶され、コヒーレ
ンシ単位のＭＴＡＧが無効にセットされる。例示的な実
施形態では、フラッシュ動作は、列３３４に示したよう
にコード化されたアドレスの上位５ビットを有する書込
みストリーム動作としてコード化される。フラッシュ・
コマンドは書込みストリーム・コード化を使用する。た
だし、書込みストリームに対応するデータは破棄され
る。高速書込みストリームと同様に、システム・インタ
フェース２４によって、フラッシュ動作をグローバルに
実行する前にデータを転送しておくことができる。ＷＳ
＿ＳＣを使用してフラッシュ動作の同期がとられる。

【０１３６】他の非同期動作はソフトウェア事前取り込
み動作である。ソフトウェア事前取り込み動作は、実際
にこの動作にアクセスする動作を実行する前にローカル
ＳＭＰノード１２Ａないし１２Ｄへコヒーレンシ単位を
転送しておくために使用される。コンピュータ・システ
ムの性能は、必要なコヒーレンシ活動を実行し、コヒー
レンシ単位を、ノード内で実行されるプログラムによっ
て実際に使用される前に取り込むことによって向上させ
ることができる。事前取り込み動作は、列３３４に示し
たようにコード化された上位５ビットを有する書込みス
トリーム動作としてコード化される。「ｍ」ビットは、
事前取り込みのモード、すなわち共用または修正であ
る。コヒーレンシ単位は、更新するために事前に取り込
む場合は修正状態で事前に取り込むことができる。一
方、コヒーレンシ単位は、単に読取りアクセスのために
事前に取り込むことができる。そのような事前取り込み
は、共用状態で実行することができる。フラッシュ動作
と同様に、事前取り込み動作のためにプロセッサによっ
て与えられたデータが破棄され、対応するコヒーレンシ
活動が完了する前にこのデータを転送しておくことがで
きる。ＷＳ＿ＳＣ同期コマンドを使用して、事前取り込
み活動の同期がとられる。

【０１３７】送信元ブロックから宛先ブロックへのブロ
ック・コピー動作のスループットを向上させるためにコ
ピー非同期動作が実施される。宛先ブロックはコピー動
作のローカル物理アドレスによって識別され、送信元ブ
ロックは、それに対応するグローバル・アドレスによっ
て識別される。システム・インタフェース２４は、コピ
ー動作を検出すると、送信元ブロックをローカル・ノー
ドへ転送する。コピー動作は、列３３４に示したように
アドレスの上位５ビットを有する書込みストリーム動作
としてコード化される。事前取り込み動作およびフラッ
シュ動作と同様に、書込みストリーム動作のためにプロ
セッサによって送られたデータは破棄される。ＷＳ＿Ｓ
Ｃ動作を使用してコピー動作の同期がとられる。管理動
作も非同期動作であり、ＷＳ＿ＳＣ動作を使用して管理
動作の同期がとられる。

【０１３８】最後に、ネットワーク１４上の入出力書込
み動作に応答して入出力活動が開始される前に開始側プ
ロセッサから対応するデータが転送されるという点で、
リモート入出力書込み動作は非同期的に実行される。入
出力同期動作（「ＷＳ＿ＳＰ」）を使用して入出力書込
み動作の同期がとられる。

【０１３９】例示的な実施形態の同期動作は、書込みス
トリーム動作としてもコード化される。ただし、ＳＭＰ
バス２０上で同期コマンドを搬送する任意のコード化を
使用することができる。具体的に言えば、例示的な実施
形態では、ＷＳ＿ＳＣ動作は、最上位７アドレス・ビッ
トが（バイナリで）０１１１１００としてコード化され
る書込みストリーム動作としてコード化される。ＷＳ＿
ＳＰ動作は、最上位７アドレス・ビットが（バイナリ
で）０１１１１０１としてコード化される書込みストリ
ーム動作としてコード化される。代替実施形態は、特殊
コード化入出力読取り動作を使用して同期を実行するこ
とができる。入出力読取り動作が検出されると、入出力
読取り動作に関するデータが返される前に、すでに受け
取られているトランザクションが完了する。

【０１４０】次に図１８を参照すると、同期動作の使用
法を示す例示的なコード・シーケンス３４０が示されて
いる。この例には、ＳＰＡＲＣマイクロプロセッサから
の命令が含まれる。プログラム内の動作の順序（「プロ
グラム順」）は矢印３４２によって示されている。この
例では、いくつかの高速書込み動作が実行される（図１
８に示した「ＷＳ＿ＦＷ」動作）。コード・シーケンス
は、一連の高速書込みストリーム動作の完了時にこれら
の動作の完了の同期をとるためのＷＳ＿ＳＣ動作を含
む。ＭＥＭＢＡＲ命令自体に続いてメモリ動作を開始す
る前にＷＳ＿ＳＣ動作を確実に完了しておくためのＭＥ
ＭＢＡＲ命令も含まれている。

【０１４１】一般に、ＷＳ＿ＳＣ動作はシステム・レベ
ル同期動作の例である。ＷＳ＿ＳＣ動作によって、ＷＳ
＿ＳＣ動作が実行されるＳＭＰノード１２Ａないし１２
Ｄのシステム・インタフェース２４で同期が行われる。
このように、ノードの同期がとられる。しかし、プロセ
ッサ自体の同期は、プロセッサ・レベル同期動作を使用
して実行される。プロセッサ・レベル同期動作では、ノ
ードの同期はとられず、その動作が実行されるプロセッ
サ１６の同期がとられる。図１８のようにシステム・レ
ベル同期を対にすることによって、コンピュータ・シス
テムの各レベルの完全な同期を達成することができる。

【０１４２】図１９は、ＷＳ＿ＳＰ動作を入出力書込み
動作と共に使用することを示す例示的なコード・シーケ
ンス３５０を示す。命令のプログラム順は矢印３５２で
示されている。コード・シーケンス３５０は、コード・
シーケンス３４０と同様に、システム・レベル同期動作
とプロセッサ・レベル同期動作とを含む。コード・シー
ケンス３５０は、システム・レベル同期動作の前にプロ
セッサ・レベル同期動作を含む。システム・レベル同期
動作の前のプロセッサ・レベル同期動作によって、シス
テム・レベル同期動作の前に確実に、ＳＭＰバス２０へ
の入出力書込み動作が実行される。システム・レベル同
期動作の前のプロセッサ・レベル同期動作を使用するの
は、例示した実施形態が、通常の（すなわち、非入出
力）アドレスへの特殊コード化書込みストリーム動作を
使用するからである。ＳＰＡＲＣアーキテクチャでは、
入出力トランザクションと通常のトランザクションを順
序付ける必要はない。したがって、図１９に示した例で
は、システム・レベル同期の前と後の両方にプロセッサ
・レベル同期が必要とされる。

【０１４３】上記の例示的な実施形態ではＳＭＰノード
１２について説明したが、一般的に言えば、コンピュー
タ・システム１０の実施形態は１つまたは複数の処理ノ
ードを含むことができる。本明細書では、処理ノード
は、少なくとも１つのプロセッサと対応するメモリとを
含む。他の処理ノードと通信するための回路も含まれ
る。コンピュータ・システム１０の実施形態に複数の処
理ノードが含まれるとき、処理ノード内の対応するメモ
リは分散共用メモリを形成する。処理ノードはリモート
処理ノードまたはローカル処理ノードと呼ぶことができ
る。処理ノードは、特定のプロセッサを含まない場合、
その特定のプロセッサに対してリモート処理ノードであ
る。逆に、特定のプロセッサを含む処理ノードは、その
特定のプロセッサのローカル処理ノードである。

【０１４４】上記の開示によって、分散共用メモリ・コ
ンピュータ・システム用の同期方法および装置について
説明した。このコンピュータ・システムによって非同期
動作を使用することができ、必要に応じ同期動作を介し
て非同期動作の完了を検証することができるので有利で
ある。コンピュータ・システムの性能は、非同期動作の
うちで最も効率的な動作を介して向上させることがで
き、同期動作を介して特定のプログラムを正しく動作さ
せることができる。

【０１４５】当業者には、上記の開示を完全に理解した
後に多数の変形形態および修正形態が明らかになろう。
たとえば、本明細書に示した様々なブロックおよび構成
要素はハードウェア実施形態に関して説明したが、代替
実施形態では、ハードウェア機能のすべてまたは一部を
ソフトウェアで実施することができる。特許請求の範囲
は、すべてのそのような変形形態および修正形態を包含
するものと解釈されるものである。

【図面の簡単な説明】

【図１】 マルチプロセッサ・コンピュータ・システム
のブロック図である。

【図２】 図１に示したコンピュータ・システムの一実
施形態によってサポートされる非一様メモリ・アーキテ
クチャを示す概念ブロック図（Ａ）と図１に示したコン
ピュータ・システムの一実施形態によってサポートされ
るキャッシュ専用メモリ・アーキテクチャを示す概念ブ
ロック図（Ｂ）である。

【図３】 図１に示した対称型多重処理ノードの一実施
形態のブロック図である。

【図４】 図３に示したディレクトリの一実施形態に記
憶された例示的なディレクトリ・エントリを示す図であ
る。

【図５】 図１に示したシステム・インタフェースの一
実施形態のブロック図である。

【図６】 要求エージェントとホーム・エージェントと
スレーブ・エージェントとの間の通常のコヒーレンシ動
作に応答して実行される活動を示す図である。

【図７】 プロセッサからのリード・ツー・オウン要求
に応答して実行される例示的なコヒーレンシ動作を示す
図である。

【図８】 図５に示した要求エージェントの一実施形態
に関する例示的な状態マシンを示すフローチャートであ
る。

【図９】 図５に示したホーム・エージェントの一実施
形態に関する例示的な状態マシンを示すフローチャート
である。

【図１０】 図５に示したスレーブ・エージェントの一
実施形態に関する例示的な状態マシンを示すフローチャ
ートである。

【図１１】 システム・インタフェースの一実施形態に
よる要求タイプをリストした表である。

【図１２】 システム・インタフェースの一実施形態に
よるデマンド・タイプをリストした表である。

【図１３】 システム・インタフェースの一実施形態に
よる応答タイプをリストした表である。

【図１４】 システム・インタフェースの一実施形態に
よる完了タイプをリストした表である。

【図１５】 システム・インタフェースの一実施形態に
よる、プロセッサによって実行される様々な動作に応答
して実行されるコヒーレンシ動作を表す表である。

【図１６】 図１に示したシステム・インタフェースの
一部の一実施形態のブロック図である。

【図１７】 図１に示したコンピュータ・システムの一
実施形態によって使用される非同期動作を、非同期動作
の同期をとるために使用される同期動作と共に示す表で
ある。

【図１８】 図１７に示した同期動作のうちの１つを使
用する例示的なコード・シーケンスを示す図である。

【図１９】 図１７に示した同期動作のうちの他の１つ
の動作を使用する例示的なコード・

【符号の説明】

１０ コンピュータ・システム １２ ＳＭＰノード １４ ポイント・ツー・ポイント・ネットワーク １６ プロセッサ １８ 外部キャッシュ ２０ ＳＭＰバス ２２ メモリ ２４ システム・インタフェース ２６ 入出力インタフェース

【手続補正書】

【提出日】平成９年１２月５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図 １】

【図 ４】

【図 １２】

【図 ２】

【図 １８】

【図 １９】

【図 ３】

【図 ５】

【図 １４】

【図 ６】

【図 ７】

【図 ８】

【図 １７】

【図 ９】

【図 １０】

【図 １１】

【図 １３】

【図 １５】

【図 １６】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ロバート・シー・ザック，ジュニア アメリカ合衆国・02173・マサチューセッ ツ州・レキシントン・スプリング ストリ ート・58 (72)発明者 ショウ−ウェン・ヤン アメリカ合衆国・01742・マサチューセッ ツ州・コンコード・カテリナ ハイツ・ 385 (72)発明者 アレキザンダー・グゾヴスキー アメリカ合衆国・01852・マサチューセッ ツ州・ローウェル・ボーデン ストリー ト・130・210番 (72)発明者 ウイリアム・エイ・ニシーム アメリカ合衆国・03087・ニュー ハンプ シャー州・ウィンダム・ローウェル ロー ド・８ (72)発明者 モニカ・シー・ウォン−チャン アメリカ合衆国・01742・マサチューセッ ツ州・コンコード・ターベル スプリング ロード・73 (72)発明者 ヒェン・ニューエン アメリカ合衆国・02160・マサチューセッ ツ州・ニュートン・ウォータータウン ス トリート・621・アパートメント 26

Claims (21)

【特許請求の範囲】
1. 【請求項１】 処理ノードであって、 同期コマンドを実行するように構成されたプロセッサ
   と、 前記プロセッサから前記同期コマンドを受け取るように
   結合され、前記同期コマンドを受け取ったときに同期動
   作を実行するように構成された、要求エージェントとを
   備えることを特徴とする処理ノード。
2. 【請求項２】 前記同期コマンドが、所定のアドレスへ
   の書込み動作を含むことを特徴とする請求項１に記載の
   処理ノード。
3. 【請求項３】 前記要求エージェントが、複数の制御装
   置を備え、前記複数の制御装置がそれぞれ、トランザク
   ションに関するコヒーレンシ活動を開始するように構成
   され、前記複数の制御装置が、それぞれの異なるトラン
   ザクションに並行して作用するように構成されることを
   特徴とする請求項２に記載の処理ノード。
4. 【請求項４】 前記複数の制御装置のそれぞれが、コヒ
   ーレンシ要求を搬送し前記トランザクションに関する１
   つまたは複数のコヒーレンシ応答を受け取るように構成
   されることを特徴とする請求項３に記載の処理ノード。
5. 【請求項５】 前記要求エージェントが、前記複数の制
   御装置がそれぞれ、前記書込みトランザクションを受け
   取った後に少なくとも１度だけアイドル状態を開始した
   ことを判定することによって前記同期を実行することを
   特徴とする請求項３に記載の処理ノード。
6. 【請求項６】 前記要求エージェントがさらに、同期制
   御ベクトル・レジスタを備え、前記同期制御ベクトル・
   レジスタが、前記複数の制御装置のうちの１つに対応す
   るビットを含み、前記ビットが、前記複数の制御装置の
   うちの前記１つがコヒーレンシ活動を実行している場
   合、前記書込みトランザクションを受信したときにセッ
   トされることを特徴とする請求項５に記載の処理ノー
   ド。
7. 【請求項７】 前記複数の制御装置のうちの前記１つ
   が、それ自体が前記アイドル状態を開始していることを
   示すように構成され、前記ビットが、前記複数の制御装
   置のうちの前記１つが前記アイドル状態を開始している
   ことが前記複数の制御装置のうちの前記１つによって示
   されたときにクリアされることを特徴とする請求項６に
   記載の処理ノード。
8. 【請求項８】 前記要求エージェントがさらに、待ち行
   列を備え、前記要求エージェントが、前記書込みトラン
   ザクションが前記待ち行列の先頭に到達したときに前記
   同期を開始するように構成されることを特徴とする請求
   項３に記載の処理ノード。
9. 【請求項９】 さらに、前記同期の実行時に前記書込み
   トランザクションを再発行するように構成された第２の
   制御装置を備えることを特徴とする請求項８に記載の処
   理ノード。
10. 【請求項１０】 前記待ち行列が、コヒーレント・トラ
    ンザクションを格納する第１のトランザクション待ち行
    列と、入出力トランザクションを格納する第２のトラン
    ザクション待ち行列とを備えることを特徴とする請求項
    ８に記載の処理ノード。
11. 【請求項１１】 前記同期が、前記特定の所定のアドレ
    スが第１の特定の所定のアドレスを含む場合にコヒーレ
    ント・トランザクションのために実行され、前記書込み
    動作が、前記プロセッサからの受信時に前記第１のトラ
    ンザクション待ち行列に挿入されることを特徴とする請
    求項１０に記載の処理ノード。
12. 【請求項１２】 前記同期が、前記特定の所定のアドレ
    スが第２の特定の所定のアドレスを含む場合に入出力ト
    ランザクションのために実行され、前記書込み動作が、
    前記プロセッサからの受信時に前記第２のトランザクシ
    ョン待ち行列に挿入されることを特徴とする請求項１１
    に記載の処理ノード。
13. 【請求項１３】 同期を実行する方法であって、 処理ノード内のプロセッサで同期動作を実行すること
    と、 前記処理ノード内の要求エージェントで前記同期動作を
    受け取ることと、 前記受信の前に前記要求エージェントによって開始され
    たコヒーレンシ活動が完了するのを待つことと、 前記処理ノード内で前記同期動作を再発行し、それによ
    って前記同期動作を完了することを含むことを特徴とす
    る方法。
14. 【請求項１４】 前記同期動作が、特定の所定のアドレ
    スを有する書込みトランザクションを含むことを特徴と
    する請求項１３に記載の方法。
15. 【請求項１５】 前記書込みトランザクションが、書込
    みストリーム・トランザクションを含むことを特徴とす
    る請求項１４に記載の方法。
16. 【請求項１６】 前記要求エージェントが、コヒーレン
    シ活動を並行して開始するように構成された前記要求エ
    ージェント内の複数の制御装置のうちの１つに対応する
    ビットを有する同期制御ベクトル・レジスタを備えるこ
    とを特徴とする請求項１３に記載の方法。
17. 【請求項１７】 前記待機が、前記複数の制御装置のう
    ちの前記１つがアイドル状態を開始したときに前記ビッ
    トをクリアすることを含むことを特徴とする請求項１６
    に記載の方法。
18. 【請求項１８】 前記要求エージェントがさらに、待ち
    行列を備えることを特徴とする請求項１６に記載の方
    法。
19. 【請求項１９】 前記待機が、前記同期動作が前記待ち
    行列の先頭に到達したときに開始されることを特徴とす
    る請求項１８に記載の方法。
20. 【請求項２０】 同期方法であって、 少なくとも１つの非同期動作を実行することと、 前記非同期動作に続いてシステム・レベル同期動作を実
    行することと、 前記システム・レベル同期動作に続いてプロセッサ・レ
    ベル同期動作を実行することとを含むことを特徴とする
    方法。
21. 【請求項２１】 コンピュータ・システムであって、 要求エージェントと少なくとも１つのプロセッサとを含
    み、前記要求エージェントが前記プロセッサによって実
    行されるトランザクションに応答してコヒーレンシ要求
    を実行するように構成された第１の処理ノードと、 前記コヒーレンシ要求に応答してコヒーレンシ応答を実
    行するように構成されたスレーブ・エージェントを含む
    第２の処理ノードとを備え、 前記要求エージェントが、前記第１の処理ノード内で実
    行された同期動作の受信時に、前記要求エージェントか
    らの未処理のコヒーレンシ要求に関する前記コヒーレン
    シ応答が受け取られるまで、前記プロセッサによって実
    行されたトランザクションに対する追加コヒーレンシ要
    求を抑制するように構成されることを特徴とするコンピ
    ュータ・システム。