JPS617960A - バツフア無効化制御方式 - Google Patents
バツフア無効化制御方式Info
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- JPS617960A JPS617960A JP59128621A JP12862184A JPS617960A JP S617960 A JPS617960 A JP S617960A JP 59128621 A JP59128621 A JP 59128621A JP 12862184 A JP12862184 A JP 12862184A JP S617960 A JPS617960 A JP S617960A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの主記憶アクセス制御装置に係
り、特に中央処理装置に設けられるバッファの無効化制
御のための、主記憶アクセス制御装置における制御の改
良方式に関する。
り、特に中央処理装置に設けられるバッファの無効化制
御のための、主記憶アクセス制御装置における制御の改
良方式に関する。
計算機システムにおける中央処理装置の主記憶装置に対
するアクセスを実質的に高速化するために、中央処理装
置に比較的高速で小容量の記憶装置で構成されるバッフ
ァを設け、主記憶装置に記憶されているデータのコピー
を保持する技術が広く採用されている。
するアクセスを実質的に高速化するために、中央処理装
置に比較的高速で小容量の記憶装置で構成されるバッフ
ァを設け、主記憶装置に記憶されているデータのコピー
を保持する技術が広く採用されている。
このようなバッファにおいて、バッファに保持されてい
ない記憶アドレスのデータを主記憶装置から新たに読み
出す場合、あるいは他処理装置によって主記憶装置のデ
ータが更新された場合に、バッファに保持されている一
部のデータを無効とする処理が必要になる。
ない記憶アドレスのデータを主記憶装置から新たに読み
出す場合、あるいは他処理装置によって主記憶装置のデ
ータが更新された場合に、バッファに保持されている一
部のデータを無効とする処理が必要になる。
本発明は、カミるバッファの無効化処理に関連する中央
処理装置の処理負荷を軽減する等のために、主記憶アク
セス制御装置に設けられる制御機構の改良に関するもの
である。
処理装置の処理負荷を軽減する等のために、主記憶アク
セス制御装置に設けられる制御機構の改良に関するもの
である。
第２図は計算機システムの構成例を示すブロック図であ
る。本例システムは、２台の中央処理袋Ｗ１と、主記憶
装置２、主記憶アクセス制御装置３、入出力を制御する
チャネル処理装置４、システムの監視／保守等のための
諸装置からなるシステム監視装置５等から構成される。
る。本例システムは、２台の中央処理袋Ｗ１と、主記憶
装置２、主記憶アクセス制御装置３、入出力を制御する
チャネル処理装置４、システムの監視／保守等のための
諸装置からなるシステム監視装置５等から構成される。
中央処理装置１、チャネル処理装置４、システム監視装
置５は主記憶アクセス制御装Ｗ３にアクセス要求を発し
て、主記憶装置２にアクセスすることができる。
置５は主記憶アクセス制御装Ｗ３にアクセス要求を発し
て、主記憶装置２にアクセスすることができる。
中央処理装置１は前記の技術によるバッファを持ち、主
記憶装置２から読み出した一定長ブロックのデータを一
般に複数ブロック保持し、該中央処理装置ｌにおいて主
記憶装置２に対するアクセス要求が発生した場合に、ア
クセスすべきデータがバッファにある場合には、主記憶
装置２にアクセスすることなく、へソファ上のデータを
使用して処理を進める。
記憶装置２から読み出した一定長ブロックのデータを一
般に複数ブロック保持し、該中央処理装置ｌにおいて主
記憶装置２に対するアクセス要求が発生した場合に、ア
クセスすべきデータがバッファにある場合には、主記憶
装置２にアクセスすることなく、へソファ上のデータを
使用して処理を進める。
そのために、各中央処理装置１はそれぞれのバッファに
保持するデータブロックに対応して、各データブロック
の主記憶装置２上の記憶アドレス等を保持する手段（こ
れを以下においてＴＡＧＩとする）を持ち、主記憶装置
２からデータブロックを読み出してバッファに記憶する
とき、同時にＴＡＧＩにそのブロックの主記憶装置２上
の記憶アドレスを保持する。
保持するデータブロックに対応して、各データブロック
の主記憶装置２上の記憶アドレス等を保持する手段（こ
れを以下においてＴＡＧＩとする）を持ち、主記憶装置
２からデータブロックを読み出してバッファに記憶する
とき、同時にＴＡＧＩにそのブロックの主記憶装置２上
の記憶アドレスを保持する。
新たに主記憶装置２から読み出したデータブロックをバ
ッファに格納する場合に、バッファに空き場所が残って
いないときは、バッファに保持されているｌデータブロ
ックを無効にして、代わってその場所に新データブロッ
クを記憶し、又ＴＡＧＩの所要部分も更新する。
ッファに格納する場合に、バッファに空き場所が残って
いないときは、バッファに保持されているｌデータブロ
ックを無効にして、代わってその場所に新データブロッ
クを記憶し、又ＴＡＧＩの所要部分も更新する。
又、主記憶装置２にアクセスする何れかの装置によって
、主記憶装置２上のデータの更新が行われた場合に、そ
の記憶アドレスの古い内容のデータブロックをバッファ
に保持している中央処理装置１では、バッファ上のその
データプロ・ツクを無効にしなければならない。
、主記憶装置２上のデータの更新が行われた場合に、そ
の記憶アドレスの古い内容のデータブロックをバッファ
に保持している中央処理装置１では、バッファ上のその
データプロ・ツクを無効にしなければならない。
従って他の何れの装置による更新要求であっても、すべ
ての中央処理装置のバッファについて、バッファに上記
のような無効処理に該当するデータがあるか検査するこ
とが必要になる。
ての中央処理装置のバッファについて、バッファに上記
のような無効処理に該当するデータがあるか検査するこ
とが必要になる。
このようなバッファ上のデータの無効化処理のための中
央処理装置１の処理負荷を軽減するために主記憶アクセ
ス制御装置３内に、それに接続する中央処理装置１のＴ
ＡＧＩに対応して記憶アドレス等からなるタグ（以下こ
れをＴＡＧ２とする）を保持するタグ記憶装置（ＴＡＧ
２記憶装置）を含むＴＡＧ２制御回路６を設ける。
央処理装置１の処理負荷を軽減するために主記憶アクセ
ス制御装置３内に、それに接続する中央処理装置１のＴ
ＡＧＩに対応して記憶アドレス等からなるタグ（以下こ
れをＴＡＧ２とする）を保持するタグ記憶装置（ＴＡＧ
２記憶装置）を含むＴＡＧ２制御回路６を設ける。
通常は、各ＴＡＧ２には対応する中央処理装置１のＴＡ
Ｇｌと同じ記憶アドレス情報を記憶する。
Ｇｌと同じ記憶アドレス情報を記憶する。
中央処理装置１等から主記憶装置２へのアクセス要求が
発生されると、ＴＡＧ２を参照して要求の記憶アドレス
とＴＡＧ２に保持する記憶アドレスとを比較することに
より、名中央処理装置ｌのノ＜・ノファに無効化すべき
データを保持しているかを判定１−るタグ（ＴＡＧ２）
参照処理を実行する。
発生されると、ＴＡＧ２を参照して要求の記憶アドレス
とＴＡＧ２に保持する記憶アドレスとを比較することに
より、名中央処理装置ｌのノ＜・ノファに無効化すべき
データを保持しているかを判定１−るタグ（ＴＡＧ２）
参照処理を実行する。
その結果、該当アドレスがあった等の場合には、無効化
対象のデータを保持する中央処理装置１へ該当のデータ
ブロックの主記憶上のアドレスを通知する。又、ＴＡＧ
２制御回路内ではＴＡＧ２記憶装置の該５語の無効化又
は書き換えを行うタグ（ＴＡＧ２）更新処理が実行され
る。
対象のデータを保持する中央処理装置１へ該当のデータ
ブロックの主記憶上のアドレスを通知する。又、ＴＡＧ
２制御回路内ではＴＡＧ２記憶装置の該５語の無効化又
は書き換えを行うタグ（ＴＡＧ２）更新処理が実行され
る。
第３図は主記憶アクセス制御装置３のＴＡＧ２関連部分
の構成を示すブロック図である。
の構成を示すブロック図である。
主記憶アクセス制御装置３は公知のように、中央処理装
置１その他の諸装置からの主記憶装置２に対するアクセ
ス要求を受け、それが実行可能であると、要求に基づ（
指令等を主記憶装置２へ発行してアクセス動作を起動す
ると共に、そのアクセス要求情報をレジスタ１０にセッ
トする。
置１その他の諸装置からの主記憶装置２に対するアクセ
ス要求を受け、それが実行可能であると、要求に基づ（
指令等を主記憶装置２へ発行してアクセス動作を起動す
ると共に、そのアクセス要求情報をレジスタ１０にセッ
トする。
レジスタ１０は制御線１１により、いわゆるパイプライ
ンを□構成するレジスタと接続し、レジスタ１０にセッ
トされた情報は、主記憶装置２におけるアクセス動作が
完了する時にパイプラインを通過して、制御に使用され
るが、この部分についではさらに詳細な説明は省略する
。
ンを□構成するレジスタと接続し、レジスタ１０にセッ
トされた情報は、主記憶装置２におけるアクセス動作が
完了する時にパイプラインを通過して、制御に使用され
るが、この部分についではさらに詳細な説明は省略する
。
レジスタ１０に設定されるアクセス要求情報から記憶ア
ドレス等が、各ＴＡ０２制御回路６のレジスタ２０へ転
送される。
ドレス等が、各ＴＡ０２制御回路６のレジスタ２０へ転
送される。
レジスタ２０のアドレス情報は以下のようにして、ＴＡ
Ｇ２記憶装置２１を参照して、その記憶アドレスのデー
タが中央処理装置１のバッファにあるか否かを判定する
参照処理に使われる。
Ｇ２記憶装置２１を参照して、その記憶アドレスのデー
タが中央処理装置１のバッファにあるか否かを判定する
参照処理に使われる。
ＴＡＧ２記憶装置２１は、例えば２５６語のブロックか
らなる１６ウエイ２３−０〜２３−１５で構成され、」
−記の参照処理の読出し動作では、１６の全ウェイの各
々から、１詔づつが同時に読み出されるように構成され
る。
らなる１６ウエイ２３−０〜２３−１５で構成され、」
−記の参照処理の読出し動作では、１６の全ウェイの各
々から、１詔づつが同時に読み出されるように構成され
る。
こ＼で、例えばバッファに保持されるデータブロックの
記憶アドレスが２６ピントで表されるとすると、レジス
タ２０にあるアドレス表示の例えば下位８ビツトの制御
綿２２で上記構成のウェイ内の１語を指定し、各船には
アドレス表示の残りの１８ビツトと有効性表示ピントが
記憶される。
記憶アドレスが２６ピントで表されるとすると、レジス
タ２０にあるアドレス表示の例えば下位８ビツトの制御
綿２２で上記構成のウェイ内の１語を指定し、各船には
アドレス表示の残りの１８ビツトと有効性表示ピントが
記憶される。
ＴＡＧ２記憶装置２１の全ウェイ２３−０〜２３．−１
５から読み出されたアドレス情報は、比較回路２４−０
〜２４−１５に入力し、有効表示がある場合には制御線
２５で入力されるレジスタ１０のアドレス情報上位１８
ビツトと比較され、比較回路２４−θ〜２４−１５から
は、それぞれ一致／不一致を示す比較結果表示及び有効
性表示が出力される。又比較回路２４−０〜２４−１５
は、入力のパリティ検査を同時に実行し、その結果の表
示も出力し、両結果の各３出力はレジスタ２６−０〜２
６−１５に設定される。
５から読み出されたアドレス情報は、比較回路２４−０
〜２４−１５に入力し、有効表示がある場合には制御線
２５で入力されるレジスタ１０のアドレス情報上位１８
ビツトと比較され、比較回路２４−θ〜２４−１５から
は、それぞれ一致／不一致を示す比較結果表示及び有効
性表示が出力される。又比較回路２４−０〜２４−１５
は、入力のパリティ検査を同時に実行し、その結果の表
示も出力し、両結果の各３出力はレジスタ２６−０〜２
６−１５に設定される。
ＴＡＧ２記憶装置２１から読み出されたアドレス情報は
、又レジスタ２７−０〜２７−１５にも設定される。
、又レジスタ２７−０〜２７−１５にも設定される。
レジスタ２６−０〜２６−１５の比較結果等は置換制御
回路３０に入力する。置換制御回路３０はその情報の中
に、誤りが表示されていない場合は、比較結果と、現に
処理中の記憶アドレスに関するアクセス要求の種類（読
出しアクセスか書込みアクセスか）によって、その後の
処理を決定する次の判定を行う。
回路３０に入力する。置換制御回路３０はその情報の中
に、誤りが表示されていない場合は、比較結果と、現に
処理中の記憶アドレスに関するアクセス要求の種類（読
出しアクセスか書込みアクセスか）によって、その後の
処理を決定する次の判定を行う。
＋ａｌアドレス一致がある場合、読出しアクセスであれ
ば、ＴＡＧ２及びバッファ無効化に関しては処理の必要
がないので、処理を終わる。
ば、ＴＡＧ２及びバッファ無効化に関しては処理の必要
がないので、処理を終わる。
（ｂｉア［レス一致がある場合、書込みアクセスであれ
ば、ＴＡＧ２の該当語の内容を無効化する更新処理と、
バッファ無効化の為に該記憶アドレスを中央処理装置１
へ通知する処理を開始する。
ば、ＴＡＧ２の該当語の内容を無効化する更新処理と、
バッファ無効化の為に該記憶アドレスを中央処理装置１
へ通知する処理を開始する。
（Ｃ）アドレス一致がない場合、読出しアクセスであれ
ば、そのアクセス要求を出した中央処理装置に対するＴ
ＡＧ２制御回路６では、現に処理中の記憶アドレスをＴ
ＡＧ２の適当位置に記憶する更新処理と、前に記憶され
ていた記憶アドレスをバッファ無効化の為に中央処理装
置１へ通知する処理を開始する。
ば、そのアクセス要求を出した中央処理装置に対するＴ
ＡＧ２制御回路６では、現に処理中の記憶アドレスをＴ
ＡＧ２の適当位置に記憶する更新処理と、前に記憶され
ていた記憶アドレスをバッファ無効化の為に中央処理装
置１へ通知する処理を開始する。
（ｄ）アドレス一致がない場合、書込みアクセスであれ
ば、ＴＡＧ２及びバ・７フア無効化に関しては処理の必
要がないので、処理を終わる。
ば、ＴＡＧ２及びバ・７フア無効化に関しては処理の必
要がないので、処理を終わる。
上記（ｂｌ、（Ｃ１の場合における、ＴＡＧ２記憶装置
２１（７）更新又は無効化は以下のように実行される。
２１（７）更新又は無効化は以下のように実行される。
即ち、置換制御回路３０はＴＡＧＺ記位装置２１の無効
化の場合はレジスタ２６−Ｏ〜２６−１５の中の一致表
示のあるものの属するウェイを識別し、そのウェイを選
択する情報をレジスタ３２に設定する。又、更新の場合
は、制御線３３により中央処理装置１が指定するウェイ
の選択情報をレジスタ３２に設定する。
化の場合はレジスタ２６−Ｏ〜２６−１５の中の一致表
示のあるものの属するウェイを識別し、そのウェイを選
択する情報をレジスタ３２に設定する。又、更新の場合
は、制御線３３により中央処理装置１が指定するウェイ
の選択情報をレジスタ３２に設定する。
処理の完了する上記（ａｌ、（ｄ＋の場合には、次の制
御サイクルでレジスタ２０には後続するアクセス要求の
情報が設定されて、前記の処理が再開されるが、（ｂ）
、ｆｃｌの場合には、レジスタ２０にレジスタ４０に保
持する前の内容を制御線４０−八を経て再度セットし、
ＴＡＧ２更新処理を行う。
御サイクルでレジスタ２０には後続するアクセス要求の
情報が設定されて、前記の処理が再開されるが、（ｂ）
、ｆｃｌの場合には、レジスタ２０にレジスタ４０に保
持する前の内容を制御線４０−八を経て再度セットし、
ＴＡＧ２更新処理を行う。
このために、後続のアクセス要求を進行させることがで
きないので、後続のアクセス要求は阻止される。
きないので、後続のアクセス要求は阻止される。
ＴＡＧ２制御回路では、このようにしてレジスタ３２に
よって選ばれる１ウエイの中の、制御線２２で選ばれる
１語に、無効表示がされるか、又はレジスタ２０の上位
１８ビツト７ドレスが書き込まれる。
よって選ばれる１ウエイの中の、制御線２２で選ばれる
１語に、無効表示がされるか、又はレジスタ２０の上位
１８ビツト７ドレスが書き込まれる。
以上により、無効化又は更新されたＴＡＧ２の語に、前
に有効情報として記憶されていた記憶アドレスが、中央
処理装置ｌヘハソファ無効化記伎アトレスとして通知さ
れるが、それは置換制御回路３０が決定するレジスタ２
７−０〜２７−１５のルジスタの出力を制御線３１を経
て無効化アドレスレジスタ３４に設定し、該レジスタか
ら対応する中央処理装置１へ転送することにより行われ
る。
に有効情報として記憶されていた記憶アドレスが、中央
処理装置ｌヘハソファ無効化記伎アトレスとして通知さ
れるが、それは置換制御回路３０が決定するレジスタ２
７−０〜２７−１５のルジスタの出力を制御線３１を経
て無効化アドレスレジスタ３４に設定し、該レジスタか
ら対応する中央処理装置１へ転送することにより行われ
る。
レジスタ２６−θ〜２６−１５に誤りが表示された場合
には、少なくともその時レジスタ２６−Ｏ〜２６−１５
に出力された結果に基づいて処理を進めることはできな
いので、そのときの記憶アドレスは無条件に無効化アド
レスとしてレジスタ４０より制御線４０−Ｂを経て中央
処理装置ｌに通知する。
には、少なくともその時レジスタ２６−Ｏ〜２６−１５
に出力された結果に基づいて処理を進めることはできな
いので、そのときの記憶アドレスは無条件に無効化アド
レスとしてレジスタ４０より制御線４０−Ｂを経て中央
処理装置ｌに通知する。
前記従来の方式によれば、ＴＡＧ２記憶装置２１の更新
処理（無効化又は更新）を要する場合器こけ、その間後
続の主記憶装置アクセス要求を阻止する必要があるので
、それによりシステムの性能を低下させるという問題が
あった。
処理（無効化又は更新）を要する場合器こけ、その間後
続の主記憶装置アクセス要求を阻止する必要があるので
、それによりシステムの性能を低下させるという問題が
あった。
又、これを救うために、ＴＡＧ２制御回路による処理が
なされるまで、アクセス記憶アドレスを別に保持し、後
続の書込み要求アドレスと比較して、一致すればへソフ
ァ無効化の制御をするという方法もあるが、そのための
レジスタ類、比較回路及びその他の制御回路等がＴＡＧ
２制御回路と全く別個に必要になり、システムの価格を
増大する要因となっていた。
なされるまで、アクセス記憶アドレスを別に保持し、後
続の書込み要求アドレスと比較して、一致すればへソフ
ァ無効化の制御をするという方法もあるが、そのための
レジスタ類、比較回路及びその他の制御回路等がＴＡＧ
２制御回路と全く別個に必要になり、システムの価格を
増大する要因となっていた。
本発明は、ＴＡＧ２制御回路の処理のために後続アクセ
ス要求の受は付けを阻止する必要が無いようにすること
ができ、且つ経済的に実現することのできる制御方式を
提供することを目的とする。
ス要求の受は付けを阻止する必要が無いようにすること
ができ、且つ経済的に実現することのできる制御方式を
提供することを目的とする。
この目的は、主記憶装置、主記憶アクセス制御装置、中
央処理装置を有し、該中央処理装置は該主記憶装置に記
憶されるデータのコピーを保持するバッファを有し、該
主記憶アクセス制御装置は該バッファに保持されるデー
タの上記主記憶装置における記憶アドレス等を内容とす
るタグを保持し、上記主記憶装置に対するアクセス要求
情報による該タグ参照処理及び該参照処理の結果による
該タグ更新処理及び上記バッファの無効化通知を行うタ
グ制御回路を有する計算機システムにおいて、該タグ制
御回路は、１以上の書込みアクセス要求情報を保持して
上記タグ参照処理の待ち行列を構成する手段、１以上の
上記タグ更新処理の制御情報を保持する手段を有し、読
出しアクセス要求による上記タグ参照処理を他の処理に
優先して実行するように構成されてなる本発明のバッフ
ァ無効化制御方式によって達成される。
央処理装置を有し、該中央処理装置は該主記憶装置に記
憶されるデータのコピーを保持するバッファを有し、該
主記憶アクセス制御装置は該バッファに保持されるデー
タの上記主記憶装置における記憶アドレス等を内容とす
るタグを保持し、上記主記憶装置に対するアクセス要求
情報による該タグ参照処理及び該参照処理の結果による
該タグ更新処理及び上記バッファの無効化通知を行うタ
グ制御回路を有する計算機システムにおいて、該タグ制
御回路は、１以上の書込みアクセス要求情報を保持して
上記タグ参照処理の待ち行列を構成する手段、１以上の
上記タグ更新処理の制御情報を保持する手段を有し、読
出しアクセス要求による上記タグ参照処理を他の処理に
優先して実行するように構成されてなる本発明のバッフ
ァ無効化制御方式によって達成される。
即ち、書込みアクセス要求情報を保持する待ち行列レジ
スタを設けて、書込みアクセスについてはＴＡＧ２制御
回路への入力待ちを可能とする。
スタを設けて、書込みアクセスについてはＴＡＧ２制御
回路への入力待ちを可能とする。
読出しアクセス要求は優先して１’ Ａ Ｇ ２制御回
路に受は入れ、且つ後続のアクセス要求を続けて受は入
れる為に、更新処理の制御情報を保持する適当な個数の
レジスタを設けて、ＴＡＧ２の参照処理とその結果によ
る更新処理を続けて実行する必要のないようにする。
路に受は入れ、且つ後続のアクセス要求を続けて受は入
れる為に、更新処理の制御情報を保持する適当な個数の
レジスタを設けて、ＴＡＧ２の参照処理とその結果によ
る更新処理を続けて実行する必要のないようにする。
このような構成とし、上記両レジスタを適当個数設ける
ことにより、一般に同種のアクセスのみが連続すること
が無いことを前提として、アクセス要求を阻止すること
なく 、ＴＡＧ２の処理も完全に実行することが経済的
に可能になる。
ことにより、一般に同種のアクセスのみが連続すること
が無いことを前提として、アクセス要求を阻止すること
なく 、ＴＡＧ２の処理も完全に実行することが経済的
に可能になる。
第１図は本発明の一実施例を示すブロック図であり、第
３図と同一の部分は同番号で示す。
３図と同一の部分は同番号で示す。
従来例の場合と同様に、主記憶アクセス制御装置３で受
は付けられたアクセス要求は、レジスタ１０に設定され
、パイプラインを進む。これと並行して、ＴＡＧ２制御
回路６による処理のために、レジスタ１０の記憶アドレ
ス等がレジスタ２０へ接続されている。
は付けられたアクセス要求は、レジスタ１０に設定され
、パイプラインを進む。これと並行して、ＴＡＧ２制御
回路６による処理のために、レジスタ１０の記憶アドレ
ス等がレジスタ２０へ接続されている。
しかし、本方式においては、レジスタ２０への入力源は
レジスタＩＯの他に、後に詳細に説明するレジスタ４０
．４１、又は４２から選択器４３を通してフィードバン
クするＴＡＧ２更新入力４４と、書込みアクセス情報を
保持する待ち行列レジスタ４５からレジスタ２０へ入力
する書込みアクセス人力４６があり、それらが同時に有
効な場合には、レジスタ１０上の読出しアクセス、ＴＡ
Ｇ２更新入力４４、書込みアクセス人力４６の優先順位
で、それらのうちの１が選択されてレジスタ２０に設定
される。
レジスタＩＯの他に、後に詳細に説明するレジスタ４０
．４１、又は４２から選択器４３を通してフィードバン
クするＴＡＧ２更新入力４４と、書込みアクセス情報を
保持する待ち行列レジスタ４５からレジスタ２０へ入力
する書込みアクセス人力４６があり、それらが同時に有
効な場合には、レジスタ１０上の読出しアクセス、ＴＡ
Ｇ２更新入力４４、書込みアクセス人力４６の優先順位
で、それらのうちの１が選択されてレジスタ２０に設定
される。
レジスタ１０の書込みアクセス要求は待ち行列レジスタ
４５に入力し、このレジスタを経由して、上記優先順位
により選択されたときレジスタ２ｏに入力される。
４５に入力し、このレジスタを経由して、上記優先順位
により選択されたときレジスタ２ｏに入力される。
レジスタ２０に設定された読出し又は書込みアクセスの
記憶アドレスは、前記従来例と同様にＴＡＧ２記憶装置
２１を制御して全ウェイの所定語を読み出し、比較回路
２４−０〜２４−１５はアドレス比較等を行って、レジ
スタ２６−０〜２６−１５にアドレス比較、誤り検査結
果及び有効性表示を出力する。
記憶アドレスは、前記従来例と同様にＴＡＧ２記憶装置
２１を制御して全ウェイの所定語を読み出し、比較回路
２４−０〜２４−１５はアドレス比較等を行って、レジ
スタ２６−０〜２６−１５にアドレス比較、誤り検査結
果及び有効性表示を出力する。
置換制御回路５０は従来の置換制御回路３ｏと同様にし
て、レジスタ２６−θ〜２６Σ１５に設定された信号を
入力としてＴＡＧ２記憶装置２Ｉを無効化又は更新する
更新処理の要否を判定し、更新処理を要する場合にはレ
ジスタ２０．４０．４１の内容をレジスタ４０゜４１４
２に順次シフトする。レジスタ４２の内容は選択器４３
で選択してレジスタ２ｏに入力するが、又は消去する。
て、レジスタ２６−θ〜２６Σ１５に設定された信号を
入力としてＴＡＧ２記憶装置２Ｉを無効化又は更新する
更新処理の要否を判定し、更新処理を要する場合にはレ
ジスタ２０．４０．４１の内容をレジスタ４０゜４１４
２に順次シフトする。レジスタ４２の内容は選択器４３
で選択してレジスタ２ｏに入力するが、又は消去する。
消去するのは、その内容がレジスタ４゜又は４１にある
ときに、既にレジスタ２０にフィードバック入力された
場合である。
ときに、既にレジスタ２０にフィードバック入力された
場合である。
又、置換制御回路５０は更新処理を要する場合には処理
対象となるウェイを決定し、決定したウェイを選択する
情報を構成して該回路内のレジスタ５４に保持し、レジ
スタ５４、レジスタ５１前の内容をレジスタ５１、レジ
スタ５２にシフトする。レジスタ５２の前内容は選択器
５３を経てレジスタ３２に設定されるか、又は消去され
る。
対象となるウェイを決定し、決定したウェイを選択する
情報を構成して該回路内のレジスタ５４に保持し、レジ
スタ５４、レジスタ５１前の内容をレジスタ５１、レジ
スタ５２にシフトする。レジスタ５２の前内容は選択器
５３を経てレジスタ３２に設定されるか、又は消去され
る。
レジスタ５４、レジスタ５１及び５２にあるウェイ選択
情報は、それぞれレジスタ４０．４１、及び４２にある
アドレス情報と対応するＴＡＧ２更新制御の信号であり
、選択器５３を選択器４３と同期した態様で制御するこ
とにより、レジスタ４ｏ、４１、又は４２の内容をレジ
スタ２０にフィードハックするとき、それぞれレジスタ
５４．５１、又は５２の内容がレジスタ３２に設定され
るようにする。
情報は、それぞれレジスタ４０．４１、及び４２にある
アドレス情報と対応するＴＡＧ２更新制御の信号であり
、選択器５３を選択器４３と同期した態様で制御するこ
とにより、レジスタ４ｏ、４１、又は４２の内容をレジ
スタ２０にフィードハックするとき、それぞれレジスタ
５４．５１、又は５２の内容がレジスタ３２に設定され
るようにする。
このレジスタ４０．４１及び４２とレジスタ５４．５１
及び５２との対で構成する３組のＴＡＧ２更新制御情報
保持手段を使用して、ＴＡＧ２更新処理の遅延を可能に
するので、連続して３個までの読出しアクセス要求をレ
ジスタ２０に受り入れて処理できる。
及び５２との対で構成する３組のＴＡＧ２更新制御情報
保持手段を使用して、ＴＡＧ２更新処理の遅延を可能に
するので、連続して３個までの読出しアクセス要求をレ
ジスタ２０に受り入れて処理できる。
その後保持されている更新処理待ち情報を、入力の早か
った順に選択器４３及び５３を制御して、レジスタ２０
及び３２に設定し、それらを使って従来例と同様に、Ｔ
ＡＧ２記憶装置２１の指定の１ウエイの１語の内容を無
効化または更新する。
った順に選択器４３及び５３を制御して、レジスタ２０
及び３２に設定し、それらを使って従来例と同様に、Ｔ
ＡＧ２記憶装置２１の指定の１ウエイの１語の内容を無
効化または更新する。
本実施例で、更新処理待ち情報を３組としたのは、中央
処理装置１内の制御上から、読出しアクセス要求は３回
を越えて連続しないシステムを例としたものであり、こ
の最大数がＮ回であれば、Ｎ組の保持手段を設ける。
処理装置１内の制御上から、読出しアクセス要求は３回
を越えて連続しないシステムを例としたものであり、こ
の最大数がＮ回であれば、Ｎ組の保持手段を設ける。
書込みアクセス要求が主記憶アクセス制御装置３で受は
付けられてレジスタｌＯに設定されると、ＴＡＧ２制御
回路６ではその記憶アドレス情報等を待ち行列レジスタ
４５に入力する。
付けられてレジスタｌＯに設定されると、ＴＡＧ２制御
回路６ではその記憶アドレス情報等を待ち行列レジスタ
４５に入力する。
待ち行列レジスタ４５は入力情報を例えば入力順に配列
して保持するが、１組の情報でも入力されていれば、そ
の先頭から入力順に出力線４６に出力することができる
ようにされた公知の構成のレジスタ群である。
して保持するが、１組の情報でも入力されていれば、そ
の先頭から入力順に出力線４６に出力することができる
ようにされた公知の構成のレジスタ群である。
待ち行列レジスタ４５の出力線４６に有効情報がある場
合には、前記の優先選択制御が行われて、レジスタＩＯ
に読出しアクセス要求が無く、且つＴＡＧ２更新入力４
４のフィードバンクも無い場合に、出力線４６の書込み
記憶アドレス情報がレジスタｌＯに設定される。その結
果、書込み記憶アドレスに基づ＜ ＴＡＧ２参照処理が
従来と同様に実行される。
合には、前記の優先選択制御が行われて、レジスタＩＯ
に読出しアクセス要求が無く、且つＴＡＧ２更新入力４
４のフィードバンクも無い場合に、出力線４６の書込み
記憶アドレス情報がレジスタｌＯに設定される。その結
果、書込み記憶アドレスに基づ＜ ＴＡＧ２参照処理が
従来と同様に実行される。
但し、ＴＡＧ２記憶装置２１の該当語を無効化する場合
の制御信号は従来と異なり、前記の読出し記憶アドレス
についての動作と同様に、レジスタ４０゜４１．４２及
びレジスタ５４．５１．５２から、それぞれレジスタ２
０及びレジスタ３２に設定されて処理され、この処理は
待ち行列レジスタ４５からレジスタ２０への入力よりも
優先される。
の制御信号は従来と異なり、前記の読出し記憶アドレス
についての動作と同様に、レジスタ４０゜４１．４２及
びレジスタ５４．５１．５２から、それぞれレジスタ２
０及びレジスタ３２に設定されて処理され、この処理は
待ち行列レジスタ４５からレジスタ２０への入力よりも
優先される。
なお、待ち行列レジスタ４５に保持し得るアクセス要求
の個数（構成レジスタ数）を適当数（例えば１６個）に
することにより、アクセス要求が集中したために、処理
待ちの書込みアクセスがこの数を越える可能性は殆ど無
いようにすることができるが、特に集中した場合を考慮
し、待ち数がある闇値（例えば１２個）を越えた場合に
はレジスタ２０への入力優先順位を変更して出力線４６
からの入力を優先し、この状態においては後続のアクセ
ス要求を阻止する。
の個数（構成レジスタ数）を適当数（例えば１６個）に
することにより、アクセス要求が集中したために、処理
待ちの書込みアクセスがこの数を越える可能性は殆ど無
いようにすることができるが、特に集中した場合を考慮
し、待ち数がある闇値（例えば１２個）を越えた場合に
はレジスタ２０への入力優先順位を変更して出力線４６
からの入力を優先し、この状態においては後続のアクセ
ス要求を阻止する。
以上の説明から明らかなように本発明によれば、主記憶
アクセス制御装置において、少数のレジスタ等の追加に
より、ＴＡＧ２制御のために主記憶アクセス要求の受は
付けを阻止する必要がなくなるので、計算機システムの
性能及び経済性を改善するという著しい工業的効果があ
る。
アクセス制御装置において、少数のレジスタ等の追加に
より、ＴＡＧ２制御のために主記憶アクセス要求の受は
付けを阻止する必要がなくなるので、計算機システムの
性能及び経済性を改善するという著しい工業的効果があ
る。
第１図は本発明の一実施例ＴＡＧ２制御回路のブロック
図、 第２図は計算機システムの構成例を示す図、第３図は従
来のＴＡ６２制御回路ブロック図である。 図において、 １は中央処理装置、 ２は主記憶装置、３ば主記憶
アクセス制御装置、 ６はＴＡＧ２制御回路、 １０．２０はレジスタ、２
ＩばＴＡＧ２記憶装置、 ２３−θ〜２３−１５はＴＡＧ２記憶装置のウェイ、２
４−０〜２４−１５は比較回路、 ３０．５０は置換制御回路、 ４０〜４２．５１．５２．５４はレジスタ、４３．５３
は選択器、 番２呵
図、 第２図は計算機システムの構成例を示す図、第３図は従
来のＴＡ６２制御回路ブロック図である。 図において、 １は中央処理装置、 ２は主記憶装置、３ば主記憶
アクセス制御装置、 ６はＴＡＧ２制御回路、 １０．２０はレジスタ、２
ＩばＴＡＧ２記憶装置、 ２３−θ〜２３−１５はＴＡＧ２記憶装置のウェイ、２
４−０〜２４−１５は比較回路、 ３０．５０は置換制御回路、 ４０〜４２．５１．５２．５４はレジスタ、４３．５３
は選択器、 番２呵
Claims (1)
- 主記憶装置、主記憶アクセス制御装置、中央処理装置を
有し、該中央処理装置は該主記憶装置に記憶されるデー
タのコピーを保持するバッファを有し、該主記憶アクセ
ス制御装置は該バッファに保持されるデータの上記主記
憶装置における記憶アドレス等を内容とするタグを保持
し、上記主記憶装置に対するアクセス要求情報による該
タグ参照処理及び該参照処理の結果による該タグ更新処
理及び上記バッファの無効化通知を行うタグ制御回路を
有する計算機システムにおいて、該タグ制御回路は、１
以上の書込みアクセス要求情報を保持して上記タグ参照
処理の待ち行列を構成する手段、１以上の上記タグ更新
処理の制御情報を保持する手段を有し、読出しアクセス
要求による上記タグ参照処理を他の処理に優先して実行
するように構成されてなることを特徴とするバッファ無
効化制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128621A JPS617960A (ja) | 1984-06-22 | 1984-06-22 | バツフア無効化制御方式 |
| CA000484187A CA1241768A (en) | 1984-06-22 | 1985-06-17 | Tag control circuit for buffer storage |
| US06/746,536 US4760546A (en) | 1984-06-22 | 1985-06-19 | Tag control circuit for increasing throughput of main storage access |
| EP85304443A EP0165823B1 (en) | 1984-06-22 | 1985-06-21 | Tag control circuit for buffer storage |
| DE8585304443T DE3584476D1 (de) | 1984-06-22 | 1985-06-21 | Etikettensteuerungsschaltung fuer pufferspeicher. |
| ES544431A ES8609771A1 (es) | 1984-06-22 | 1985-06-21 | Un circuito de control de etiquetas en un aparato de controlde acceso a memoria |
| AU43934/85A AU552199B2 (en) | 1984-06-22 | 1985-06-21 | Tag control circuit for buffer control |
| KR1019850004453A KR910001735B1 (ko) | 1984-06-22 | 1985-06-22 | 버퍼기억장치용 태그 제어회로 |
| BR8503021A BR8503021A (pt) | 1984-06-22 | 1985-06-24 | Circuito de controle de sinalizador em um aparelho de controle de acesso de memoria em um sistema computador digital |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128621A JPS617960A (ja) | 1984-06-22 | 1984-06-22 | バツフア無効化制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617960A true JPS617960A (ja) | 1986-01-14 |
| JPH0148571B2 JPH0148571B2 (ja) | 1989-10-19 |
Family
ID=14989317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128621A Granted JPS617960A (ja) | 1984-06-22 | 1984-06-22 | バツフア無効化制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272453A (ja) * | 1988-06-27 | 1990-03-12 | Digital Equip Corp <Dec> | 共有メモリ及び私用キャッシュメモリを有するマルチプロセッサコンピュータシステム |
| WO2007099614A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | システムコントローラおよびキャッシュ制御方法 |
-
1984
- 1984-06-22 JP JP59128621A patent/JPS617960A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272453A (ja) * | 1988-06-27 | 1990-03-12 | Digital Equip Corp <Dec> | 共有メモリ及び私用キャッシュメモリを有するマルチプロセッサコンピュータシステム |
| WO2007099614A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | システムコントローラおよびキャッシュ制御方法 |
| JPWO2007099614A1 (ja) * | 2006-02-28 | 2009-07-16 | 富士通株式会社 | システムコントローラおよびキャッシュ制御方法 |
| US7979644B2 (en) | 2006-02-28 | 2011-07-12 | Fujitsu Limited | System controller and cache control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0148571B2 (ja) | 1989-10-19 |
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