JP3597748B2 - 耐故障性システム及びその故障検出方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、24時間連続運転が要求される通信網のノードシステムや企業内のサーバなどに利用する耐故障性システムに関するものである。
【0002】
【従来の技術】
従来、この種の耐故障性システムを実現する方式として、図10に示すようなものが知られている。図10は従来の耐故障性システムの構成図である。
【0003】
図10に示すように、この耐故障性システムは、2つの情報処理装置110及び120を備えている。各情報処理装置110,120は、それぞれバス111,121を介して中央処理装置(以下CPU(Central Processing Unit)と言う)112,122、主記憶装置113,123、I/O装置114,124等が接続されており、一対の情報処理装置110及び120はそれぞれ同一の処理を行っている。
【0004】
各情報処理装置110及び120のバス111,121には、照合回路130が接続されている。この照合回路130は、各バス111及び121をモニタし、各バス111及び121に流れる情報を比較する。その結果、両者に流れる情報に不一致が生じた場合には、各CPU112,122に割込を上げて障害処理を行っている。
【0005】
【発明が解決しようとする課題】
しかし、従来の耐故障性システムには、以下のような問題点があった。すなわち、照合回路130で障害を検出した際に、故障した情報処理装置を切り離すとともに正常な情報処理装置で処理を継続できたとしても、そのときには既に主記憶装置のアクセスの他に、外部記憶装置やネットワークインタフェイスなどI/O装置のアクセスが終了している。このため、一つの情報処理装置の障害による影響が大きくなってしまい、障害復旧が困難となる場合があった。
【0006】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、一つの情報処理装置の故障による影響を最小限に留め、データの破壊や他の情報処理装置への影響を与えない耐故障性システム及びその故障検出方法を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、請求項1の発明では、それぞれ中央処理装置とバスとを有し互いに同一の処理を行う複数の情報処理装置と、各情報処理装置のバスと接続するとともに各情報処理装置における処理の同一性を照合する照合手段とを有する耐故障性システムにおいて、前記照合手段を介して各情報処理装置と接続する周辺回路を備え、前記照合手段は、各情報処理装置に対応して設けた第1の記憶手段と、各情報処理装置のバスに流れる周辺回路へのデータを該情報処理装置に対応する前記第1の記憶手段に転送する第1の転送手段と、各第1の記憶手段に記憶されているデータの整合性を照合する整合性照合手段と、整合性照合手段により各第1の記憶手段に記憶されているデータが整合性を有していると判定した場合には該データを周辺回路側に転送するとともに整合性を有していないと判定した場合には正常系の情報処理装置に係るデータのみを周辺回路側に転送する第2の転送手段とを備えたことを特徴とするものを提案する。
【0008】
本発明によれば、各情報処理装置から周辺回路へのデータは第1の転送手段により該情報処理装置に対応する第1の記憶手段に記憶され、照合回路により該第1の記憶手段に記憶された各情報処理装置に対応するデータの整合性が照合される。そして、各データが整合性を有している場合には該データは周辺回路側に転送される。したがって、データが整合性を有していない場合には、あらかじめ用意された判断手法により疑わしいデータを判別し該データを周辺回路へ転送しないようにすれば、一つの情報処理装置の故障による影響を最小限に留め、データの破壊や他の情報処理装置への影響を回避することができる。
【0009】
また、請求項2の発明では、請求項1記載の耐故障性システムにおいて、各情報処理装置から周辺回路へのデータ書き込み時において、前記第1の転送手段は、第1の記憶手段へのデータ転送が終了すると情報処理装置に対して周辺回路へのデータ書き込みが終了したことを通知することを特徴とするものを提案する。
【0010】
本発明によれば、各情報処理装置から周辺回路へのデータ書き込みを行う場合には、情報処理装置は、第1の記憶手段にデータが記憶された時点で書き込み終了の通知を受ける。すなわち、周辺回路への実際のデータ書き込みが終了していなくても書き込み終了通知を受けることができるので、情報処理装置における周辺回路へのデータ書き込みを高速化することができる。
【0011】
さらに、請求項3の発明では、請求項1又は2何れか1項記載の耐故障性システムにおいて、前記照合手段は、周辺回路側から各情報処理装置へのデータを記憶する第2の記憶手段と、該第2の記憶手段に記憶されているデータを各情報処理装置へ転送するとともに、周辺回路から各情報処理装置へのデータ書き込み時において、第2の記憶手段へのデータ転送が終了すると周辺回路に対して情報処理装置へのデータ書き込みが終了したことを通知する第3の転送手段とを備えたことを特徴とするものを提案する。
【0012】
本発明によれば、周辺回路から情報処理装置へのデータ書き込み時には、第3の転送手段により該データが第2の記憶手段に転送され、該転送が終了すると、周辺回路に対して情報処理装置へのデータ書き込みが終了したことが通知される。すなわち、情報処理装置への実際のデータ書き込みが終了していなくても書き込み終了通知を受けることができるので、周辺回路における情報処理装置へのデータ書き込みを高速化することができる。
【0013】
さらに、請求項4の発明では、それぞれ中央処理装置とバスとを有し互いに同一の処理を行う複数の情報処理装置と、各情報処理装置のバスと接続するとともに各情報処理装置における処理の同一性を照合する照合手段とを有する耐故障性システムの故障検出方法において、前記照合手段を介して各情報処理装置と周辺回路とを接続し、各情報処理装置に対応して第1の記憶手段を設けるとともに、各情報処理装置のバスを流れる周辺回路へのデータを該情報処理装置に対応する第1の記憶手段に転送し、各第1の記憶手段に照合すべきデータが揃った際に該第1の記憶手段に記憶されているデータの整合性を照合し、該照合の結果整合性を有していない場合には各情報処理装置に対して結果を報告するとともに正常系の情報処理装置に係るデータのみを前記周辺回路に転送し、整合性を有している場合には該データを前記周辺回路に転送することを特徴とするものを提案する。
【0014】
本発明によれば、各情報処理装置から周辺回路へのデータは該情報処理装置に対応する第1の記憶手段に記憶され、該第1の記憶手段に記憶された各情報処理装置に対応するデータの整合性が照合される。そして、各データが整合性を有している場合には該データは周辺回路側に転送される。また、データが整合性を有していない場合には、各情報処理装置に対して該結果が報告される。したがって、一つの情報処理装置の故障による影響を最小限に留め、データの破壊や他の情報処理装置への影響を回避することができる。
【0015】
さらに、請求項5の発明は、請求項4記載の耐故障性システムの故障検出方法において、各情報処理装置から周辺回路へのデータ書き込み時において、第1の記憶手段へのデータ転送が終了すると情報処理装置に対して周辺回路へのデータ書き込みが終了したことを通知することを特徴とするものを提案する。
【0016】
本発明によれば、各情報処理装置から周辺回路へのデータ書き込みを行う場合には、情報処理装置は、第1の記憶手段にデータが記憶された時点で書き込み終了の通知を受ける。すなわち、周辺回路への実際のデータ書き込みが終了していなくても書き込み終了通知を受けることができるので、情報処理装置における周辺回路へのデータ書き込みを高速化することができる。
【0017】
【発明の実施の形態】
本発明の一実施の形態に係る耐故障性システムについて図面を参照して説明する。図1は耐故障性システムの構成図、図2及び図3はバッファの構造を説明する図である。
【0018】
図1に示すように、この耐故障性システムは、同一の処理を行う情報処理装置10及び20と、各情報処理装置10及び20と接続する耐故障性機構30とを備えている。
【0019】
各情報処理装置10,20は、それぞれ第1バス11,21と、第1バス11,21に接続した中央処理装置(以下CPUと言う)12,22、主記憶装置13,23を備えるとともに、該第1バス11,21にI/O装置を有する耐故障性機構30を接続している。このように、この耐故障性システムでは、耐故障性を考慮してI/O装置を耐故障性機構30側に配置するとともに、性能低下を防止するために主記憶装置を各情報処理装置10,20側に配置している。
【0020】
耐故障性機構30は、それぞれ情報処理装置10,20に対応して設けられた第1バスコントローラ31a,31bと、各第1バスコントローラ31a,31bに接続された第1バッファ32a,32bとを備えている。第1のバスコントローラ31a,31bは、それぞれ情報処理装置10,20の第1バス11,21と接続している。また、第1バスコントローラ31a,31bは、各情報処理装置10,20に設けられているアービタ(図示省略)が行う調停により、対応する各第1バス11,21の使用権を獲得・解放可能となっている。
【0021】
また、耐故障性機構30は、第1バスコントローラ31a,31bと接続するとともに第2バス33と接続する第2コントローラ34を備えている。この第2バスコントローラ34は、第2バス33を調停するアービタ(図示省略)を有している。また、この第2コントローラ34は、第2バッファ35を備えている。
【0022】
さらに、耐故障性機構30は第2バス33に接続された周辺回路である外部記憶装置などのI/O装置36を備えている。このI/O装置36はDMA(Direct Memory Access)コントローラを備えており、レジスタにCPU11,21から制御情報を書き込まれることによって自律的にデータ送受信を行う。
【0023】
さらに、耐故障性機構30は、第1バッファ32a,32bに記憶されているデータを相互に比較する比較回路37を備えている。この比較回路37には、第2バスコントローラ34からの指示に基づき第1バスコントローラ31a,31bを介して第1バッファ32a,32bからデータが入力される。比較回路37による比較結果は第2バスコントローラ34に対して出力される。
【0024】
第1バスコントローラ31a,31b、第2バスコントローラ34は、それぞれ制御情報であるバスコマンドから、(A)CPUがI/O装置へデータ・制御情報を書き込む場合、(B)CPUがI/O装置からデータ・ステータス情報を読み込む場合、(C)I/O装置が主記憶装置へデータを書き込む場合、(D)I/O装置が主記憶装置からデータを読み込む場合の以上4つのケースを識別可能である。
【0025】
第1バッファ32a,32bは、図2に示すように、上記(A)用・(B)用・(D)用の3つのバッファを備えている。上記(A)用のバッファ32a(A),32b(A)は、データ・I/O制御情報・バス制御情報・アドレスを格納するFIFO(First In First Out)バッファ、上記(B)用のバッファ32a(B),32b(B)は、バス制御情報・アドレスを格納する一面のバッファ、上記(D)用のバッファ32a(D),32b(D)は、データ・アドレスを格納する一面のバッファである。なお、第1バッファ32a及び32bの構造は互いに同じなので、図2では第1バッファ32aのみを図示した。
【0026】
第2バッファ35は、図3に示すように、上記(C)用・(D)用の2つのバッファを備えている。上記(C)用のバッファ35(C)は、データ・I/O制御情報・バス制御情報・アドレスを格納するFIFOバッファ、上記(D)用のバッファ35(D)は、バス制御情報・アドレスを格納する一面のバッファである。
【0027】
以下、上記(A)〜(D)の4つのケースに分けて耐故障性システムの動作について説明する。
【0028】
まず、上記(A)CPUがI/O装置へデータ・制御情報を書き込む場合について図4を参照して説明する。図4は耐故障性システムの動作を説明する図である。
【0029】
[ステップSA1]まず、CPU12は情報処理装置10の第1バス11のバス権を獲得し、該第1バス11にI/O装置36に対するライトコマンドを投げる。情報処理装置20と情報処理装置10は同一の処理を行うので、CPU22は情報処理装置20の第1バス21のバス権を獲得し、該第1バス21にI/O装置36に対するライトコマンドを投げる。
【0030】
[ステップSA2]第1バスコントローラ31aは、第1バッファ32aにバス制御情報・データ・ライトアドレスを格納する。格納が完了したら第1バスコントローラ31aは第1バス11に終了信号を出力する。この時点で、CPU12はライト動作を終了し第1バス11のバス権を解放する。同様に、第1バスコントローラ31bは、第1バッファ32bにバス制御情報・データ・ライトアドレスを格納する。格納が完了したら第1バスコントローラ31bは第1バス21に終了信号を出力する。この時点で、CPU22はライト動作を終了し第1バス11のバス権を解放する。
【0031】
[ステップSA3]第2バスコントローラ34は、第2バス33のバス権を獲得する。また、第2バスコントローラ34は、第1バスコントローラ31a及び31bの使用権を獲得する。次いで、第2バスコントローラ34は、第1バスコントローラ31aに対して、第1バッファ32aからライトアドレス・データなどを比較回路37に入力するよう指示を出す。同様に、第2バスコントローラ34は、第1バスコントローラ31bに対して、第1バッファ32bからライトアドレス・データなどを比較回路37に入力するよう指示を出す。
【0032】
[ステップSA4]比較回路37によりデータの整合性を照合した結果、両データが「不一致」である場合には、第2バスコントローラ34は第1バスコントローラ31a及び31bに対して当該結果を通知する。第1バスコントローラ31a,31bは、それぞれCPU12,22へ割込を上げ、障害処理を行い、故障系を切り離して正常系で処理を継続する。例えば障害処理としては、それぞれの情報処理装置において、あらかじめ用意した自律試験項目により診断を実施し、その結果に基づいてより疑わしい方の情報処理装置を切り離し正常系で処理を継続させるようにする。一方、前記結果が「一致」である場合には、第2バスコントローラ34は第2バス33へライトコマンドを出力する。
【0033】
[ステップSA5]該当するI/O装置36は、データ・制御情報等を受け取り、第2バス33に終了信号を出力する。
【0034】
[ステップSA6]第2バスコントローラ34は、I/O装置36からの終了信号を受けて第2バス33のバス権を解放する。次いで、第2バスコントローラ34は、第1バスコントローラ31a,31bを解放する。
【0035】
次に、上記(B)CPUがI/O装置からデータ・ステータス情報を読み込む場合について図5を参照して説明する。図5は耐故障性システムの動作を説明する図である。
【0036】
[ステップSB1]まず、CPU12は情報処理装置10の第1バス11のバス権を獲得し、該第1バス11にI/O装置36に対するリードコマンドを投げる。情報処理装置20と情報処理装置10は同一の処理を行うので、CPU22は情報処理装置20の第1バス21のバス権を獲得し、該第1バス21にI/O装置36に対するリードコマンドを投げる。
【0037】
[ステップSB2]第1バスコントローラ31aは、第1バッファ32aにバス制御情報とリードアドレスを格納する。ここで、第1バスコントローラ31aは当該格納が終了しても終了信号を出力しないので、CPU12のリード動作は終了しない。同様に、第1バスコントローラ31bは、第1バッファ32bにバス制御情報とリードアドレスを格納する。ここで、第1バスコントローラ31bは当該格納が終了しても終了信号を出力しないので、CPU22のリード動作は終了しない。
【0038】
[ステップSB3]第2バスコントローラ34は、第2バス33のバス権を獲得する。また、第2バスコントローラ34は、第1バスコントローラ31a及び31bの使用権を獲得する。次いで、第2バスコントローラ34は、第1バスコントローラ31aに対して、第1バッファ32aからリードアドレスなどを比較回路37に入力するよう指示を出す。同様に、第2バスコントローラ34は、第1バスコントローラ31bに対して、第1バッファ32bからリードアドレスなどを比較回路37に入力するよう指示を出す。
【0039】
[ステップSB4]比較回路37によりデータの整合性を照合した結果、両データが「不一致」である場合には、第2バスコントローラ34は第1バスコントローラ31a及び31bに対して当該結果を通知する。第1バスコントローラ31a,31bは、それぞれCPU12,22へ割込を上げ、障害処理を行い、故障系を切り離して正常系で処理を継続する。例えば障害処理としては、それぞれの情報処理装置において、あらかじめ用意した自律試験項目により診断を実施し、その結果に基づいてより疑わしい方の情報処理装置を切り離し正常系で処理を継続させるようにする。一方、前記結果が「一致」である場合には、第2バスコントローラ34は第2バス33へリードコマンドを出力する。
【0040】
[ステップSB5]第1バスコントローラ31a,31b、第2バスコントローラ34は解放状態となり、すべてのバス33,11,21に流れる情報が通過する状態となる。
【0041】
[ステップSB6]該当するI/O装置36は第2バス33にデータを出力する。このデータは、第2バス33、第1バス11,21を介してCPU12,CPU22に入力される。
【0042】
[ステップSB7]データを受け取ったCPU12,22は第1バス11,バス21に終了信号を出力する。
【0043】
[ステップSB8]第2バスコントローラ34は、CPU12,22両方からの終了信号を確認して、第2バス33のバス権を解放する。次いで、第2バスコントローラ34は、第1バスコントローラ31a,31bを解放する。
【0044】
次に、上記(C)I/O装置が主記憶装置へデータを書き込む場合について図6を参照して説明する。図6は耐故障性システムの動作を説明する図である。
【0045】
[ステップSC1]まず、I/O装置36は第2バス33のバス権を獲得する。また、I/O装置36は第2バスコントローラ34の使用権も獲得する。次いで、第2バス33に主記憶装置13,23に対するライトコマンドを投げる。
【0046】
[ステップSC2]第2バスコントローラ34は、第2バッファ35にバス制御情報・データ・ライトアドレスを格納する。格納が終了したら第2バスコントローラ34は第2バス33に終了信号を出力する。この時点でI/O装置36はライト動作を終了し、第2バス33のバス権を解放する。
【0047】
[ステップSC3]第2バスコントローラ34は、第1バスコントローラ31a及び31bの使用権を獲得し、第1バスコントローラ31a及び31bを介して第1バス11,21のバス権も獲得する。
【0048】
[ステップSC4]第1バスコントローラ31a及び31bは解放状態となり、すべての第1バス11,21に流れる情報が通過する状態となる。次いで、第2バスコントローラ34は、第1バスコントローラ31a,31bを介して第1バス11,21に主記憶装置13,23に対するライト信号及びデータ等を出力する。
【0049】
[ステップSC5]主記憶装置13,23のメモリアクセスコントローラは、第1バス11,21からのデータを記憶すると、それぞれ第1バス11,21に終了信号を出力する。
【0050】
[ステップSC6]第2バスコントローラ34は、二つの終了信号を受けて第1バス11,21のバス権を解放する。次いで、第2バスコントローラ34は、第1バスコントローラ31a及び31bを解放する。
【0051】
次に、上記(D)I/O装置が主記憶装置からデータを読み込む場合について図7を参照して説明する。図7は耐故障性システムの動作を説明する図である。
【0052】
[ステップSD1]まず、I/O装置36は第2バス33のバス権を獲得する。また、I/O装置36は第2バスコントローラ34の使用権も獲得する。次いで、第2バス33に主記憶装置13,23に対するリードコマンドを投げる。
【0053】
[ステップSD2]第2バスコントローラ34は、第2バッファ35にバス制御情報及びリードアドレスを格納する。ここで、上記(C)のケースと異なる点は、当該格納が終了しても第2バスコントローラ34は第2バス33に終了信号を出力しないことである。
【0054】
[ステップSD3]第2バスコントローラ34は、第1バスコントローラ31a及び31bの使用権を獲得し、第1バスコントローラ31a及び31bを介して第1バス11,21のバス権も獲得する。
【0055】
[ステップSD4]第1バスコントローラ31a,31bは、第2バスコントローラ34からのリード信号のみを通過させるとともに主記憶装置13,23からのデータを待つ状態にする。ここで、第2バスコントローラ34は第1バスコントローラ31a,31bを介して第1バス11,21にリード信号を出力する。
【0056】
[ステップSD5]主記憶装置13,23のメモリアクセスコントローラは、第2バスコントローラ34からのリード信号に対応してデータを第1バス11,21に出力する。
【0057】
[ステップSD6]第1バスコントローラ31a,31bは、第1バス11,21からのデータをそれぞれ第1バッファ32a,32bに格納する。
【0058】
[ステップSD7]第2バスコントローラ34は、第1バスコントローラ31aに対して、第1バッファ32aからデータを比較回路37に入力するよう指示を出す。同様に、第2バスコントローラ34は、第1バスコントローラ31bに対して、第1バッファ32bからデータを比較回路37に入力するよう指示を出す。
【0059】
[ステップSD8]比較回路37によりデータの整合性を照合した結果、両データが「不一致」である場合には、第2バスコントローラ34は第1バスコントローラ31a及び31bに対して当該結果を通知する。第1バスコントローラ31a,31bは、それぞれCPU12,22へ割込を上げ、障害処理を行い、故障系を切り離して正常系で処理を継続する。例えば障害処理としては、それぞれの情報処理装置において、あらかじめ用意した自律試験項目により診断を実施し、その結果に基づいてより疑わしい方の情報処理装置を切り離し正常系で処理を継続させるようにする。一方、前記結果が「一致」である場合には、第2バスコントローラ34は第2バス33へデータを出力する。
【0060】
[ステップSD9]該当するI/O装置36は、データ・制御情報を受け取り、第2バス33に終了信号を出力する。
【0061】
[ステップSD10]終了信号を受けた第2バスコントローラ34は、第1バス11,21を解放する。次いで、第2バスコントローラ34は、第1バスコントローラ31a,31bを解放する。
【0062】
[ステップSD11]最後に、第2バスコントローラ34は、第2バス33を解放する。
【0063】
以上のように、この耐故障性システムでは、CPU・I/O装置などのバスマスタによるI/O装置・主記憶装置などのターゲットへのバスアクセス時点ごとに、第1バスコントローラ31a,31b、第2バスコントローラ34がバスマスタ・ターゲット間のアクセスを仲介する。つまり、バスマスタがターゲットへアクセスするコマンドをバスに発行すると、ターゲットの代わりに第1バスコントローラ31a,31b、第2バスコントローラ34が受信する。そして、第1バスコントローラ31a,31b、第2バスコントローラ34は、これをバッファに記憶する。このバッファを利用することにより、ライトアクセスの場合はバスコントローラによるバッファへの書き込み終了時点でバスマスタのトランザクションが終了するので、バスマスタのライトアクセスを高速化できる。
【0064】
一方、第2バスコントローラ34は、情報処理装置10及び20からの2つの情報が第1バッファ31a及び第2バッファ31bにそろったことを確認すると、比較回路37を用いて情報の整合性を照合する。照合の結果、情報が一致している場合には第2バスコントローラ34はI/O装置36などのターゲットにアクセスし適切なタイミングでトランザクションを終了させる。前記照合の結果、情報が不一致だった場合は、障害と判断し、第2バスコントローラ34はCPU12,22に当該結果を知らせ、その後、正常系だけで処理を継続する。
【0065】
このように、バスコントローラがターゲットの代わりにトランザクションを制御することにより、データの破壊や他の情報処理装置への影響を与えることを防止することができる。具体的には、比較回路37の照合の結果、データが整合性を有していないと判断された場合であっても、当該判断の時点ではI/O装置36などの周辺回路にはデータが出力されていないので、データの破壊等を防止することができる。
【0066】
また、バスマスタのライト動作において、バスコントロールのバッファへの書き込み終了時にトランザクションが終了するので、バスマスタのライト動作を高速化することができる。具体的には、上記(A)及び(C)におけるCPUのライト動作及びI/O装置のライト動作が高速化される。
【0067】
なお、上記実施の形態は例示的なものであり、本発明はこれに限定されるものではない。本発明の範囲は特許請求の範囲によって示されており、この特許請求の範囲の意味の中に入るすべての変形例は本発明に含まれるものである。例えば、本実施の形態ではI/O装置36のみを耐故障性機構30に配置しているが、例えば主記憶装置なども耐故障性機構30側に配置し、メモリアクセスに関しても本発明による制御を行ってもよい。
【0068】
また、本実施の形態では情報処理装置の障害のみを対象としているが、図8に示すように、第2バス33を多重化することによりI/O装置の障害に対処できるように構成してもよい。図8の例に係る耐故障性機構30aでは、第2バスコントローラ34に第2バス33と並行して第2バス33aを設けるとともに、該第2バス33aにI/O装置36aを接続している。すなわち、第2バス33と第2バス33a、I/O装置36とI/O装置36aは互いに同一のものとする冗長構成である。このように構成することにより、さらに耐故障性が向上する。
【0069】
さらに、本実施の形態では耐故障性機構30を1台のみ設けたが、図9に示すように複数台(図8では2台)の耐故障性機構30,30bを接続するようにしてもよい。また、情報処理装置も3台以上設けるようにしてもよい。このように構成することにより、さらに耐故障性が向上する。
【0070】
さらに、本実施の形態では、情報処理装置10,20から周辺回路であるI/O装置36へのデータ書き込み時において、第1バスコントローラ31a,31bが第1バッファ32a,32bへのデータ転送を終了すると、情報処理装置10,20に対して書き込み終了を通知していたが、当該通知を行わなくても本発明を実施することができる。同様に、周辺回路であるI/O装置36から情報処理装置10,20へのデータ書き込み時において、第2バスコントローラ34が第2バッファ35へのデータ転送を終了すると、I/O装置36に対して書き込み終了を通知していたが、当該通知を行わなくても本発明を実施することができる。
【0071】
さらに、本実施の形態では、図1などにおいて第1バスコントローラ31a及び31b,第1バッファ32a及び32b,第2バス33,第2バスコントローラ34,第2バッファ35,比較回路37を機能毎に分けて記載しているが、これらは複数装置で実現しても同一装置で実現してもよい。例えば、これら全てを一つのチップに集積したり、バスコントローラとバッファの組をそれぞれ一つのチップに集積したり、複数のバッファを一つのチップに集積するとともに複数のバスコントローラを一つのチップに集積するようにしてもよい。
【0072】
さらに、本発明は、第1バス11及び21と第2バス31の種類が一致していても異なるものであってもよい。
【0073】
【発明の効果】
以上詳述したように、本発明によれば、各情報処理装置から周辺回路へのデータは該情報処理装置に対応する第1の記憶手段に記憶され、該第1の記憶手段に記憶された各情報処理装置に対応するデータの整合性が照合される。そして、各データが整合性を有している場合には該データは周辺回路側に転送される。したがって、データが整合性を有していない場合には、あらかじめ用意された判断手段により疑わしいデータを判別し該データを周辺回路へ転送しないようすれば一つの情報処理装置の故障による影響を最小限に留め、データの破壊や他の情報処理装置への影響を回避することができる。また、各情報処理装置にとっては第1の記憶手段にデータが記憶された時点で周辺回路へのデータ転送が完了したとみなすことができるので、情報処理装置から周辺回路へのデータ書き込みを高速化することができる。
【図面の簡単な説明】
【図1】耐故障性システムの構成図
【図2】バッファの構造を説明する図
【図3】バッファの構造を説明する図
【図4】耐故障性システムの動作を説明する図
【図5】耐故障性システムの動作を説明する図
【図6】耐故障性システムの動作を説明する図
【図7】耐故障性システムの動作を説明する図
【図8】他の例に係る耐故障性システムの構成図
【図9】他の例に係る耐故障性システムの構成図
【図10】従来の耐故障性システムの構成図
【符号の説明】
10,20…情報処理装置、11,21…第1バス、12,22…中央処理装置(CPU)、13,23…主記憶装置、30…耐故障性機構、31a,31b…第1バスコントローラ、32a,32b…第1バッファ、33…第2バス、34…第2バスコントローラ、35…第2バッファ、36…I/O装置、37…比較回路
Claims (5)
- それぞれ中央処理装置とバスとを有し互いに同一の処理を行う複数の情報処理装置と、各情報処理装置のバスと接続するとともに各情報処理装置における処理の同一性を照合する照合手段とを有する耐故障性システムにおいて、
前記照合手段を介して各情報処理装置と接続する周辺回路を備え、
前記照合手段は、各情報処理装置に対応して設けた第1の記憶手段と、各情報処理装置のバスに流れる周辺回路へのデータを該情報処理装置に対応する前記第1の記憶手段に転送する第1の転送手段と、各第1の記憶手段に記憶されているデータの整合性を照合する整合性照合手段と、整合性照合手段により各第1の記憶手段に記憶されているデータが整合性を有していると判定した場合には該データを周辺回路側に転送するとともに整合性を有していないと判定した場合には正常系の情報処理装置に係るデータのみを周辺回路側に転送する第2の転送手段とを備えた
ことを特徴とする耐故障性システム。 - 各情報処理装置から周辺回路へのデータ書き込み時において、前記第1の転送手段は、第1の記憶手段へのデータ転送が終了すると情報処理装置に対して周辺回路へのデータ書き込みが終了したことを通知する
ことを特徴とする請求項1記載の耐故障性システム。 - 前記照合手段は、周辺回路側から各情報処理装置へのデータを記憶する第2の記憶手段と、該第2の記憶手段に記憶されているデータを各情報処理装置へ転送するとともに、周辺回路から各情報処理装置へのデータ書き込み時において、第2の記憶手段へのデータ転送が終了すると周辺回路に対して情報処理装置へのデータ書き込みが終了したことを通知する第3の転送手段とを備えた
ことを特徴とする請求項1又は2何れか1項記載の耐故障性システム。 - それぞれ中央処理装置とバスとを有し互いに同一の処理を行う複数の情報処理装置と、各情報処理装置のバスと接続するとともに各情報処理装置における処理の同一性を照合する照合手段とを有する耐故障性システムの故障検出方法において、
前記照合手段を介して各情報処理装置と周辺回路とを接続し、各情報処理装置に対応して第1の記憶手段を設けるとともに、各情報処理装置のバスを流れる周辺回路へのデータを該情報処理装置に対応する第1の記憶手段に転送し、各第1の記憶手段に照合すべきデータが揃った際に該第1の記憶手段に記憶されているデータの整合性を照合し、該照合の結果整合性を有していない場合には各情報処理装置に対して結果を報告するとともに正常系の情報処理装置に係るデータのみを前記周辺回路に転送し、整合性を有している場合には該データを前記周辺回路に転送する
ことを特徴とする耐故障性システムの故障検出方法。 - 各情報処理装置から周辺回路へのデータ書き込み時において、第1の記憶手段へのデータ転送が終了すると情報処理装置に対して周辺回路へのデータ書き込みが終了したことを通知する
ことを特徴とする請求項4記載の耐故障性システムの故障検出方法。
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