JPS6362068A - プロセツサ間のインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおけるプロセッ
サ間のインタフェース回路に関し、特にマスクとなるプ
ロセッサとスレーブとなるプロセッサとの間に於いて、
データあるいはプログラムなどの転送を行なうためのイ
ンタフェース回路に関する。

〔従来の技術〕

従来のこの種のマルチプロセッサシステムは第２図に略
示するように、マスクとなるプロセッサ１７とスレーブ
となるプロセッサ１３との間でデータあるいはプログラ
ムの転送を行なうため、マスタフロセッサシステムＭＳ
ならびにスレーブプロセッサシステムＳＳのメモリ領域
内に、共有メモリあるいは共通メモリと呼ばれ両プロセ
ッサ１３．１７よりアクセス可能なメモリ１５を別途用
意し、その共有のメモリ１５を通すことにより、互いに
非同期にて動作しているプロセッサ１３．１７間のデー
タ通信を可能としていた。

〔発明が解決しようとする問題点〕

上述した従来の共有メモリを別途に用意する方法に於い
て、共有メモリ１５をアクセス可能にしているプロセッ
サ１３．１７は、互いに非同期に動作しているため、同
時に共有メモリエ５をアクセスしてしまう可能性がある
。

この危険を回避するため、共有メモリの制御回路１８ｍ
、　１８ｓを図示のように設けて、プロセッサ１３、１
７間にてセマフ＃　（Ｓｅｍａｐｈｏｒｅ　）管理を行
ない、調停機能を実現して、ある時間に於いて必ず１つ
のプロセッサのみしか共有メモリをアクセスすることが
できないようにしていた。

すなわち、データを他のプロセッサシステムに転送しよ
うとする場合、たとえばまず、データを送出する一方の
プロセッサ１７は共有メモリ１５のアクセス権を確得し
た後、データを共有メモリ１５に書込み、書込みが終了
した時点にて共有メモリ１５のアクセス権を他のプロセ
ッサ１３に解放し、データを受取ろうとする他方のプロ
セッサ１３は共有メモリ１５のアクセス権を確得してデ
ータを共有メモリ１５より読出し、読出し終了後、共有
メモリ１５のアクセス権を解放するという手順をふまな
ければならない。

このことはプログラムを作成する上で、タイミングの調
整すなわちセマフォの管理において複雑な手順となって
しまうという欠点がある。

なお、第２図の１４ならびに１９はスレーブプロセッサ
システムＳＳのローカルメモリならびにローカルバスで
あり、１６ならびに２０はマスタプロセッサシステムＭ
Ｓのローカルメモリならびにローカルバスである。

〔問題点を解決するための手段〕

本発明のインタフェース回路は、複数のプロセッサシス
テム間のインタフェース回路において、少なくとも、一
方のプロセッサシステムのローカルバスならびに他方の
プロセッサシステムのローカルバスを接続自在にするバ
ス１ｍ用のバッファと、前記一方のプロセッサからのバ
スアクセス要求を受けて、前記他方のプロセッサをホー
ルド状態にすると共に、前記バス接続用バッファを制御
するバスアクセスの制御回路と、先備えていることを特
徴とする。

したがって、他方のプロセッサのローカルバスを直接ア
クセスすると共に、そのローカルメモリを直接アクセス
して、データの書込み読出しを行なうことができるため
、プロセッサ間のデータ通信のために用意されていた共
有メモリを削除テキると共に、データ通信の簡易化を計
ることができる。

〔実施例〕

以下に本発明を、その実施例について図面を参照して説
明する。

第１図は本発明による一実施例を示すブロック図で、マ
スクであるプロセッサ４は、ローカルバス２ｍを介在し
てローカルメモリ５に接続されており、スレーブである
プロセッサ７は、ローカルバス２Ｓを介在してローカル
メモリ６に接続されている。

バス接続用のバッファ２は、マスク側のローカルバス２
ｍとスレーブ側のローカルバス２ｓとを、制御信号によ
ってＰａ続したり分離したりするものである。

バスのアクセスを制御するバスアクセスの制御回路１は
、マスタプロセッサ４ならびにスレーブプロセッサ７に
それぞれｖｃｎされていると共に、バス接続用のバッフ
ァに接続されている。

タイマ回路３はタイムアウト監視用のもので、マスクプ
ロセッサ４ならびにスレーブプロセッサ７にそれぞれ接
続されていると共に、バスアクセスの制御回路１に接続
されている。

ここで上述の実施例の動作を説明する。まず、マスクで
あるプロセッサ４より出されたバスアクセス要求の信号
８は、バスアクセスの制御回路１に入る。バスアクセス
制御回路ｌはこの信号８を受け、スレーブであるプロセ
ッサ７に対してバスホールド要求の信号１０を発し、同
時に信号１２でプロセッサ４をウェイト状態としプロセ
ッサ７よりのバスアクノリッジの信号１１を待つ。

バスアクノリッジ信号１１が返ってきた場合、バスアク
セス制御回路１はバス接続用バッファ２に対して、プロ
セッサ間のローカルバス２ｓ、　２ｍを接続するように
指令を出すと同時に、マスクプロセッサ４をウェイト状
態より通常状態へと復帰させる。

これによりマスタプロセッサ４は、バス接続用バッファ
２を通してスレーブプロセッサ７のローカルメモリ６を
直接アクセスし、ローカルメモリ６へのデータの書込み
・読出しが直接可能となる。

データの読出し・書込みが完了した時点にてマスタプロ
セッサ４は、バスアクセス制御回路１に対しバスアクセ
ス終了を告げる信号９を発する。

信号９を受けたバスアクセス制御回路１はバス接続用バ
ッファ２に対し、ローカルバス２ｍ、　２ｓを切断する
指令を出すと同時に、スレーブプロセッサ７をホールド
状態より通常状態に復帰させる。

これにて一連のデータ通信を終了し、各プロセッサ４，
７は各々非同期にて動作を再開する。

なお、タイマアウト監視用のタイマ回路３は。

スレーブプロセッサ７よりバスアクノリッジ信号１１が
返ってこない場合、マスクプロセッサ４をある一定時間
経過後、強制的にウェイト状態より通常状態に復帰させ
て、システムダウンを防とするための回路である。

言い換えると、タイマ回路３は、マスタプロセッサ４か
らバスアクセス要求信号８とバスアクセス制御回路１か
らバスホールド要求信号１０とを受けてのち、アクセス
制御回路１ヘパスアクノリツジ信号１１が返らず、結果
としてローカルバス２ｓ、　２ｍが接続されない場□合
、所定時間後にバスアクセス制御回路１を作動せしめて
、マスタプロセッサ４に続けられているウェイト状態を
解除することによりシステムのダウンを防止している。

〔発明の効果〕

以上説明したように本発明は、共有メモリを削除し、一
方のプロセッサシステムが他方のプロセッサシステムに
あるローカルメモリを直接アクセスすることによってデ
ータ通信を行なうため、ソフトウェアによるセマフォ管
理の複雑な制御機構を省くことができる効果がある。さ
らにシステムの構成方法によっては、他方のプロセッサ
の全メモリエリアを一方のプロセッサのデータエリアと
して活用できるという長所が生じ、これによりシステム
のプログラムの構成上の自由度が向上するという効果が
ある。

【図面の簡単な説明】

第１図は本発明による一実施例を示すブロック図、第２
図は従来例を示すブロック図である。 １・・・バスアクセス制御回路、 ２・・・バス接続用バッファ、 ２ｓ、　２ｍ・・・ローカルバス、 ３・・・タイムアウト監視用タイマ回路、４・・・マス
タプロセッサ、 ５．６・・・ローカルメモリ、 ７・・・スレーブプロセッサ、 ８・・・バスアクセス要求信号、 ９・・・バスアクセス終了信号、 １０・・・バスホールド要求信号、 １１・・・パスアクノリッジ信号、 １２・・・ウェイト指示信号。

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサシステム間のインタフェース回路にお
   いて、少なくとも、 一方のプロセッサシステムのローカルバスならびに他方
   のプロセッサシステムのローカルバスを接続自在にする
   バス接続用のバッファと、 前記一方のプロセッサからのバスアクセス要求を受けて
   、前記他方のプロセッサをホールド状態にすると共に、
   前記バス接続用バッファを制御するバスアクセスの制御
   回路と、を備えていることを特徴とするプロセッサ間の
   インタフェース回路。