JP2976417B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Description
【０００１】
【技術分野】本発明はマルチプロセッサシステムに関
し、特にマルチプロセッサシステムにおける同期制御方
式に関する。
し、特にマルチプロセッサシステムにおける同期制御方
式に関する。
【０００２】
【従来技術】従来、この種の同期制御方式としては、図
４に示すように、マルチプロセッサシステムを構成する
プロセッサシステム系１，２各々の主記憶装置（ＭＭ）
１２，２２の内容の同一性を保証するためのメモリ同期
制御方式がある。
４に示すように、マルチプロセッサシステムを構成する
プロセッサシステム系１，２各々の主記憶装置（ＭＭ）
１２，２２の内容の同一性を保証するためのメモリ同期
制御方式がある。
【０００３】ここで、プロセッサシステム系１，２は夫
々プログラムを実行するプロセッサ（ＣＰＵ）１１，２
１と、主記憶装置１２，２２と、データ変換制御回路
（ＤＥＸ）１３，２３と、コンソールインタフェース回
路（ＣＮＳＩ）１７，２７と、入出力制御回路（ＩＯ
Ｐ）１８，２８と、入出力端末１５，２５と、入出力装
置（ＩＯ）１９，２９とから構成されている。
々プログラムを実行するプロセッサ（ＣＰＵ）１１，２
１と、主記憶装置１２，２２と、データ変換制御回路
（ＤＥＸ）１３，２３と、コンソールインタフェース回
路（ＣＮＳＩ）１７，２７と、入出力制御回路（ＩＯ
Ｐ）１８，２８と、入出力端末１５，２５と、入出力装
置（ＩＯ）１９，２９とから構成されている。
【０００４】データ変換制御回路１３，２３はプロセッ
サバス１００，２００に接続されているコンソールイン
タフェース回路１７，２７や入出力制御回路１８，２８
などの各装置のアクセス競合を整理するバス競合整理機
能と、プロセッサバス１００，２００上のデータを変換
する機能と、メモリライトアクセス時に他系にデータを
送出したりまたは受取ったりするメモリコピー機能とを
有している。
サバス１００，２００に接続されているコンソールイン
タフェース回路１７，２７や入出力制御回路１８，２８
などの各装置のアクセス競合を整理するバス競合整理機
能と、プロセッサバス１００，２００上のデータを変換
する機能と、メモリライトアクセス時に他系にデータを
送出したりまたは受取ったりするメモリコピー機能とを
有している。
【０００５】コンソールインタフェース回路１７，２７
は入出力端末１５，２５からの処理要求に応じて主記憶
装置１２，２２とのデータ転送を行う。また、入出力制
御回路１８，２８は入出力（ＩＯ）バス１０１，２０１
を介して入出力装置１９，２９と主記憶装置１２，２２
との間のデータ送受信を中継する機能を有する。
は入出力端末１５，２５からの処理要求に応じて主記憶
装置１２，２２とのデータ転送を行う。また、入出力制
御回路１８，２８は入出力（ＩＯ）バス１０１，２０１
を介して入出力装置１９，２９と主記憶装置１２，２２
との間のデータ送受信を中継する機能を有する。
【０００６】上記のマルチプロセッサシステムにおける
メモリ同期制御方式ではプロセッサシステム系１，２の
うち一方の系のみがプログラムを実行する。例えば、プ
ロセッサシステム系１のプロセッサ１１やコンソールイ
ンタフェース回路１７、あるいは入出力制御回路１８が
主記憶装置１２にライトアクセスを行う場合、データ変
換制御回路１３はプロセッサシステム系２のデータ変換
制御回路２３にそのライトアクセス時のアドレスおよび
データを送出する。
メモリ同期制御方式ではプロセッサシステム系１，２の
うち一方の系のみがプログラムを実行する。例えば、プ
ロセッサシステム系１のプロセッサ１１やコンソールイ
ンタフェース回路１７、あるいは入出力制御回路１８が
主記憶装置１２にライトアクセスを行う場合、データ変
換制御回路１３はプロセッサシステム系２のデータ変換
制御回路２３にそのライトアクセス時のアドレスおよび
データを送出する。
【０００７】プロセッサシステム系２ではデータ変換制
御回路２３内の処理キューの中にデータ変換制御回路１
３からのアドレスおよびデータを格納し、ＦＩＦＯ（Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）の原則で主記憶
装置２３への書込みを行う。
御回路２３内の処理キューの中にデータ変換制御回路１
３からのアドレスおよびデータを格納し、ＦＩＦＯ（Ｆ
ｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）の原則で主記憶
装置２３への書込みを行う。
【０００８】一方、プロセッサシステム系１のプロセッ
サ１１やコンソールインタフェース回路１７、あるいは
入出力制御回路１８が主記憶装置１２にリードアクセス
を行う場合、プロセッサ１１やコンソールインタフェー
ス回路１７、あるいは入出力制御回路１８は自系の主記
憶装置１２のみをアクセスしてデータを読出す。
サ１１やコンソールインタフェース回路１７、あるいは
入出力制御回路１８が主記憶装置１２にリードアクセス
を行う場合、プロセッサ１１やコンソールインタフェー
ス回路１７、あるいは入出力制御回路１８は自系の主記
憶装置１２のみをアクセスしてデータを読出す。
【０００９】上記のライトアクセス時あるいはリードア
クセス時の制御によって、プロセッサシステム系１，２
の主記憶装置１２，２２の同一性が保たれ、障害時には
系の切替えによってメモリ再開を行うことができる。
クセス時の制御によって、プロセッサシステム系１，２
の主記憶装置１２，２２の同一性が保たれ、障害時には
系の切替えによってメモリ再開を行うことができる。
【００１０】また、図５に示すようなプロセッサシステ
ム系１，２から構成されるマルチプロセッサシステムの
同期制御方式の場合、プロセッサシステム系１，２の両
系の主記憶装置１２，２２に直接アクセスするコンソー
ルインタフェース回路１７，２７および入出力制御回路
１８，２８のインタフェースは図６に示すように３チッ
プのＬＳＩで構成されている。
ム系１，２から構成されるマルチプロセッサシステムの
同期制御方式の場合、プロセッサシステム系１，２の両
系の主記憶装置１２，２２に直接アクセスするコンソー
ルインタフェース回路１７，２７および入出力制御回路
１８，２８のインタフェースは図６に示すように３チッ
プのＬＳＩで構成されている。
【００１１】図６はプロセッサシステム系１のコンソー
ルインタフェース回路１７のインタフェース回路の構成
を示しており、プロセッサバス１００，２００に夫々接
続されたバスインタフェース（ＢＩ）ＬＳＩ１７ａ，１
７ｂと、バスインタフェースＬＳＩ１７ａ，１７ｂの同
期制御を行うタイミングコントロール（ＣＴＬ）ＬＳＩ
１７ｃとから構成されている。
ルインタフェース回路１７のインタフェース回路の構成
を示しており、プロセッサバス１００，２００に夫々接
続されたバスインタフェース（ＢＩ）ＬＳＩ１７ａ，１
７ｂと、バスインタフェースＬＳＩ１７ａ，１７ｂの同
期制御を行うタイミングコントロール（ＣＴＬ）ＬＳＩ
１７ｃとから構成されている。
【００１２】上記の同期制御方式の場合、例えばプロセ
ッサシステム系１のコンソールインタフェース回路１７
が主記憶装置１２にライトアクセスを行う場合、コンソ
ールインタフェース回路１７はバスインタフェースＬＳ
Ｉ１７ａによってプロセッサバス１００およびデータ変
換制御回路１３を介して主記憶装置１２にデータの書込
みを行う。
ッサシステム系１のコンソールインタフェース回路１７
が主記憶装置１２にライトアクセスを行う場合、コンソ
ールインタフェース回路１７はバスインタフェースＬＳ
Ｉ１７ａによってプロセッサバス１００およびデータ変
換制御回路１３を介して主記憶装置１２にデータの書込
みを行う。
【００１３】同時に、コンソールインタフェース回路１
７はバスインタフェースＬＳＩ１７ｂによってプロセッ
サバス２００およびデータ変換制御回路２３を介して主
記憶装置２２にデータの書込みを行う。これによって、
プロセッサシステム系１，２の主記憶装置１２，２２の
同一性が保たれる。
７はバスインタフェースＬＳＩ１７ｂによってプロセッ
サバス２００およびデータ変換制御回路２３を介して主
記憶装置２２にデータの書込みを行う。これによって、
プロセッサシステム系１，２の主記憶装置１２，２２の
同一性が保たれる。
【００１４】このような従来のメモリ同期制御方式で
は、図４に示すシステム構成の場合、主記憶装置１２に
ライトアクセスを行うときにデータ変換制御回路１３か
らデータ変換制御回路２３にそのライトアクセス時のア
ドレスおよびデータを送出して主記憶装置２２に書込ま
なければならないので、他系へのメモリライトアクセス
のスピードが処理能力向上のボトルネックになるという
問題がある。
は、図４に示すシステム構成の場合、主記憶装置１２に
ライトアクセスを行うときにデータ変換制御回路１３か
らデータ変換制御回路２３にそのライトアクセス時のア
ドレスおよびデータを送出して主記憶装置２２に書込ま
なければならないので、他系へのメモリライトアクセス
のスピードが処理能力向上のボトルネックになるという
問題がある。
【００１５】また、図５に示すシステム構成の場合、主
記憶装置１２にライトアクセスを行うときにコンソール
インタフェース回路１７はバスインタフェースＬＳＩ１
７ａ，１７ｂによってプロセッサバス１００，２００お
よびデータ変換制御回路１３，２３を介して主記憶装置
１２，２２にデータの書込みを行うので、上記の問題を
解決することができる。しかしながら、プロセッサバス
１００，２００およびデータ変換制御回路１３，２３を
介して主記憶装置１２，２２にアクセスするためのバス
インタフェースＬＳＩを共通にすると、該ＬＳＩの出力
がクロックレベルで同期してしまうので、該ＬＳＩ内の
ロジックレベルのアース電位が変動して該ＬＳＩ内のロ
ジック部分が誤動作するため、インタフェースを３チッ
プ未満のＬＳＩで構成することができないという問題が
ある。
記憶装置１２にライトアクセスを行うときにコンソール
インタフェース回路１７はバスインタフェースＬＳＩ１
７ａ，１７ｂによってプロセッサバス１００，２００お
よびデータ変換制御回路１３，２３を介して主記憶装置
１２，２２にデータの書込みを行うので、上記の問題を
解決することができる。しかしながら、プロセッサバス
１００，２００およびデータ変換制御回路１３，２３を
介して主記憶装置１２，２２にアクセスするためのバス
インタフェースＬＳＩを共通にすると、該ＬＳＩの出力
がクロックレベルで同期してしまうので、該ＬＳＩ内の
ロジックレベルのアース電位が変動して該ＬＳＩ内のロ
ジック部分が誤動作するため、インタフェースを３チッ
プ未満のＬＳＩで構成することができないという問題が
ある。
【００１６】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、インタフェースを構成
するＬＳＩのチップ数を削減してシステムを小型化する
ことができ、処理能力を向上させることができるマルチ
プロセッサシステムの提供を目的とする。
点を除去すべくなされたもので、インタフェースを構成
するＬＳＩのチップ数を削減してシステムを小型化する
ことができ、処理能力を向上させることができるマルチ
プロセッサシステムの提供を目的とする。
【００１７】
【発明の構成】本発明によるマルチプロセッサシステム
は、第１および第２の中央処理装置と、第１および第２
の主記憶装置と、前記第１および第２の中央処理装置に
夫々少なくとも入出力装置からなる他装置を接続する第
１および第２のプロセッサバスと、前記他装置を前記第
１および第２のプロセッサバスに接続する第１および第
２のインタフェース回路とによって二重化された第１お
よび第２のプロセッサシステムからなるマルチプロセッ
サシステムであって、前記第１および第２のプロセッサ
バスを介して前記第１および第２の主記憶装置に同時に
アクセス可能でかつ前記第１および第２の主記憶装置各
々の内容を整合する第１および第２の整合手段と、前記
第１の整合手段が前記第１および第２の主記憶装置への
データ書込みを行うときに前記第１の整合手段以外の前
記第１および第２のプロセッサバスへのアクセスを禁止
する禁止手段と、前記第１および第２のインタフェース
回路に設けられかつ前記禁止手段によって前記第１およ
び第２のプロセッサバスへのアクセスが禁止された後に
前記第１のプロセッサバスへのアドレスおよびデータの
送出タイミングと前記第２のプロセッサバスへのアドレ
スおよびデータの送出タイミングとが異なるよう制御す
る手段とを有することを特徴とする。
は、第１および第２の中央処理装置と、第１および第２
の主記憶装置と、前記第１および第２の中央処理装置に
夫々少なくとも入出力装置からなる他装置を接続する第
１および第２のプロセッサバスと、前記他装置を前記第
１および第２のプロセッサバスに接続する第１および第
２のインタフェース回路とによって二重化された第１お
よび第２のプロセッサシステムからなるマルチプロセッ
サシステムであって、前記第１および第２のプロセッサ
バスを介して前記第１および第２の主記憶装置に同時に
アクセス可能でかつ前記第１および第２の主記憶装置各
々の内容を整合する第１および第２の整合手段と、前記
第１の整合手段が前記第１および第２の主記憶装置への
データ書込みを行うときに前記第１の整合手段以外の前
記第１および第２のプロセッサバスへのアクセスを禁止
する禁止手段と、前記第１および第２のインタフェース
回路に設けられかつ前記禁止手段によって前記第１およ
び第２のプロセッサバスへのアクセスが禁止された後に
前記第１のプロセッサバスへのアドレスおよびデータの
送出タイミングと前記第２のプロセッサバスへのアドレ
スおよびデータの送出タイミングとが異なるよう制御す
る手段とを有することを特徴とする。
【００１８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、プロセッサシステム系１，
２のプロセッサ（ＣＰＵ）１１，２１はクロックレベル
で同期して同一のプログラムを実行している。データ変
換制御回路（ＤＥＸ）１３，２３は夫々プロセッサ１
１，２１および主記憶装置（ＭＭ）１２，２２に接続さ
れている。
ック図である。図において、プロセッサシステム系１，
２のプロセッサ（ＣＰＵ）１１，２１はクロックレベル
で同期して同一のプログラムを実行している。データ変
換制御回路（ＤＥＸ）１３，２３は夫々プロセッサ１
１，２１および主記憶装置（ＭＭ）１２，２２に接続さ
れている。
【００２０】また、データ変換制御回路１３はプロセッ
サバス１００を介してプロセッサシステム系１，２のコ
ンソールインタフェース回路（ＣＮＳＩ）１４，２４と
入出力制御回路（ＩＯＰ）１６，２６とに接続されてい
る。さらに、データ変換制御回路２３はプロセッサバス
２００を介してプロセッサシステム系１，２のコンソー
ルインタフェース回路１４，２４と入出力制御回路１
６，２６とに接続されている。
サバス１００を介してプロセッサシステム系１，２のコ
ンソールインタフェース回路（ＣＮＳＩ）１４，２４と
入出力制御回路（ＩＯＰ）１６，２６とに接続されてい
る。さらに、データ変換制御回路２３はプロセッサバス
２００を介してプロセッサシステム系１，２のコンソー
ルインタフェース回路１４，２４と入出力制御回路１
６，２６とに接続されている。
【００２１】コンソールインタフェース回路１４，２４
は夫々入出力端末１５，２５に接続され、入出力制御回
路１６，２６は入出力（ＩＯ）バス１０１，２０１を介
して共通の入出力装置３に接続されている。
は夫々入出力端末１５，２５に接続され、入出力制御回
路１６，２６は入出力（ＩＯ）バス１０１，２０１を介
して共通の入出力装置３に接続されている。
【００２２】コンソールインタフェース回路１４，２４
および入出力制御回路１６，２６はプロセッサシステム
系１，２の主記憶装置１２，２２に同時にライトアクセ
スを行う。このとき、コンソールインタフェース回路１
４，２４および入出力制御回路１６，２６内のバス開放
タイミング制御回路１４ａ，１６ａ，２４ａ，２６ａは
両系のデータ変換制御回路１３，２３にバスロック信号
を送出した後に、データ変換制御回路１３，２３内のバ
ス競合整理回路１３ａ，２３ａにバス使用権を要求す
る。
および入出力制御回路１６，２６はプロセッサシステム
系１，２の主記憶装置１２，２２に同時にライトアクセ
スを行う。このとき、コンソールインタフェース回路１
４，２４および入出力制御回路１６，２６内のバス開放
タイミング制御回路１４ａ，１６ａ，２４ａ，２６ａは
両系のデータ変換制御回路１３，２３にバスロック信号
を送出した後に、データ変換制御回路１３，２３内のバ
ス競合整理回路１３ａ，２３ａにバス使用権を要求す
る。
【００２３】バス競合整理回路１３ａ，２３ａはバス使
用権を要求したバス開放タイミング制御回路１４ａ，１
６ａ，２４ａ，２６ａにバス使用を許可し、その後にバ
ス使用を許可した回路以外の回路によるバス使用を禁止
する。
用権を要求したバス開放タイミング制御回路１４ａ，１
６ａ，２４ａ，２６ａにバス使用を許可し、その後にバ
ス使用を許可した回路以外の回路によるバス使用を禁止
する。
【００２４】バス開放タイミング制御回路１４ａ，１６
ａ，２４ａ，２６ａがバス使用を許可されると、コンソ
ールインタフェース回路１４，２４および入出力制御回
路１６，２６は他系のプロセッサバス２００，１００に
対して１クロック（数クロックでもよい）早くアドレス
およびデータを送出する。この後に、コンソールインタ
フェース回路１４，２４および入出力制御回路１６，２
６は自系のプロセッサバス１００，２００にアドレスお
よびデータを送出する。
ａ，２４ａ，２６ａがバス使用を許可されると、コンソ
ールインタフェース回路１４，２４および入出力制御回
路１６，２６は他系のプロセッサバス２００，１００に
対して１クロック（数クロックでもよい）早くアドレス
およびデータを送出する。この後に、コンソールインタ
フェース回路１４，２４および入出力制御回路１６，２
６は自系のプロセッサバス１００，２００にアドレスお
よびデータを送出する。
【００２５】これによって、コンソールインタフェース
回路１４，２４および入出力制御回路１６，２６は主記
憶装置１２，２２へのデータ書込みをほぼ同時に行うこ
とができ、主記憶装置１２，２２の同一性を保つことが
できる。
回路１４，２４および入出力制御回路１６，２６は主記
憶装置１２，２２へのデータ書込みをほぼ同時に行うこ
とができ、主記憶装置１２，２２の同一性を保つことが
できる。
【００２６】図２は本発明の一実施例のアクセスシーケ
ンスを示すシーケンスチャートである。図においては、
コンソールインタフェース回路１４による主記憶装置１
２，２２へのアクセスシーケンスを示している。これら
図１および図２を用いて本発明の一実施例の動作につい
て説明する。
ンスを示すシーケンスチャートである。図においては、
コンソールインタフェース回路１４による主記憶装置１
２，２２へのアクセスシーケンスを示している。これら
図１および図２を用いて本発明の一実施例の動作につい
て説明する。
【００２７】まず、コンソールインタフェース回路１４
内のバス開放タイミング回路１４ａは両系のデータ変換
制御回路１３，２３にバスロック信号を送出する。この
後に、バス開放タイミング回路１４ａはバス競合整理回
路１３ａ，２３ａにバス使用権（ＲＥＱ）を要求し、バ
ス競合整理回路１３ａ，２３ａからの許可信号［バスア
クノリッジ信号（ＡＣＫ）］が入力された後にアクセス
を開始する。このとき、バス競合整理回路１３ａ，２３
ａはバス使用を許可したバス開放タイミング制御回路１
４ａ以外の回路によるバス使用を許可しなくなる。
内のバス開放タイミング回路１４ａは両系のデータ変換
制御回路１３，２３にバスロック信号を送出する。この
後に、バス開放タイミング回路１４ａはバス競合整理回
路１３ａ，２３ａにバス使用権（ＲＥＱ）を要求し、バ
ス競合整理回路１３ａ，２３ａからの許可信号［バスア
クノリッジ信号（ＡＣＫ）］が入力された後にアクセス
を開始する。このとき、バス競合整理回路１３ａ，２３
ａはバス使用を許可したバス開放タイミング制御回路１
４ａ以外の回路によるバス使用を許可しなくなる。
【００２８】バス開放タイミング制御回路１４ａがバス
競合整理回路１３ａ，２３ａからバス使用を許可される
と、コンソールインタフェース回路１４は他系のプロセ
ッサバス２００に対して自系のプロセッサバス１００よ
りも１クロック早くアドレスおよびデータ（Ａ・Ｄ）を
送出する。
競合整理回路１３ａ，２３ａからバス使用を許可される
と、コンソールインタフェース回路１４は他系のプロセ
ッサバス２００に対して自系のプロセッサバス１００よ
りも１クロック早くアドレスおよびデータ（Ａ・Ｄ）を
送出する。
【００２９】これは一般的に他系のアクセスタイムのほ
うが大きいので、コンソールインタフェース回路１４の
バスインタフェースを構成するＬＳＩ（図示せず）のバ
ス同時ドライブを避け、両系のデータアクノリッジ信号
（ＤＡＫ）の返送タイミングのずれをできるだけ小さく
するためである。
うが大きいので、コンソールインタフェース回路１４の
バスインタフェースを構成するＬＳＩ（図示せず）のバ
ス同時ドライブを避け、両系のデータアクノリッジ信号
（ＤＡＫ）の返送タイミングのずれをできるだけ小さく
するためである。
【００３０】この後に、コンソールインタフェース回路
１４は自系のプロセッサバス１００にアドレスおよびデ
ータを送出する。これによって、コンソールインタフェ
ース回路１４は主記憶装置１２，２２へのデータ書込み
をほぼ同時に行うことができる。
１４は自系のプロセッサバス１００にアドレスおよびデ
ータを送出する。これによって、コンソールインタフェ
ース回路１４は主記憶装置１２，２２へのデータ書込み
をほぼ同時に行うことができる。
【００３１】主記憶装置１２，２２へのデータ書込みが
終了して両系のデータアクノリッジ信号が返送されてく
ると、バス開放タイミング制御回路１４ａはバスロック
を解除するようバスロック解除信号をデータ変換制御回
路１３，２３に送出する。このバス開放タイミング制御
回路１４ａが両系のバスロックを同時に設定解除するこ
とで、アドレスおよびデータの送出タイミングが系によ
って変っても両系の同期動作を保つことができる。
終了して両系のデータアクノリッジ信号が返送されてく
ると、バス開放タイミング制御回路１４ａはバスロック
を解除するようバスロック解除信号をデータ変換制御回
路１３，２３に送出する。このバス開放タイミング制御
回路１４ａが両系のバスロックを同時に設定解除するこ
とで、アドレスおよびデータの送出タイミングが系によ
って変っても両系の同期動作を保つことができる。
【００３２】図３は本発明の一実施例によるバスアクセ
スを示すタイミングチャートである。図において、コン
ソールインタフェース回路１４，２４または入出力制御
回路１６，２６がプロセッサバス１００，２００にアク
セスする場合、コンソールインタフェース回路１４，２
４または入出力制御回路１６，２６からデータ変換制御
回路１３，２３へのバスリクエスト信号がアクティブと
なる。
スを示すタイミングチャートである。図において、コン
ソールインタフェース回路１４，２４または入出力制御
回路１６，２６がプロセッサバス１００，２００にアク
セスする場合、コンソールインタフェース回路１４，２
４または入出力制御回路１６，２６からデータ変換制御
回路１３，２３へのバスリクエスト信号がアクティブと
なる。
【００３３】データ変換制御回路１３，２３はコンソー
ルインタフェース回路１４，２４または入出力制御回路
１６，２６からのバスリクエスト信号に対してバス使用
を許可する場合、バスアクノリッジ信号をアクティブと
する。
ルインタフェース回路１４，２４または入出力制御回路
１６，２６からのバスリクエスト信号に対してバス使用
を許可する場合、バスアクノリッジ信号をアクティブと
する。
【００３４】バスアクノリッジ信号がアクティブになる
と、コンソールインタフェース回路１４，２４または入
出力制御回路１６，２６からアドレス（Ａ）およびデー
タ（Ｄ）が出力される。このとき、アドレスの有効タイ
ミングでアドレスストローブ信号がアクティブとなり、
アクセスの受信応答信号であるデータアクノリッジ信号
がアクティブとなる。ここで、バスリクエスト信号とバ
スアクノリッジ信号とアドレスストローブ信号とデータ
アクノリッジ信号とは夫々アクティブローである。
と、コンソールインタフェース回路１４，２４または入
出力制御回路１６，２６からアドレス（Ａ）およびデー
タ（Ｄ）が出力される。このとき、アドレスの有効タイ
ミングでアドレスストローブ信号がアクティブとなり、
アクセスの受信応答信号であるデータアクノリッジ信号
がアクティブとなる。ここで、バスリクエスト信号とバ
スアクノリッジ信号とアドレスストローブ信号とデータ
アクノリッジ信号とは夫々アクティブローである。
【００３５】このように、コンソールインタフェース回
路１４，２４または入出力制御回路１６，２６が主記憶
装置１２，２２へのデータ書込みを行う場合、データ変
換制御回路１３，２３内のバス競合整理回路１３ａ，２
３ａによってバス使用を許可した回路以外のバス使用を
禁止するとともに、バス使用が許可されたコンソールイ
ンタフェース回路１４，２４または入出力制御回路１
６，２６によって他系のプロセッサバス２００，１００
に対するアドレスおよびデータの送出を１クロック早く
することによって、主記憶装置１２，２２へのデータ書
込みをほぼ同時に行うことができ、主記憶装置１２，２
２の同一性を保つことができる。よって、処理能力を向
上させることができる。
路１４，２４または入出力制御回路１６，２６が主記憶
装置１２，２２へのデータ書込みを行う場合、データ変
換制御回路１３，２３内のバス競合整理回路１３ａ，２
３ａによってバス使用を許可した回路以外のバス使用を
禁止するとともに、バス使用が許可されたコンソールイ
ンタフェース回路１４，２４または入出力制御回路１
６，２６によって他系のプロセッサバス２００，１００
に対するアドレスおよびデータの送出を１クロック早く
することによって、主記憶装置１２，２２へのデータ書
込みをほぼ同時に行うことができ、主記憶装置１２，２
２の同一性を保つことができる。よって、処理能力を向
上させることができる。
【００３６】また、他系のプロセッサバス２００，１０
０に対するアドレスおよびデータの送出を１クロック早
くすること、言い換えれば自系のプロセッサバス１０
０，２００に対するアドレスおよびデータの送出を１ク
ロック遅くすることによって、コンソールインタフェー
ス回路１４，２４または入出力制御回路１６，２６のバ
スインタフェースを構成するＬＳＩを１つにしても、バ
ス同時ドライブを避けることができる。よって、バスイ
ンタフェースを構成するＬＳＩのチップ数を削減してシ
ステムを小型化することができるとともに、部品点数を
減少させることができるので、システムの信頼性を向上
させることができる。
０に対するアドレスおよびデータの送出を１クロック早
くすること、言い換えれば自系のプロセッサバス１０
０，２００に対するアドレスおよびデータの送出を１ク
ロック遅くすることによって、コンソールインタフェー
ス回路１４，２４または入出力制御回路１６，２６のバ
スインタフェースを構成するＬＳＩを１つにしても、バ
ス同時ドライブを避けることができる。よって、バスイ
ンタフェースを構成するＬＳＩのチップ数を削減してシ
ステムを小型化することができるとともに、部品点数を
減少させることができるので、システムの信頼性を向上
させることができる。
【００３７】
【発明の効果】以上説明したように本発明によれば、第
１および第２のプロセッサバスを介して第１および第２
の主記憶装置に同時にアクセス可能で、かつ第１および
第２の主記憶装置各々の内容を整合する第１および第２
の整合手段のうち１つが第１および第２の主記憶装置へ
のデータ書込みを行うときに該整合手段以外の第１およ
び第２のプロセッサバスへのアクセスを禁止するととも
に、該整合手段による他系の主記憶装置へのデータ書込
みを自系の主記憶装置へのデータ書込みよりも早く行う
ようにすることによって、インタフェースを構成するＬ
ＳＩのチップ数を削減してシステムを小型化することが
でき、処理能力を向上させることができるという効果が
ある。
１および第２のプロセッサバスを介して第１および第２
の主記憶装置に同時にアクセス可能で、かつ第１および
第２の主記憶装置各々の内容を整合する第１および第２
の整合手段のうち１つが第１および第２の主記憶装置へ
のデータ書込みを行うときに該整合手段以外の第１およ
び第２のプロセッサバスへのアクセスを禁止するととも
に、該整合手段による他系の主記憶装置へのデータ書込
みを自系の主記憶装置へのデータ書込みよりも早く行う
ようにすることによって、インタフェースを構成するＬ
ＳＩのチップ数を削減してシステムを小型化することが
でき、処理能力を向上させることができるという効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例のアクセスシーケンスを示す
シーケンスチャートである。
シーケンスチャートである。
【図３】本発明の一実施例によるバスアクセスを示すタ
イミングチャートである。
イミングチャートである。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の構成を示すブロック図である。
【図６】図５のコンソールインタフェース回路の構成を
示す図である。
示す図である。
１２，２２ 主記憶装置 １３，２３ データ変換制御回路 １３ａ，２３ａ バス競合整理回路 １４，２４ コンソールインタフェース回路 １４ａ，１６ａ， ２４ａ，２６ａ バス開放タイミング制御回路 １６，２６ 入出力制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/177 680 G06F 11/18 310 G06F 13/36 310
Claims (1)
- 【請求項１】 第１および第２の中央処理装置と、第１
および第２の主記憶装置と、前記第１および第２の中央
処理装置に夫々少なくとも入出力装置からなる他装置を
接続する第１および第２のプロセッサバスと、前記他装
置を前記第１および第２のプロセッサバスに接続する第
１および第２のインタフェース回路とによって二重化さ
れた第１および第２のプロセッサシステムからなるマル
チプロセッサシステムであって、前記第１および第２の
プロセッサバスを介して前記第１および第２の主記憶装
置に同時にアクセス可能でかつ前記第１および第２の主
記憶装置各々の内容を整合する第１および第２の整合手
段と、前記第１の整合手段が前記第１および第２の主記
憶装置へのデータ書込みを行うときに前記第１の整合手
段以外の前記第１および第２のプロセッサバスへのアク
セスを禁止する禁止手段と、前記第１および第２のイン
タフェース回路に設けられかつ前記禁止手段によって前
記第１および第２のプロセッサバスへのアクセスが禁止
された後に前記第１のプロセッサバスへのアドレスおよ
びデータの送出タイミングと前記第２のプロセッサバス
へのアドレスおよびデータの送出タイミングとが異なる
よう制御する手段とを有することを特徴とするマルチプ
ロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242643A JP2976417B2 (ja) | 1992-08-19 | 1992-08-19 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242643A JP2976417B2 (ja) | 1992-08-19 | 1992-08-19 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668043A JPH0668043A (ja) | 1994-03-11 |
| JP2976417B2 true JP2976417B2 (ja) | 1999-11-10 |
Family
ID=17092101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242643A Expired - Fee Related JP2976417B2 (ja) | 1992-08-19 | 1992-08-19 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976417B2 (ja) |
-
1992
- 1992-08-19 JP JP4242643A patent/JP2976417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668043A (ja) | 1994-03-11 |
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