JPH03271861A - 共有メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＣＰＵ毎の個別メモリと同様に、共有メモリに対するア
クセスを為し得る共有メモリアクセス制御方式に関し、 高転送レート、高速レスポンスの達成と同時にオーバー
ヘッドを解消し、しかもソフトウェアの容易な移植性も
享受することを目的とし、各プロセッサ系で共有される
共有メモリを有するデータ処理システムにおいて、前記
各プロセッサ系毎に設けられ、そのバスに接続された共
有メモリと、２つのプロセッサ系の各々との間に設けら
れた接続アダプタとを備え、各接続アダプタ毎に、前記
２つのプロセッサ系所属の共有メモリのアドレス範囲を
監視する監視装置と、前記アドレス範囲へのアクセスが
該アクセスを為したプロセッサ系所属の共有メモリへの
書き込みであるとき、そのアドレス及びデータを他のプ
ロセッサ系所属の接続アダプタへ転送する転送装置と、
他のプロセッサ系所属の接続アダプタからのデータを該
データと共に転送されて来たアドレスで指定される自プ
ロセッサ系所属の共有メモリの記憶位置に書き込む書き
込み制御装置とを設けて構成した。

〔産業上の利用分野〕

本発明は、ＣＰＵ毎の個別メモリと同様に、共有メモリ
に対するアクセスを為し得る共有メモリアクセス制御方
式に関する。

電子計算機システムにおいては、そのシステムでの処理
規模拡大に対処し得る技術的手段として、共有メモリを
用いる技法がある。その電子計算機システムにおける共
有メモリは、２つの処理系を構成する２つのＣＰＵ　（
複数のプロセッサから成る。）で共有するデータの格納
域としての役割を果たす。その共有メモリと雌も、各Ｃ
ＰＵから高速にアクセスし得ることが、前述のような処
理規模拡大での処理を高速に処理する上で必要欠くべか
らざることである。

〔従来の技術〕

従来の共有メモリの共有の仕方は、第４図に示すように
各ＣＰＵＡ、Ｂの高速メモリバス３０゜３２に接続され
た接続アダプタ３４，３６．３８゜４０を介して共有メ
モリ４２を前記ＣＰＵＡ、Ｂによって共有するような方
式であった。この方式を採用するのは、前記共有メモリ
４２が各ＣＰＵ筺体とは別体の筐体に収められているた
め、前記高速メモリバスをケーブル等で延長することが
出来ないから、前記接続アダプタ３４．３６．３８゜４
０を介しての共有メモリ４２への接続を行なうようにし
ている。第４図において、４４，４６．４８．５０は、
プロセッサであり、５２．５４は、個別メモリである。

前記方式における接続アダプタ３４，３６．３８．４０
の動作は、次のようなものであった。

いずれかのＣＰＵによって当該ＣＰＵ所属の個別メモリ
（例えば、ＣＰＵＡの個別メモリ５２゜以下同じ。）か
ら読み出したデータの共有メモリ４２への書き込みを行
なう場合には、読み出しを行なうＣＰＵから特別のＭＯ
ＶＥ命令を発行し、そのＭＯＶＥ命令の第２オペランド
アドレス（前記ＣＰＵＡの個別メモリ５２からデータを
読み出すアドレス）を接続アダプタ３４にセットすると
同時に、前記ＭＯＶＥ命令の第１オペランドアドレス（
共有メモリ４２へ読み出されたデータを書き込むアドレ
ス）を接続アダプタ３６にセットする。そして、両接続
アダプタ３４．３６を動作させる。接続アダプタ３４に
セントされたアドレスで指定される個別メモリ５２の記
憶位置から読み出されたデータは、接続アダプタ３４か
ら接続アダプタ３６へ渡され、接続アダプタ３６にセッ
トされているアドレスで指定される共有メモリ４２の記
憶位置に書き込まれる。

その共有メモリ４２の各ＣＰＵによる読み出しは、前述
と同様、特別のＭＯＶＥ命令の発行を要する。

又、ＣＰＵＢについても同様である。

これにより、前記共有メモリ４２のＣＰＵＡ。

Ｂによる共有を実現している。その共有されるデータは
、逐一、アクセスしようとするＣＰＵに所属の個別メモ
リを経由しての処理を受けなければならない。

〔発明が解決しようとする課題］ 前述の方式は、２つのＣＰＵＡ、Ｂによって共有メモリ
４２の共有を達成することは出来るが、共有メモリ４２
へ格納しようとするデータ、共有メモリ４２から読み出
そうとするデータは、必ずそれらデータに対しアクセス
を起こしたＣＰＵ所属の個別メモリを経由しなければな
らない。このため、高転送レート、高速レスポンスを実
現出来ず、共有メモリとの間のデータ転送が遅いばかり
でなく、個別メモリと共有メモリとの間のデータ転送を
必要とするから、それに伴うオーバーへ・ンドが生じて
いた。

本発明は、斯かる問題点に鑑みて創作されたもので、高
転送レート、高速レスポンスの達成と同時にオーバーヘ
ッドを解消し、しかもソフトウェアの容易な移植性も享
受し得る共有メモリアクセス制御方式を提供することを
その目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、各プロセッサ系２１（ｉ＝１．２．
　　・・・、ｎ）で共有される共有メモリを有するデー
タ処理システムに、前記各プロセッサ系２□毎に設けら
れ、そのバス６１に接続された共有メモリ５．と、２つ
のプロセッサ系２；，２ｋ　　（ｊ，にはｉの内の相異
なる１つである。）の各々との間に設けられた接続アダ
プタ８゜８１とを備える。その各接続アダプタ８．．８
に毎に、プロセッサ系２ｊ，２に所属の共有メモリ５ｊ
，５．のアドレス範囲を監視する監視装置１０、．１０
にと、前記アドレス範囲へのアクセスが該アクセスを為
したプロセッサ系２ｊ，２に所属の共有メモリ５．．５
にへの書き込みであるとき、そのアドレス及びデータを
他のプロセッサ系２に、２４所属の接続アダプタ８ｋ，
８Ｊへ転送する転送装置１２．．１２にと、前記接続ア
ダプタ８ｋ，８ｊからのデータを該データと共に転送さ
れて来たアドレスで指定される（プロセッサ系２ｊ、２
に所属の）共有メモリ５ｊ、５．の記憶位置に書き込む
書き込み制御装置１４．．１４゜とを設けて、本発明は
構成される。

〔作　用〕

成るプロセッサ系２．においで、該プロセッサ系２．に
所属する共有メモリ５Ｊへの書き込みを行なうとき、そ
の書き込みは、前記酸るプロセッサ系２ｊ所属の接続ア
ダプタ８ｊの監視装置１０、によって監視されている。

その監視装置１０゜からの出力に応答する転送装置１２
．は、そのアドレス及びデータを他のプロセッサ系２に
所属の接続アダプタ８にへ転送する。該接続アダプタ８
３の書き込み制御装置１４ｍは、受信したデータを該デ
ータと共に受信されたアドレスで指定される（他のプロ
セッサ系２□所属の）共有メモリ５、の記憶位置に書き
込む。前記接続アダプタ８゜による対応共有メモリ５に
への書き込み制御を突き放し制御形式にすれば、低い転
送レートを見掛は上高い転送レートとすることが出来て
、高レスポンスを得ることが出来る。

この共有メモリ５ｊのデータの同一性は、従来のような
特別のＭＯＶＥ命令でなく、通常の書き込み命令による
データの書き込みを行なうことで得られる。又、前記酸
るプロセッサ系２ｊからの所属共有メモリ５ｊへの読み
出しアクセスも、書き込みと同様に、所属個別メモリの
読み出しと同じ通常の読み出し命令で為し得る。これは
、従来のような特別のＭＯＶＥ命令では必要になる個別
メモリと共有メモリとの間のデータ転送を不要にする。

つまり、それによるオーバーヘッドを無くすことが出来
る。

〔実施例〕

第２図は本発明の一実施例を示す。この実施例は、二重
化システム構成の中で実施する例である。

第２図において、２５．．２５□は、共有メモリ、２Ｂ
、、２Ｂ□は、接続アダプタである。その他の構成要素
は、第４図において説明した構成要素と同一なので、そ
れらの構成要素には同一の参照番号を付してその説明を
省略する。その一方のプロセッサ系２２１　（以下、プ
ロセッサＡと言う。）と、他方のプロセッサ系２２□　
（以下、プロセッサＢと言う。）との間に設けられてい
る接続アダプタ２８．．２Ｂ□は、共有データの同一化
制御系を構成している。それら各プロセッサＡ、Ｂの高
速メモリハス２６．．２６□には共有メモリ２５１．２
５２が接続されている。これらの接続アダプタ２Ｂ、、
２Ｂ□は、その接続アダプタ毎に、プロセッサＡ、　Ｂ
所属の共有メモリ２５．．２５２のアドレス範囲を監視
する監視装置３０．．３０□と、前記アドレス範囲への
アクセスが該アクセスを為したプロセッサＡ、Ｂ所属の
共有メモリ２５、．２５２への書き込みであるとき、そ
のアドレス及びデータを他のプロセッサＡ、又はプロセ
ッサＢ所属の接続アダプタ２８□、２８．へ転送する転
送装置３２．．３２□と、前記接続アダプタ２８□から
のデータを該データと共に転送されて来たアドレスで指
定される（プロセッサＡに所属の）共有メモリ２５．の
記憶位置に書き込む書き込み制御装置３４．．３４□と
を設ける。

第２図及び第３図において、プロセッサＡ、プロセッサ
Ｂは、第１図のプロセッサ系２、に相当し、共有メモリ
２５．．２５□は、第１図の共有メモリ５１に対応する
。高速メモリバス２６．．２６２は、第１図のバス６ｉ
に対応し、接続アダプタ２８、．２８□は、第１図の接
続アダプタ８ｊ，８、に対応する。監視袋７３０．，３
０□は、第１図の監視装置１０ｊ，１０ケに対応し、転
送装置３２、．３２□は、第１図の転送装置１２ｊ、１
２ｋに対応する。書き込み制御装置３４．．３４□は、
第１図の書き込み制御装置１４ｊ，１４ｋに対応する。

前述のように構成されるシステムにおける共有メモリの
共有データの書き込み動作を以下に説明する。

例えば、プロセッサＡにおいて、該プロセッサＡに所属
する共有メモリ２５．への書き込みを行なうための書き
込み命令が発行されたとする。その書き込み命令の実行
状態、即ち共有メモリ２５１のアドレス範囲が、プロセ
ッサＡ所属の接続アダプタ２Ｂ、の監視装置３０１によ
って監視されている。その監視装置３０．からの出力に
応答する転送装置３２．は、そのアドレス及びデータを
プロセッサＢ所属の接続アダプタ２８２へ転送する。該
接続アダプタ２８□の書き込み制御装置３４□は、受信
したデータを該データと共に受信されたアドレスで指定
される（プロセッサＢ所属の）共有メモリ２５□の記憶
位置に書き込む。前記接続アダプタ２８□に書き込みバ
ッファを設けて前記接続アダプタ２８□によるその所属
共有メモリ２５□への書き込み制御を突き放し制御形式
にすれば、低い転送レートを見掛は上高い転送レートと
することが出来て、高レスポンスを得ることが出来る。

前述のような突き放し制御形式を採用し得るのは、読み
出しと書き込みとの比が多くても２：１だから、各ＣＰ
Ｕのメモリバス２６．．２６□の１／３程度のコピー転
送レートでも前述の共有メモリへの書き込みを行ない得
るからである。

又、プロセッサＢからプロセッサＡ所属の共有メモリ２
５．へのデータの書き込みも、全く同様である。

この共有メモリ２５８、又は２５□のデータの同一性は
、従来のような特別のＭＯＶＥ命令でなく、通常の書き
込み命令によるデータの書き込みを行なうことで得られ
る。又、プロセッサＡからのこれに所属の共有メモリ２
５．への読み出しアクセスも、書き込みと同様に、プロ
セッサ八所属の個別メモリの読み出しと同じ通常の読み
出し命令で為し得る。これは、従来のような特別のＭＯ
ＶＥ命令では必要になる個別メモリと共有メモリとの間
のデータ転送を不要にする。つまり、それによるオーバ
ーヘッドを無くすことが出来る。

なお、前記実施例は、二重化システム構成の場合につい
て説明したが、例えば、３つのプロセッサ系等において
も、本発明を実施し得る。

〔発明の効果〕

以上述べたところから明らかなように本発明によれば、
すべての命令で使用可能な共有メモリシステムの構築が
可能になる。従来のような特別の命令で生ずるオーバー
ヘッドを除くことが出来る。

高性能システムの構築が可能になる。又、共有メモリへ
のアクセスに特別の命令を要しないようにしたことから
、システムへの既存ソフトウェアの移植を容易にするこ
とも出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は本発明実施例の接続アダプタの構成図、第４図
は従来の共有メモリシステムの構成図である。 第１図乃至第３図において、 ２ｉはプロセッサ系（プロセッサＡ、プロセッサＢ）、 ５、は共有メモリ（共有メモリ２５．．２５□）、６８
はバス（高速メモリバス２６．．２６□）、８＝、８ｍ
は接続アダプタ（接続アダプタ２８１゜２８□）、 １０ｊ，１０には監視装置（監視装置３０．．３０２）
、 １２ｊ，１２には転送装置（転送装置３２．．３２２）
、 １４ｊ、１４には書き込み制御装置（書き込み制御装置
３２．．３２□）である。

Claims (1)

【特許請求の範囲】
1. （１）各プロセッサ系（２＿ｉ）（ｉ＝１，２，・・・
   ，ｎ）で共有される共有メモリを有するデータ処理シス
   テムにおいて、 前記各プロセッサ系（２＿ｉ）毎に設けられ、そのバス
   ６＿ｉに接続された共有メモリ（５＿ｉ）と、２つのプ
   ロセッサ系（２＿ｊ，２＿ｋ）（ｊ，ｋはｉの内の相異
   なる１つである。）の各々との間に設けられた接続アダ
   プタ（８＿ｊ，８＿ｋ）とを備え、各接続アダプタ（８
   ＿ｊ，８＿ｋ）毎に、 前記プロセッサ（２＿ｊ，２＿ｋ）所属の共有メモリ（
   ５＿ｊ，８＿ｋ）のアドレス範囲を監視する監視装置（
   １０＿ｊ，１０＿ｋ）と、 前記アドレス範囲へのアクセスが該アクセスを為したプ
   ロセッサ系（２＿ｊ，２＿ｋ）所属の共有メモリ（５＿
   ｊ，５＿ｋ）への書き込みであるとき、そのアドレス及
   びデータを他のプロセッサ系（２＿ｋ，２＿ｊ）所属の
   接続アダプタ（８＿ｋ，８＿ｊ）へ転送する転送装置（
   １２＿ｊ，１２＿ｋ）と、 他のプロセッサ系（２＿ｋ，２＿ｊ）所属の接続アダプ
   タ（８＿ｋ，８＿ｊ）からのデータを該データと共に転
   送されて来たアドレスで指定される（プロセッサ系（２
   ＿ｊ，２＿ｋ）の）共有メモリ（５＿ｊ，５＿ｋ）の記
   憶位置に書き込む書き込み制御装置（１４＿ｊ，１４＿
   ｋ）とを設けたことを特徴とする共有メモリアクセス制
   御方式。