JPS6042978B2 - 入出力割込み制御方式 - Google Patents
入出力割込み制御方式Info
- Publication number
- JPS6042978B2 JPS6042978B2 JP53128281A JP12828178A JPS6042978B2 JP S6042978 B2 JPS6042978 B2 JP S6042978B2 JP 53128281 A JP53128281 A JP 53128281A JP 12828178 A JP12828178 A JP 12828178A JP S6042978 B2 JPS6042978 B2 JP S6042978B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- interrupt
- control device
- channel control
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、入出力割込み制御方式、特に１つのチャネ
ル制御装置が割込要求信号を発して複数台のいずれか１
つのプロセッサと結合できるよう構成された入出力制御
システムにおいて、上記チャネル制御装置が上記複数の
プロセッサに対して割込要求信号を並行して発し、各プ
ロセッサ側の都合を尋ねた上で１つのプロセッサと結合
するようにした入出力割込み制御方式に関するものであ
る。
ル制御装置が割込要求信号を発して複数台のいずれか１
つのプロセッサと結合できるよう構成された入出力制御
システムにおいて、上記チャネル制御装置が上記複数の
プロセッサに対して割込要求信号を並行して発し、各プ
ロセッサ側の都合を尋ねた上で１つのプロセッサと結合
するようにした入出力割込み制御方式に関するものであ
る。
従来、１つのチャネル制御装置が複数台のいずれのプ
ロセッサに対して結合できるよう構成されている入出力
制御システムにおいて、上記チャネル制御装置が割込要
求信号を発する場合、上記各プロセッサ間で予め定めら
れた優先順位などをチェックし優先順位の高いプロセッ
サに対して最初に割込要求信号を発するようにされてい
た。
ロセッサに対して結合できるよう構成されている入出力
制御システムにおいて、上記チャネル制御装置が割込要
求信号を発する場合、上記各プロセッサ間で予め定めら
れた優先順位などをチェックし優先順位の高いプロセッ
サに対して最初に割込要求信号を発するようにされてい
た。
そして該割込要求信号を受信したプロセッサは自己の処
理の都合にもとづいて該割込要求を受付けたりあるいは
割込み不可を通知したりするようにされていた。 しか
し、上記従来の方式の場合、上記優先順位にもとづいて
決定されたプロセッサが、当該プロセッサ側の都合から
みて最良の時点であるとは限らない。
理の都合にもとづいて該割込要求を受付けたりあるいは
割込み不可を通知したりするようにされていた。 しか
し、上記従来の方式の場合、上記優先順位にもとづいて
決定されたプロセッサが、当該プロセッサ側の都合から
みて最良の時点であるとは限らない。
そして割込み不可とはなつた場合、改めて次のプロセッ
サに割込要求信号を発することになるなど処理手順が煩
雑となる。 本発明は、上記の点を解決することを目的
としており、チャネル制御装置が複数台の各プロセッサ
に対ちて並行して割込要求信号を発して各プロセッサの
都合を尋ねた上で１つのプロセッサと結合するようにし
て、処理手順を合理化することを目的としている。そし
てそのため、本発明の入出力割込み制御方式は少なくと
も１つのチャネル制御装置と複数台のプロセッサとをそ
なえ、上記チャネル制御装置が発した割込要求信号にも
とづいて上記いずれか１つのプロセッサと上記チャネル
制御装置とが結合されて処理を実行する入出力制御シス
テムにおいて、上記チャネル制御装置は、上記複数台の
各プロセッサに対して割込要求信号を並行して発して各
プロセッサからの割込受付け許可信号を夫々受信するよ
う構成されてなり、上記チャネル制御装置は、上記受信
した各プロセッサからの割込受付け許可信号にもとづい
ていずれか１つのプロセッサを選択し、他プロセッサに
対してキャンセルを通知するようにし、上記各プロセッ
サ側の状態にもとづいて割込み処理を実行するようにし
たことを特徴としている。以下図面を参照しつつ説明す
る。第１図は本発明の制御方式を慨念的に説明する説明
図、第２図は本発明の一実施例構成を示す。
サに割込要求信号を発することになるなど処理手順が煩
雑となる。 本発明は、上記の点を解決することを目的
としており、チャネル制御装置が複数台の各プロセッサ
に対ちて並行して割込要求信号を発して各プロセッサの
都合を尋ねた上で１つのプロセッサと結合するようにし
て、処理手順を合理化することを目的としている。そし
てそのため、本発明の入出力割込み制御方式は少なくと
も１つのチャネル制御装置と複数台のプロセッサとをそ
なえ、上記チャネル制御装置が発した割込要求信号にも
とづいて上記いずれか１つのプロセッサと上記チャネル
制御装置とが結合されて処理を実行する入出力制御シス
テムにおいて、上記チャネル制御装置は、上記複数台の
各プロセッサに対して割込要求信号を並行して発して各
プロセッサからの割込受付け許可信号を夫々受信するよ
う構成されてなり、上記チャネル制御装置は、上記受信
した各プロセッサからの割込受付け許可信号にもとづい
ていずれか１つのプロセッサを選択し、他プロセッサに
対してキャンセルを通知するようにし、上記各プロセッ
サ側の状態にもとづいて割込み処理を実行するようにし
たことを特徴としている。以下図面を参照しつつ説明す
る。第１図は本発明の制御方式を慨念的に説明する説明
図、第２図は本発明の一実施例構成を示す。
第１図において、１−０，１−１は夫々プロセッサ、２
−０，２−１は夫々チャネル制御装置を表わしている。
本発明の場合、今例えばチャネル制御装置２−０が割込
要求を行なうに当つて、予め優先順位選択などの選択動
作を行なうことなく、複数のプロセッサ１−０と１−１
とに同時に並行して割込要求信号１ＲＱを発する。
−０，２−１は夫々チャネル制御装置を表わしている。
本発明の場合、今例えばチャネル制御装置２−０が割込
要求を行なうに当つて、予め優先順位選択などの選択動
作を行なうことなく、複数のプロセッサ１−０と１−１
とに同時に並行して割込要求信号１ＲＱを発する。
各プロセッサ１−０と１一１とは夫々割込要求信号１Ｒ
Ｑを受信した上で自己の処理の状態にもとづいて割込受
付け許可信号Ａｃｃｅｐｔを発する。割込不可の楊合に
はその旨を返送してもよく、そのまま放置してもよい。
チャネル制御装置２−０が仮に夫々のプロセッサ１−０
と１−１とから割込受付け許可信号Ａｃｃｅｐｔを受信
したとするとき、チャネル制御装置２−０は、この時点
で優先順位による選択などを行なつて、いずれか１方例
えば１−０に対して結合し他方１−１に対してキャンセ
ル信号Ｃａｒｌｃｅｌを通知する。
Ｑを受信した上で自己の処理の状態にもとづいて割込受
付け許可信号Ａｃｃｅｐｔを発する。割込不可の楊合に
はその旨を返送してもよく、そのまま放置してもよい。
チャネル制御装置２−０が仮に夫々のプロセッサ１−０
と１−１とから割込受付け許可信号Ａｃｃｅｐｔを受信
したとするとき、チャネル制御装置２−０は、この時点
で優先順位による選択などを行なつて、いずれか１方例
えば１−０に対して結合し他方１−１に対してキャンセ
ル信号Ｃａｒｌｃｅｌを通知する。
またチャネル制御装置２−０が仮に１方のプロセッサ例
えば１−０から割込受付け許可信号Ａｃｃｅｐｔを受信
し、たまたま他方のプロセッサ１−１からのチャネル制
御装置２＝０を使用する命令を受信したとするとき、チ
ャネル制御装置はプロセッサ１−０と結合して割込処理
を実行し、プロセッサ１−１による命令は上記割込処理
が終了するのを待つて実行するようにされる。
えば１−０から割込受付け許可信号Ａｃｃｅｐｔを受信
し、たまたま他方のプロセッサ１−１からのチャネル制
御装置２＝０を使用する命令を受信したとするとき、チ
ャネル制御装置はプロセッサ１−０と結合して割込処理
を実行し、プロセッサ１−１による命令は上記割込処理
が終了するのを待つて実行するようにされる。
第２図は本発明の一実施例構成を示し、プロセッサ１−
０側についてのみ具体的に図示し他方のプロセッサ１−
１側については部分的に省略して示されている。
０側についてのみ具体的に図示し他方のプロセッサ１−
１側については部分的に省略して示されている。
図中の符号１−０，１−１，２−０は第１図に対応し、
３はマイクロプログラム制御回路、４は割込判定回路、
５は入出力割込マスク、６は割込受付け許可信号作成レ
ジスタ、７は命令信号作成レジスタ、８はワーク・レジ
スタ、９−０は対プロセッサ１−０用命令受信レジスタ
、９−１は対プロセッサ１−１用命令受信レジスタ、１
０−０は対プロセッサ１−０用命令送信レジスタ、１１
は優先順位回路、１２はキャンセル判定回路、１３は命
令・割込実行回路を表わしている。またＩｉＤは命令・
割込織別コード、ＣＨＡはチャネル機番、ＵＡはデバイ
ス機番、Ｃはキャンセル表示ビット、１リトライョはリ
トライ表示ビットを表わしている。（１）チャネル制御
装置２−０からの割込要求信号ＩＲＱはプロセッサ１−
０と１−１との夫々の割込判定回路４に入力される。
３はマイクロプログラム制御回路、４は割込判定回路、
５は入出力割込マスク、６は割込受付け許可信号作成レ
ジスタ、７は命令信号作成レジスタ、８はワーク・レジ
スタ、９−０は対プロセッサ１−０用命令受信レジスタ
、９−１は対プロセッサ１−１用命令受信レジスタ、１
０−０は対プロセッサ１−０用命令送信レジスタ、１１
は優先順位回路、１２はキャンセル判定回路、１３は命
令・割込実行回路を表わしている。またＩｉＤは命令・
割込織別コード、ＣＨＡはチャネル機番、ＵＡはデバイ
ス機番、Ｃはキャンセル表示ビット、１リトライョはリ
トライ表示ビットを表わしている。（１）チャネル制御
装置２−０からの割込要求信号ＩＲＱはプロセッサ１−
０と１−１との夫々の割込判定回路４に入力される。
（２）各プロセッサ１−０と１−１とは夫々入出力割込
マスク５と上記割込要求信号との論理積をとり、割込可
である場合にはレジスタ６において信号を作成してチャ
ネル制御装置の受信レジスタ９−０と９−１とに起動情
報をセットすると共に起動信号Ａを発する。
マスク５と上記割込要求信号との論理積をとり、割込可
である場合にはレジスタ６において信号を作成してチャ
ネル制御装置の受信レジスタ９−０と９−１とに起動情
報をセットすると共に起動信号Ａを発する。
（３）起動情報には、命令・割込織別コード（ＩｉＤ）
チャネル機番（ＣＨＡ）、デバイス機番（ＵＡ）とが含
まれる。
チャネル機番（ＣＨＡ）、デバイス機番（ＵＡ）とが含
まれる。
（４）上記起動信号Ａは優先順位回路１１とキャンセル
判定回路１２に供給される。
判定回路１２に供給される。
起動信号Ａを受取るとチャネル制御装置２−０は割込要
求信号１ＲＱを落す。（５）優先順位回路１１は、プロ
セッサ１−０と１−１とからの起動信号Ａにもとづいて
優先選択を行なう。
求信号１ＲＱを落す。（５）優先順位回路１１は、プロ
セッサ１−０と１−１とからの起動信号Ａにもとづいて
優先選択を行なう。
（６）キャンセル判定回路１２は、上記各プロセッサか
らの起動信号Ａと優先順位回路１１からの選択結果とを
受取り、更に各プロセッサからの命令・割込織別コード
を受取る。
らの起動信号Ａと優先順位回路１１からの選択結果とを
受取り、更に各プロセッサからの命令・割込織別コード
を受取る。
（７）仮にチャネル制御装置２−０が既に動作中である
ときに、起動信号Ａを発したプロセッサ１−ｉからのコ
ードＩｉＤが命令である場合には、後述する実行中信号
Ｂあるいは終了信号Ｃが落ちるまでプロセッサ１−１は
待機状態におかれる。
ときに、起動信号Ａを発したプロセッサ１−ｉからのコ
ードＩｉＤが命令である場合には、後述する実行中信号
Ｂあるいは終了信号Ｃが落ちるまでプロセッサ１−１は
待機状態におかれる。
（８）また仮にチャネル制御装置２−０が既に動作中で
あるときに、起動信号Ａを発したプロセツサ１−１から
のコードＩｉＤが割込受付け許可である場合には、当該
割込みをキャンセルすべく当該プロセッサ１−１に対応
する送信レジスタ１０−１にキャンセル・ビットＣを立
てた上で、キャンセル判定回路１２が終了信号Ｃを送出
する。
あるときに、起動信号Ａを発したプロセツサ１−１から
のコードＩｉＤが割込受付け許可である場合には、当該
割込みをキャンセルすべく当該プロセッサ１−１に対応
する送信レジスタ１０−１にキャンセル・ビットＣを立
てた上で、キャンセル判定回路１２が終了信号Ｃを送出
する。
この場合、プロセッサをチャネル制御装置との間での信
号線数を自由に選び得る場合には、上記終了信号Ｃの代
わりに別にキャンセル信号を与えるようにしてもよい。
（９）上記処理（５），（６）において、先に発した割
込要求信号１ＲＱに対応して両プロセッサから共に割込
受付け許可が到来したとする。
号線数を自由に選び得る場合には、上記終了信号Ｃの代
わりに別にキャンセル信号を与えるようにしてもよい。
（９）上記処理（５），（６）において、先に発した割
込要求信号１ＲＱに対応して両プロセッサから共に割込
受付け許可が到来したとする。
この状態で優先順位回路１１によつてプロセッサ１−０
側が選択されたとすると、命令・割込実行回路１３はプ
ロセッサ１−０による割込処理を実行する。そして実行
中信号Ｂを発する。また一方キャンセル判定回路１２は
、プロセッサ１−１側に対応する送信レジスタ１０−１
（図示せず）にキャンセル●ビットＣを立てると共に終
了信号Ｃをプロセッサ１−１に対して返送する。（１Ｃ
ｊＩプロセッサ１−１は上記終了信号Ｃを受信すると、
対応する上記送信レジスタ１０−１の内容を読取る。キ
ャンセル／ビットが立つていると、先の割込み要求はキ
ャンセルされたものとみて、自己の次の処理を実行する
。（１１）仮にプロセッサ１−０が割込受付け許可によ
つて起動信号Ａを発し、プロセッサ１−１がたまたま同
時に命令によつて起動信号Ａを発したとするとこの場合
、優先順位回路１１はプロセッサ１−０を選択し、プロ
セッサ１−１は上記処理７の如く待機状態にされる。
側が選択されたとすると、命令・割込実行回路１３はプ
ロセッサ１−０による割込処理を実行する。そして実行
中信号Ｂを発する。また一方キャンセル判定回路１２は
、プロセッサ１−１側に対応する送信レジスタ１０−１
（図示せず）にキャンセル●ビットＣを立てると共に終
了信号Ｃをプロセッサ１−１に対して返送する。（１Ｃ
ｊＩプロセッサ１−１は上記終了信号Ｃを受信すると、
対応する上記送信レジスタ１０−１の内容を読取る。キ
ャンセル／ビットが立つていると、先の割込み要求はキ
ャンセルされたものとみて、自己の次の処理を実行する
。（１１）仮にプロセッサ１−０が割込受付け許可によ
つて起動信号Ａを発し、プロセッサ１−１がたまたま同
時に命令によつて起動信号Ａを発したとするとこの場合
、優先順位回路１１はプロセッサ１−０を選択し、プロ
セッサ１−１は上記処理７の如く待機状態にされる。
以上説明した如く、本発明によれば、チャネル制御装置
は、複数のプロセッサに対して並行して割込要求信号１
ＲＱを発し、各プロセッサ側の処理の都合を尋ねた上で
いづれか１つのプロセッサと結合するようにされる。
は、複数のプロセッサに対して並行して割込要求信号１
ＲＱを発し、各プロセッサ側の処理の都合を尋ねた上で
いづれか１つのプロセッサと結合するようにされる。
このため、従来の入出力割込み制御にくらべて、特にチ
ャネル制御装置側の処理手順が大幅に簡略化される。た
だ、本発明の場合、キャンセルのための処理が必要とな
るが、送信レジスタ１０にキャンセル・ビットを立てる
だけで既存の送受信手順をそのまま利用できるものにす
ぎない。なお上記において１チャネル制御装置ョなる字
句を用いたが、システムに応じて１チャネル・プロセツ
サョや１チヤネルョを用いる場合にも同様に適用でき、
この場合には上記１チャネル制御装置ョはチャネル・プ
ロセツサョや１チヤネルョと読みかえるべきものである
。
ャネル制御装置側の処理手順が大幅に簡略化される。た
だ、本発明の場合、キャンセルのための処理が必要とな
るが、送信レジスタ１０にキャンセル・ビットを立てる
だけで既存の送受信手順をそのまま利用できるものにす
ぎない。なお上記において１チャネル制御装置ョなる字
句を用いたが、システムに応じて１チャネル・プロセツ
サョや１チヤネルョを用いる場合にも同様に適用でき、
この場合には上記１チャネル制御装置ョはチャネル・プ
ロセツサョや１チヤネルョと読みかえるべきものである
。
第１図は本発明の制御方式を概念的に説明する説明図、
第２図は本発明の一実施例構成を示す。
第２図は本発明の一実施例構成を示す。
Claims (1)
- １ 少なくとも１つのチャネル制御装置と複数台のプロ
セッサとをそなえ、上記チャネル制御装置が発した割込
要求信号にもとづいて上記いずれか１つのプロセッサと
上記チャネル制御装置とが結合されて処理を実行する入
出力制御システムにおいて、上記チャネル制御装置は、
上記複数台の各プロセッサに対して割込要求信号を並行
して発して各プロセッサからの割込受付け許可信号を夫
々受信するよう構成されてなり、上記チャネル制御装置
は、上記受信した各プロセッサからの割込受付け許可信
号にもとづいていずれか１つのプロセッサを選択し、他
プロセッサに対してキャンセルを通知するようにし、上
記各プロセッサ側の状態にもとづいて割込み処理を実行
するようにしたことを特徴とする入出力割込み制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53128281A JPS6042978B2 (ja) | 1978-10-18 | 1978-10-18 | 入出力割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53128281A JPS6042978B2 (ja) | 1978-10-18 | 1978-10-18 | 入出力割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553723A JPS5553723A (en) | 1980-04-19 |
| JPS6042978B2 true JPS6042978B2 (ja) | 1985-09-26 |
Family
ID=14980938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53128281A Expired JPS6042978B2 (ja) | 1978-10-18 | 1978-10-18 | 入出力割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042978B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326754A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 共通バス情報伝達方式 |
-
1978
- 1978-10-18 JP JP53128281A patent/JPS6042978B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553723A (en) | 1980-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04318654A (ja) | マイクロプロセッサへの割り込みのリダイレクションシステム | |
| US4740910A (en) | Multiprocessor system | |
| JPS6042978B2 (ja) | 入出力割込み制御方式 | |
| JPS59220866A (ja) | 分散処理方式 | |
| JPH01305461A (ja) | バス使用権制御方式 | |
| JPH03246743A (ja) | プロセッサ間通信方式 | |
| JPS62229350A (ja) | 指令伝達制御方式 | |
| JPS6252900B2 (ja) | ||
| JP2976358B2 (ja) | バス獲得制御方式 | |
| JPS6041786B2 (ja) | 割込制御システム | |
| JPH04302346A (ja) | マルチプロセッサシステム | |
| JPS62204354A (ja) | 入出力命令制御方式 | |
| JPH0789327B2 (ja) | 情報処理システム | |
| JPH04139556A (ja) | リトライ制御方式 | |
| JPS61243559A (ja) | 二重化処理システム | |
| JPH02730B2 (ja) | ||
| JPS63245754A (ja) | 情報処理システムの入出力制御方式 | |
| JPS6010381A (ja) | マルチプロセツサシステムにおける入出力割込受付プロセツサの決定方式 | |
| JPS63188257A (ja) | バス獲得方式 | |
| JPS62194567A (ja) | バス獲得方式 | |
| JPH0533414B2 (ja) | ||
| JPS61131156A (ja) | マルチプロセツサシステム | |
| JPS61267850A (ja) | 共通バス制御方式 | |
| JPH0628320A (ja) | マルチプロセッサシステム | |
| JPH0343654B2 (ja) |