JPS5833737A - リセツト制御方式 - Google Patents
リセツト制御方式Info
- Publication number
- JPS5833737A JPS5833737A JP56130206A JP13020681A JPS5833737A JP S5833737 A JPS5833737 A JP S5833737A JP 56130206 A JP56130206 A JP 56130206A JP 13020681 A JP13020681 A JP 13020681A JP S5833737 A JPS5833737 A JP S5833737A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- processing
- signal
- control section
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明灯複数台の中央処理装置に接続した情報処理装置
においてす七ット要求會処環するり竜ット制御方式に関
するものである。
においてす七ット要求會処環するり竜ット制御方式に関
するものである。
従来、複数台の中央処理装置（以下ＣＰＵという）と結
合できる情報処理装置Ｉ（以下ＩＰＵという）のリセッ
ト制御方式Ｋｆｉ次に述べる２つの方式がある＠即ち、
その１っ虹、主となるメインＣＰＵからのリセット要求
信号線のみｔＩＰＵに接続し、他のＣＰＵ（メインのＣ
ＰＵ以外）のり七ノ）ＩＮ求信号Ｉ！！はＩＰＵＫ接続
されず、主となるメインｃｐｕｔ−経由してのみリセッ
トが可能となる方式である。又、他の方式に従えば、全
てのＣＰＵからのリセットコマンＰ（ソフトウェアによ
るり竜ット命令）ＫよりＩＰＵのリセットを行う。
合できる情報処理装置Ｉ（以下ＩＰＵという）のリセッ
ト制御方式Ｋｆｉ次に述べる２つの方式がある＠即ち、
その１っ虹、主となるメインＣＰＵからのリセット要求
信号線のみｔＩＰＵに接続し、他のＣＰＵ（メインのＣ
ＰＵ以外）のり七ノ）ＩＮ求信号Ｉ！！はＩＰＵＫ接続
されず、主となるメインｃｐｕｔ−経由してのみリセッ
トが可能となる方式である。又、他の方式に従えば、全
てのＣＰＵからのリセットコマンＰ（ソフトウェアによ
るり竜ット命令）ＫよりＩＰＵのリセットを行う。
而して従来のリセット方式は種々の不利益を有するもの
である。例えば主となるメインＣＰＵを介してリセット
を行う方式では、該メインＣＰＵが特殊仕様となってシ
ステム構成が複雑になる。
である。例えば主となるメインＣＰＵを介してリセット
を行う方式では、該メインＣＰＵが特殊仕様となってシ
ステム構成が複雑になる。
また、主となるメインＣＰＵが非動作中又は故障の際な
どはリセットが不可能である。
どはリセットが不可能である。
更に、ソフトウェア的なリセットコマンｙにより、リセ
ットを実行するためＫは、＋１１プログラムロードが正
常に実行されること、（２）リセットルーチンが通るバ
ーンウェアが正常であること、（３）ローｒしたプログ
ラムに何等かのバグ（プログラムミス）があり、それに
よってリセットルーチンが破壊されていないことが条件
となる。従って、これらの条件を欠如する場合はリセッ
トが不可能である。然るに機械に故障が生じて、リセッ
トルーチンに割込んだ場合でも、前述の（３）の条件が
満足されていない限や、リセットはできないＣまた、機
械に故障が発生したときは、厄々にして前述の（２）の
条件管欠くため、リセットが不可能となる。
ットを実行するためＫは、＋１１プログラムロードが正
常に実行されること、（２）リセットルーチンが通るバ
ーンウェアが正常であること、（３）ローｒしたプログ
ラムに何等かのバグ（プログラムミス）があり、それに
よってリセットルーチンが破壊されていないことが条件
となる。従って、これらの条件を欠如する場合はリセッ
トが不可能である。然るに機械に故障が生じて、リセッ
トルーチンに割込んだ場合でも、前述の（３）の条件が
満足されていない限や、リセットはできないＣまた、機
械に故障が発生したときは、厄々にして前述の（２）の
条件管欠くため、リセットが不可能となる。
本発明扛従来のリセット方式が斯る不利益を有すること
に鑑み提案されるものであって、その主要な目的は、リ
セットを確実に行うことを保証し、かつシステムの構成
を簡単にするリセット方式管提案する所にある。
に鑑み提案されるものであって、その主要な目的は、リ
セットを確実に行うことを保証し、かつシステムの構成
を簡単にするリセット方式管提案する所にある。
以下、本発明の最も好適な実施例を示す図面に従って、
本発明の詳細な説明する。
本発明の詳細な説明する。
第１図において、１〜８は１台のＩＰＵｅを共有するＣ
ＰＵであり、４１〜４８はＣＰＵＩ〜８に対するインタ
７エイスである＠１０はＩ ＰＵ９のファイルメモリ、
２０は制御回路部、３０はリセット信号制御部である◎
第２図はＷＸ１図に示したリセット信号制御部３０１具
体化したブロック図である。＠２図において、第１図の
ＣＰＵＩ〜８に対応して設けられたアン間ゲート８１〜
８８は各ＣＰＵＩ〜Ｂからのリセット信号人力Ｂ１〜Ｂ
８Ｍ’−）する。オア回路９０はアン間ゲート８．１〜
８８の出力のオアをとり、リセツシ信号トとして制御部
に２０へ出力する。７１〜７８はリセット制御メモリ（
ツリツデフロツりで、ＣＰＵ１〜８に対応して設けられ
ており、制御部２０により信号ＩｉＦ’を介してセット
され、その出力でアン間グー）８１〜８８？制御する。
ＰＵであり、４１〜４８はＣＰＵＩ〜８に対するインタ
７エイスである＠１０はＩ ＰＵ９のファイルメモリ、
２０は制御回路部、３０はリセット信号制御部である◎
第２図はＷＸ１図に示したリセット信号制御部３０１具
体化したブロック図である。＠２図において、第１図の
ＣＰＵＩ〜８に対応して設けられたアン間ゲート８１〜
８８は各ＣＰＵＩ〜Ｂからのリセット信号人力Ｂ１〜Ｂ
８Ｍ’−）する。オア回路９０はアン間ゲート８．１〜
８８の出力のオアをとり、リセツシ信号トとして制御部
に２０へ出力する。７１〜７８はリセット制御メモリ（
ツリツデフロツりで、ＣＰＵ１〜８に対応して設けられ
ており、制御部２０により信号ＩｉＦ’を介してセット
され、その出力でアン間グー）８１〜８８？制御する。
第１．２図管用いて更に説明する。まず、電源が投入さ
れて、ＩＰＵが稼動可能状態に入ると、制御１１２０は
、信号１１Ｆｉ−介して、リセット信号制御部３０のリ
セット制御メモリ７１〜７８ｔ−全て「１」にする。
れて、ＩＰＵが稼動可能状態に入ると、制御１１２０は
、信号１１Ｆｉ−介して、リセット信号制御部３０のリ
セット制御メモリ７１〜７８ｔ−全て「１」にする。
すなわち、全てのリセット入力信号線Ｂ１〜Ｂ８の信号
管受は付ける状態にする。
管受は付ける状態にする。
次に、ＩＰＵｔＱＣＰＵ８の処理を開始したとする。こ
の時、制御部２ｏは信号１１Ｆ？介して、リセット信号
制御部３ｏのリセット制御メモリ７８（７１？ｒｌＪに
セットし、他は全てｒＯＪにセットする。このため、Ｃ
ＰＵ８以外のリセット人力（っまりＢｌ−Ｂ７）に対し
てはアンＰダート８１〜８７の出力が「ＯＪになる。そ
してＣＰＵ８に対応するリセット人力Ｂ８が久方された
時にのみ、アンｙｆ−）８８が開き、オアダート９ｏを
介してリセット出力Ｅが出力される。すなわち、Ｉ Ｐ
Ｕ９ＦＸ処理中のＣＰＵ８からリセット入夫８８？人カ
してアン）”ｒ−）８８並びにオアゲート９０１介して
、リセット出力Ｅを制御部２０に出方するＧこの結果、
ＩＰＵ９がリセットされる。
の時、制御部２ｏは信号１１Ｆ？介して、リセット信号
制御部３ｏのリセット制御メモリ７８（７１？ｒｌＪに
セットし、他は全てｒＯＪにセットする。このため、Ｃ
ＰＵ８以外のリセット人力（っまりＢｌ−Ｂ７）に対し
てはアンＰダート８１〜８７の出力が「ＯＪになる。そ
してＣＰＵ８に対応するリセット人力Ｂ８が久方された
時にのみ、アンｙｆ−）８８が開き、オアダート９ｏを
介してリセット出力Ｅが出力される。すなわち、Ｉ Ｐ
Ｕ９ＦＸ処理中のＣＰＵ８からリセット入夫８８？人カ
してアン）”ｒ−）８８並びにオアゲート９０１介して
、リセット出力Ｅを制御部２０に出方するＧこの結果、
ＩＰＵ９がリセットされる。
Ｉ ＰＵ９はＣＰＵ８に対するｌＩ＆環が終了すると、
制御部２０により信号ａＦＹｒ介してり七ット信号制御
部３０のリセット制御メモリ７１〜７８ ｔ−ｒｔＪに
セットする。すなわち、全てのリセット入力信号１１Ｂ
１〜Ｂ８からの信号を受は付ける状態とする。
制御部２０により信号ａＦＹｒ介してり七ット信号制御
部３０のリセット制御メモリ７１〜７８ ｔ−ｒｔＪに
セットする。すなわち、全てのリセット入力信号１１Ｂ
１〜Ｂ８からの信号を受は付ける状態とする。
第３図は上述したリセット制御のステップ管示すもので
ある。理解を助ける几めに、第３図を参照して説明すれ
ば、電源がオンとなった後、ステラ５デ８１で、リセッ
ト人力Ｂｌ〜Ｂ８に入力があったか否か検査を行い１．
無しの場合（コネクターはＮ）は検査を繰り返す＠有り
（コネクターはＹ）のときは、ステップＳ２に進み、Ｉ
ＰＵが処理中か否かの検査管行う。ＩＰＵ９が処理中で
ない場合にはコネクターＮから出て、ステップ３に行き
、ＩＰＵ９のリセット処理を行う。そしてステップ８１
に戻る。処理中のとｔ！１は、コネクターＹから、ステ
ップ８４に行き、ステップ８１の入力がｌ＆処理中ＣＰ
Ｕからのリセット入力であるか否かの検査管行う。処理
中のＣＰＵよりのリセット入力であれば、コネクターＹ
から、ステップｓ３に進み、ＩＰＵのリセット処理１行
う。そしてステップ８１に戻る。ステップＳ４で検査し
た結果処理中のＣＰＵよりのリセット入力でなければ、
リセット入力を無視してステップＳｔに戻る・ なお第１図中において、Ａｌ〜ム８はＣＰＵＩ〜ＣＰＵ
８とＩＰＵ９のインタフェイス４１〜４８をそれぞれ結
ぶ信号線で６７、ｃｉ−ｃｓは制御回路２０とインタ７
エイス４１〜４８會結ぶ信号線である。ｔた、Ｄ扛７ア
イルメモリｌＯと制御回路２０管結ぶ信号線である。
ある。理解を助ける几めに、第３図を参照して説明すれ
ば、電源がオンとなった後、ステラ５デ８１で、リセッ
ト人力Ｂｌ〜Ｂ８に入力があったか否か検査を行い１．
無しの場合（コネクターはＮ）は検査を繰り返す＠有り
（コネクターはＹ）のときは、ステップＳ２に進み、Ｉ
ＰＵが処理中か否かの検査管行う。ＩＰＵ９が処理中で
ない場合にはコネクターＮから出て、ステップ３に行き
、ＩＰＵ９のリセット処理を行う。そしてステップ８１
に戻る。処理中のとｔ！１は、コネクターＹから、ステ
ップ８４に行き、ステップ８１の入力がｌ＆処理中ＣＰ
Ｕからのリセット入力であるか否かの検査管行う。処理
中のＣＰＵよりのリセット入力であれば、コネクターＹ
から、ステップｓ３に進み、ＩＰＵのリセット処理１行
う。そしてステップ８１に戻る。ステップＳ４で検査し
た結果処理中のＣＰＵよりのリセット入力でなければ、
リセット入力を無視してステップＳｔに戻る・ なお第１図中において、Ａｌ〜ム８はＣＰＵＩ〜ＣＰＵ
８とＩＰＵ９のインタフェイス４１〜４８をそれぞれ結
ぶ信号線で６７、ｃｉ−ｃｓは制御回路２０とインタ７
エイス４１〜４８會結ぶ信号線である。ｔた、Ｄ扛７ア
イルメモリｌＯと制御回路２０管結ぶ信号線である。
本発明は以上のように構成されかつ動作するため、中央
ｌ＆環装置からのリセットが確実に保証され、かつその
リセットはフェイルセイフ的に行われる。従って、不慮
のリセット操作から情報処理装置を保繰できる。更にリ
セットはバーｙクエア的Ｔｌｃ実現される所から、シス
テムに事故が発生した場合のリセット処理が保証される
。ｔた、斯る構成であるため、システム構成を簡単にす
ることができる等優れた効果がある。
ｌ＆環装置からのリセットが確実に保証され、かつその
リセットはフェイルセイフ的に行われる。従って、不慮
のリセット操作から情報処理装置を保繰できる。更にリ
セットはバーｙクエア的Ｔｌｃ実現される所から、シス
テムに事故が発生した場合のリセット処理が保証される
。ｔた、斯る構成であるため、システム構成を簡単にす
ることができる等優れた効果がある。
＃！１図は本発明の一実施例のブロック図、第２図は、
第１図のリセット信号制御部の具体化した一実施例を示
すブロック図、第３図はリセット制御の論理的なステッ
プ管示すフローチャートであるＯ １〜８・・・中央処理装置（ＣＰＵ）、９・・・情報処
理装置（ＩＰＵ）、７１〜７８・・・リセット制御メモ
リ。 第１因 ９ 第２図 ３゜
第１図のリセット信号制御部の具体化した一実施例を示
すブロック図、第３図はリセット制御の論理的なステッ
プ管示すフローチャートであるＯ １〜８・・・中央処理装置（ＣＰＵ）、９・・・情報処
理装置（ＩＰＵ）、７１〜７８・・・リセット制御メモ
リ。 第１因 ９ 第２図 ３゜
Claims (1)
- 複数の中央処理装置と接続される情報処理装置Ｋｊ？い
て、該中央処理装置からの複数のリセット要求に対し現
在処理中の中央処理装置によるリセット要求管受環して
リセット処理全行い、現在処理を行っていない中央処理
装置によるリセット要求は現在の処理が終了した後の非
処理時に受理して前記情報処理装置のリセット処理を行
うように構成したことｔ特徴とするリセット制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130206A JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130206A JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833737A true JPS5833737A (ja) | 1983-02-28 |
Family
ID=15028624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130206A Pending JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264317A (ja) * | 1986-05-12 | 1987-11-17 | Mitsubishi Electric Corp | 共有周辺装置イニシヤライズ方式 |
| US10725512B2 (en) | 2017-03-01 | 2020-07-28 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
-
1981
- 1981-08-21 JP JP56130206A patent/JPS5833737A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264317A (ja) * | 1986-05-12 | 1987-11-17 | Mitsubishi Electric Corp | 共有周辺装置イニシヤライズ方式 |
| US10725512B2 (en) | 2017-03-01 | 2020-07-28 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
| US11360529B2 (en) | 2017-03-01 | 2022-06-14 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
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