JPS5833737A - リセツト制御方式 - Google Patents
リセツト制御方式Info
- Publication number
- JPS5833737A JPS5833737A JP56130206A JP13020681A JPS5833737A JP S5833737 A JPS5833737 A JP S5833737A JP 56130206 A JP56130206 A JP 56130206A JP 13020681 A JP13020681 A JP 13020681A JP S5833737 A JPS5833737 A JP S5833737A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- processing
- signal
- control section
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明灯複数台の中央処理装置に接続した情報処理装置
においてす七ット要求會処環するり竜ット制御方式に関
するものである。
においてす七ット要求會処環するり竜ット制御方式に関
するものである。
従来、複数台の中央処理装置(以下CPUという)と結
合できる情報処理装置I(以下IPUという)のリセッ
ト制御方式Kfi次に述べる2つの方式がある@即ち、
その1っ虹、主となるメインCPUからのリセット要求
信号線のみtIPUに接続し、他のCPU(メインのC
PU以外)のり七ノ)IN求信号I!!はIPUK接続
されず、主となるメインcput−経由してのみリセッ
トが可能となる方式である。又、他の方式に従えば、全
てのCPUからのリセットコマンP(ソフトウェアによ
るり竜ット命令)KよりIPUのリセットを行う。
合できる情報処理装置I(以下IPUという)のリセッ
ト制御方式Kfi次に述べる2つの方式がある@即ち、
その1っ虹、主となるメインCPUからのリセット要求
信号線のみtIPUに接続し、他のCPU(メインのC
PU以外)のり七ノ)IN求信号I!!はIPUK接続
されず、主となるメインcput−経由してのみリセッ
トが可能となる方式である。又、他の方式に従えば、全
てのCPUからのリセットコマンP(ソフトウェアによ
るり竜ット命令)KよりIPUのリセットを行う。
而して従来のリセット方式は種々の不利益を有するもの
である。例えば主となるメインCPUを介してリセット
を行う方式では、該メインCPUが特殊仕様となってシ
ステム構成が複雑になる。
である。例えば主となるメインCPUを介してリセット
を行う方式では、該メインCPUが特殊仕様となってシ
ステム構成が複雑になる。
また、主となるメインCPUが非動作中又は故障の際な
どはリセットが不可能である。
どはリセットが不可能である。
更に、ソフトウェア的なリセットコマンyにより、リセ
ットを実行するためKは、+11プログラムロードが正
常に実行されること、(2)リセットルーチンが通るバ
ーンウェアが正常であること、(3)ローrしたプログ
ラムに何等かのバグ(プログラムミス)があり、それに
よってリセットルーチンが破壊されていないことが条件
となる。従って、これらの条件を欠如する場合はリセッ
トが不可能である。然るに機械に故障が生じて、リセッ
トルーチンに割込んだ場合でも、前述の(3)の条件が
満足されていない限や、リセットはできないCまた、機
械に故障が発生したときは、厄々にして前述の(2)の
条件管欠くため、リセットが不可能となる。
ットを実行するためKは、+11プログラムロードが正
常に実行されること、(2)リセットルーチンが通るバ
ーンウェアが正常であること、(3)ローrしたプログ
ラムに何等かのバグ(プログラムミス)があり、それに
よってリセットルーチンが破壊されていないことが条件
となる。従って、これらの条件を欠如する場合はリセッ
トが不可能である。然るに機械に故障が生じて、リセッ
トルーチンに割込んだ場合でも、前述の(3)の条件が
満足されていない限や、リセットはできないCまた、機
械に故障が発生したときは、厄々にして前述の(2)の
条件管欠くため、リセットが不可能となる。
本発明扛従来のリセット方式が斯る不利益を有すること
に鑑み提案されるものであって、その主要な目的は、リ
セットを確実に行うことを保証し、かつシステムの構成
を簡単にするリセット方式管提案する所にある。
に鑑み提案されるものであって、その主要な目的は、リ
セットを確実に行うことを保証し、かつシステムの構成
を簡単にするリセット方式管提案する所にある。
以下、本発明の最も好適な実施例を示す図面に従って、
本発明の詳細な説明する。
本発明の詳細な説明する。
第1図において、1〜8は1台のIPUeを共有するC
PUであり、41〜48はCPUI〜8に対するインタ
7エイスである@10はI PU9のファイルメモリ、
20は制御回路部、30はリセット信号制御部である◎
第2図はWX1図に示したリセット信号制御部301具
体化したブロック図である。@2図において、第1図の
CPUI〜8に対応して設けられたアン間ゲート81〜
88は各CPUI〜Bからのリセット信号人力B1〜B
8M’−)する。オア回路90はアン間ゲート8.1〜
88の出力のオアをとり、リセツシ信号トとして制御部
に20へ出力する。71〜78はリセット制御メモリ(
ツリツデフロツりで、CPU1〜8に対応して設けられ
ており、制御部20により信号IiF’を介してセット
され、その出力でアン間グー)81〜88?制御する。
PUであり、41〜48はCPUI〜8に対するインタ
7エイスである@10はI PU9のファイルメモリ、
20は制御回路部、30はリセット信号制御部である◎
第2図はWX1図に示したリセット信号制御部301具
体化したブロック図である。@2図において、第1図の
CPUI〜8に対応して設けられたアン間ゲート81〜
88は各CPUI〜Bからのリセット信号人力B1〜B
8M’−)する。オア回路90はアン間ゲート8.1〜
88の出力のオアをとり、リセツシ信号トとして制御部
に20へ出力する。71〜78はリセット制御メモリ(
ツリツデフロツりで、CPU1〜8に対応して設けられ
ており、制御部20により信号IiF’を介してセット
され、その出力でアン間グー)81〜88?制御する。
第1.2図管用いて更に説明する。まず、電源が投入さ
れて、IPUが稼動可能状態に入ると、制御1120は
、信号11Fi−介して、リセット信号制御部30のリ
セット制御メモリ71〜78t−全て「1」にする。
れて、IPUが稼動可能状態に入ると、制御1120は
、信号11Fi−介して、リセット信号制御部30のリ
セット制御メモリ71〜78t−全て「1」にする。
すなわち、全てのリセット入力信号線B1〜B8の信号
管受は付ける状態にする。
管受は付ける状態にする。
次に、IPUtQCPU8の処理を開始したとする。こ
の時、制御部2oは信号11F?介して、リセット信号
制御部3oのリセット制御メモリ78(71?rlJに
セットし、他は全てrOJにセットする。このため、C
PU8以外のリセット人力(っまりBl−B7)に対し
てはアンPダート81〜87の出力が「OJになる。そ
してCPU8に対応するリセット人力B8が久方された
時にのみ、アンyf−)88が開き、オアダート9oを
介してリセット出力Eが出力される。すなわち、I P
U9FX処理中のCPU8からリセット入夫88?人カ
してアン)”r−)88並びにオアゲート901介して
、リセット出力Eを制御部20に出方するGこの結果、
IPU9がリセットされる。
の時、制御部2oは信号11F?介して、リセット信号
制御部3oのリセット制御メモリ78(71?rlJに
セットし、他は全てrOJにセットする。このため、C
PU8以外のリセット人力(っまりBl−B7)に対し
てはアンPダート81〜87の出力が「OJになる。そ
してCPU8に対応するリセット人力B8が久方された
時にのみ、アンyf−)88が開き、オアダート9oを
介してリセット出力Eが出力される。すなわち、I P
U9FX処理中のCPU8からリセット入夫88?人カ
してアン)”r−)88並びにオアゲート901介して
、リセット出力Eを制御部20に出方するGこの結果、
IPU9がリセットされる。
I PU9はCPU8に対するlI&環が終了すると、
制御部20により信号aFYr介してり七ット信号制御
部30のリセット制御メモリ71〜78 t−rtJに
セットする。すなわち、全てのリセット入力信号11B
1〜B8からの信号を受は付ける状態とする。
制御部20により信号aFYr介してり七ット信号制御
部30のリセット制御メモリ71〜78 t−rtJに
セットする。すなわち、全てのリセット入力信号11B
1〜B8からの信号を受は付ける状態とする。
第3図は上述したリセット制御のステップ管示すもので
ある。理解を助ける几めに、第3図を参照して説明すれ
ば、電源がオンとなった後、ステラ5デ81で、リセッ
ト人力Bl〜B8に入力があったか否か検査を行い1.
無しの場合(コネクターはN)は検査を繰り返す@有り
(コネクターはY)のときは、ステップS2に進み、I
PUが処理中か否かの検査管行う。IPU9が処理中で
ない場合にはコネクターNから出て、ステップ3に行き
、IPU9のリセット処理を行う。そしてステップ81
に戻る。処理中のとt!1は、コネクターYから、ステ
ップ84に行き、ステップ81の入力がl&処理中CP
Uからのリセット入力であるか否かの検査管行う。処理
中のCPUよりのリセット入力であれば、コネクターY
から、ステップs3に進み、IPUのリセット処理1行
う。そしてステップ81に戻る。ステップS4で検査し
た結果処理中のCPUよりのリセット入力でなければ、
リセット入力を無視してステップStに戻る・ なお第1図中において、Al〜ム8はCPUI〜CPU
8とIPU9のインタフェイス41〜48をそれぞれ結
ぶ信号線で67、ci−csは制御回路20とインタ7
エイス41〜48會結ぶ信号線である。tた、D扛7ア
イルメモリlOと制御回路20管結ぶ信号線である。
ある。理解を助ける几めに、第3図を参照して説明すれ
ば、電源がオンとなった後、ステラ5デ81で、リセッ
ト人力Bl〜B8に入力があったか否か検査を行い1.
無しの場合(コネクターはN)は検査を繰り返す@有り
(コネクターはY)のときは、ステップS2に進み、I
PUが処理中か否かの検査管行う。IPU9が処理中で
ない場合にはコネクターNから出て、ステップ3に行き
、IPU9のリセット処理を行う。そしてステップ81
に戻る。処理中のとt!1は、コネクターYから、ステ
ップ84に行き、ステップ81の入力がl&処理中CP
Uからのリセット入力であるか否かの検査管行う。処理
中のCPUよりのリセット入力であれば、コネクターY
から、ステップs3に進み、IPUのリセット処理1行
う。そしてステップ81に戻る。ステップS4で検査し
た結果処理中のCPUよりのリセット入力でなければ、
リセット入力を無視してステップStに戻る・ なお第1図中において、Al〜ム8はCPUI〜CPU
8とIPU9のインタフェイス41〜48をそれぞれ結
ぶ信号線で67、ci−csは制御回路20とインタ7
エイス41〜48會結ぶ信号線である。tた、D扛7ア
イルメモリlOと制御回路20管結ぶ信号線である。
本発明は以上のように構成されかつ動作するため、中央
l&環装置からのリセットが確実に保証され、かつその
リセットはフェイルセイフ的に行われる。従って、不慮
のリセット操作から情報処理装置を保繰できる。更にリ
セットはバーyクエア的Tlc実現される所から、シス
テムに事故が発生した場合のリセット処理が保証される
。tた、斯る構成であるため、システム構成を簡単にす
ることができる等優れた効果がある。
l&環装置からのリセットが確実に保証され、かつその
リセットはフェイルセイフ的に行われる。従って、不慮
のリセット操作から情報処理装置を保繰できる。更にリ
セットはバーyクエア的Tlc実現される所から、シス
テムに事故が発生した場合のリセット処理が保証される
。tた、斯る構成であるため、システム構成を簡単にす
ることができる等優れた効果がある。
#!1図は本発明の一実施例のブロック図、第2図は、
第1図のリセット信号制御部の具体化した一実施例を示
すブロック図、第3図はリセット制御の論理的なステッ
プ管示すフローチャートであるO 1〜8・・・中央処理装置(CPU)、9・・・情報処
理装置(IPU)、71〜78・・・リセット制御メモ
リ。 第1因 9 第2図 3゜
第1図のリセット信号制御部の具体化した一実施例を示
すブロック図、第3図はリセット制御の論理的なステッ
プ管示すフローチャートであるO 1〜8・・・中央処理装置(CPU)、9・・・情報処
理装置(IPU)、71〜78・・・リセット制御メモ
リ。 第1因 9 第2図 3゜
Claims (1)
- 複数の中央処理装置と接続される情報処理装置Kj?い
て、該中央処理装置からの複数のリセット要求に対し現
在処理中の中央処理装置によるリセット要求管受環して
リセット処理全行い、現在処理を行っていない中央処理
装置によるリセット要求は現在の処理が終了した後の非
処理時に受理して前記情報処理装置のリセット処理を行
うように構成したことt特徴とするリセット制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56130206A JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56130206A JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5833737A true JPS5833737A (ja) | 1983-02-28 |
Family
ID=15028624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56130206A Pending JPS5833737A (ja) | 1981-08-21 | 1981-08-21 | リセツト制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5833737A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62264317A (ja) * | 1986-05-12 | 1987-11-17 | Mitsubishi Electric Corp | 共有周辺装置イニシヤライズ方式 |
JP2018147020A (ja) * | 2017-03-01 | 2018-09-20 | ルネサスエレクトロニクス株式会社 | 信号処理システム、装置、及びリセット制御方法 |
-
1981
- 1981-08-21 JP JP56130206A patent/JPS5833737A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62264317A (ja) * | 1986-05-12 | 1987-11-17 | Mitsubishi Electric Corp | 共有周辺装置イニシヤライズ方式 |
JP2018147020A (ja) * | 2017-03-01 | 2018-09-20 | ルネサスエレクトロニクス株式会社 | 信号処理システム、装置、及びリセット制御方法 |
US10725512B2 (en) | 2017-03-01 | 2020-07-28 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
US11360529B2 (en) | 2017-03-01 | 2022-06-14 | Renesas Electronics Corporation | Signal processing system, signal processing circuit, and reset control method |
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