JPS58199500A - メモリ装置のメモリ制御回路 - Google Patents
メモリ装置のメモリ制御回路Info
- Publication number
- JPS58199500A JPS58199500A JP57082714A JP8271482A JPS58199500A JP S58199500 A JPS58199500 A JP S58199500A JP 57082714 A JP57082714 A JP 57082714A JP 8271482 A JP8271482 A JP 8271482A JP S58199500 A JPS58199500 A JP S58199500A
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置の制御回路に関する。
通常のデータ処理装置ではメモリにパリティピットが設
けられておシ、データが読み出された場合にパリティ検
査が行われる。また、メモリの信頼性を更に高めるため
に、データを格納する場合もメモリの番地の旧データを
読み出し、パリティ検査を行うのが普通であるが、処理
速度に影響を与える欠点がある。その他に、一部の命令
のみデータ格納時に旧データを読み出すようにしたデー
タ処理装置があるが、これはメモリの競合を防止するこ
とを目的としたものであり、特殊なデータ格納命令の場
合にのみ制限されている。
けられておシ、データが読み出された場合にパリティ検
査が行われる。また、メモリの信頼性を更に高めるため
に、データを格納する場合もメモリの番地の旧データを
読み出し、パリティ検査を行うのが普通であるが、処理
速度に影響を与える欠点がある。その他に、一部の命令
のみデータ格納時に旧データを読み出すようにしたデー
タ処理装置があるが、これはメモリの競合を防止するこ
とを目的としたものであり、特殊なデータ格納命令の場
合にのみ制限されている。
本発明の目的は、リード・モディファイ・ライト機能を
実行するリード・ライト（読取し・書込み）系命令を具
備し、一部のデータ格納命令のみリード・ライト系命令
としているデータ処理装置において、すべてのデータ格
納命令がリード・ライト系命令として実行されるように
変更することができ、これによってデータを格納する場
合常に旧データのハリティ検査が行えるようにしたメモ
リ制御回路を提供することにある。
実行するリード・ライト（読取し・書込み）系命令を具
備し、一部のデータ格納命令のみリード・ライト系命令
としているデータ処理装置において、すべてのデータ格
納命令がリード・ライト系命令として実行されるように
変更することができ、これによってデータを格納する場
合常に旧データのハリティ検査が行えるようにしたメモ
リ制御回路を提供することにある。
この目的のために本発明は、リード・モディファイ・ラ
イト機能を実行させるリード・モデイフアイ・ライト制
御線と、ライト機能を実行させるライト制御線とを有す
るイモリ装置において、これらの制御線に直列に、それ
ぞれ論理回路□を蒔けるとともにモード切替制御線を設
け、該モード切替制御線を前記の各々の論理回路に接続
することによシ、前記モード切替制−御線によって前記
ライト制御線による信号を制御するようにしたものであ
る。
イト機能を実行させるリード・モデイフアイ・ライト制
御線と、ライト機能を実行させるライト制御線とを有す
るイモリ装置において、これらの制御線に直列に、それ
ぞれ論理回路□を蒔けるとともにモード切替制御線を設
け、該モード切替制御線を前記の各々の論理回路に接続
することによシ、前記モード切替制−御線によって前記
ライト制御線による信号を制御するようにしたものであ
る。
次に本発−を図面を参照して詳細に説明する。
本発明によるメモリ制御−路の回路図を第１図に示す。
本発明の回路は、論理和回路１および論理回路２を有す
る。リード・モディファイ・ライト制御線１ａと信号線
１０間に直列に設けられた論理和回路１に、モード切替
制御線１ｂが入力されて卦シ、また、ライト制御線（書
込み制御線）２ａと信号線２ｂ間に直列に設けられた論
理回路２に、前記モード切替制御線１ｂが入力されてい
る。
る。リード・モディファイ・ライト制御線１ａと信号線
１０間に直列に設けられた論理和回路１に、モード切替
制御線１ｂが入力されて卦シ、また、ライト制御線（書
込み制御線）２ａと信号線２ｂ間に直列に設けられた論
理回路２に、前記モード切替制御線１ｂが入力されてい
る。
以上ノようなメモリ制御回路において、モード切替制御
線１ｂの信号がＩＯｗの場合、ライト制御線２ａの信号
は論理回路２によって変化しないが、モード切替制御線
１ｂの信号が１１１である場合、レイト制御線２ａの信
号は論理回路２により禁止され、信号線１ｃが１１１と
なってリード・モディファイ・ライト信号が転送される
。即ち、ライト制御信号をリード・モディファイ・ライ
ト制御信号に変換し、すべてのデータ格納命令をリード
・ライト系命令として実行させることができ、データ格
納時、常に旧データのパリティ検査を行なうことが可能
である。
線１ｂの信号がＩＯｗの場合、ライト制御線２ａの信号
は論理回路２によって変化しないが、モード切替制御線
１ｂの信号が１１１である場合、レイト制御線２ａの信
号は論理回路２により禁止され、信号線１ｃが１１１と
なってリード・モディファイ・ライト信号が転送される
。即ち、ライト制御信号をリード・モディファイ・ライ
ト制御信号に変換し、すべてのデータ格納命令をリード
・ライト系命令として実行させることができ、データ格
納時、常に旧データのパリティ検査を行なうことが可能
である。
次に、本発明を実際のデータ処理装置に適用した例を第
２図を参照して説−する。この例の装置は命令デコーダ
５、メモリ装置４、メモリ制御回路３、パリティビット
付加回路９、パリティ検査回路１０よ多構成されておシ
、メモリ制御回路３は第１図で説明したものである。命
令デコーダ５は、デコーダ６、フリップ７０ツブ７、論
理積回路８によ）構成され、命令コードは、データバス
６ａによシデコーダ６に入力される。信号線１ａ。
２図を参照して説−する。この例の装置は命令デコーダ
５、メモリ装置４、メモリ制御回路３、パリティビット
付加回路９、パリティ検査回路１０よ多構成されておシ
、メモリ制御回路３は第１図で説明したものである。命
令デコーダ５は、デコーダ６、フリップ７０ツブ７、論
理積回路８によ）構成され、命令コードは、データバス
６ａによシデコーダ６に入力される。信号線１ａ。
２ａ、６ｄｓ６ｂ、６ｃは、それぞれリード・ラ３−
イト命令、ライト命令、リード命令、フリップフロップ
７の信号線７ａの信号をＩＯｌとする命令、同じく信号
を１１＠とする命令に対応している。論理積回路８には
信号線２ａ 、７ｍが入力され、出力信号線１ｂはメモ
リ制御回路３のモード切替制御線となっている。信号線
７ａの信号がＩ □ｌの状態で、ライト命令がデータバ
ス６ａによシデコーダ５に入力されると、信号が信号線
２ａ、メモリ制御回路３、信号線２ｂを経てメモリ装置
４に転送され、アドレスバス４ａで指定されるメモリ装
置４０番地に、データバス４ｂによるデータと、パリテ
ィ付加回路９による陪データのパリティビットを格納す
る。リード命令がデータバス６ａによりデコーダ５に入
力されると、信号が信号線６ｄによシメモリ装置４に転
送され、アドレスバス４ａで指定されるメモリ装置４の
番地のデータと、該データのパリティビットがそれぞれ
データバス４ｄ。
７の信号線７ａの信号をＩＯｌとする命令、同じく信号
を１１＠とする命令に対応している。論理積回路８には
信号線２ａ 、７ｍが入力され、出力信号線１ｂはメモ
リ制御回路３のモード切替制御線となっている。信号線
７ａの信号がＩ □ｌの状態で、ライト命令がデータバ
ス６ａによシデコーダ５に入力されると、信号が信号線
２ａ、メモリ制御回路３、信号線２ｂを経てメモリ装置
４に転送され、アドレスバス４ａで指定されるメモリ装
置４０番地に、データバス４ｂによるデータと、パリテ
ィ付加回路９による陪データのパリティビットを格納す
る。リード命令がデータバス６ａによりデコーダ５に入
力されると、信号が信号線６ｄによシメモリ装置４に転
送され、アドレスバス４ａで指定されるメモリ装置４の
番地のデータと、該データのパリティビットがそれぞれ
データバス４ｄ。
信号線４ｅに出力され、これらを入力したパリティ検査
回路１０は誤ｐを検出した場合、割込み信号を信号線１
０ａに出力する。更に、パリテイビ４− ット付加回路９は誤ったパリティビットを発生させるこ
とが可能である。パリティビット付加回路９に該機能を
働かせる命令が実行されると、信号が信号線９ａにより
パリティビット付加回路９に転送され、再び命令により
解除されるまでパリティビット付加回路９はデータ格納
時に誤ったパリティビットを発生する。
回路１０は誤ｐを検出した場合、割込み信号を信号線１
０ａに出力する。更に、パリテイビ４− ット付加回路９は誤ったパリティビットを発生させるこ
とが可能である。パリティビット付加回路９に該機能を
働かせる命令が実行されると、信号が信号線９ａにより
パリティビット付加回路９に転送され、再び命令により
解除されるまでパリティビット付加回路９はデータ格納
時に誤ったパリティビットを発生する。
以上のような回路を具備するデータ処理装置においては
、本発明をデータ処理装置におけるプログラムのデバッ
グのために有効に利用できる。即ち、予め特定の番地の
データにパリティ誤シを生じさせておき１．デコーダ５
における信号線７ａの信号が１１１となるように７リツ
プフロツプ７を設定した後、プログラムの実行を開始す
る。これにより、パリティ誤りを生じさせた番地にデー
タを格納しようとした場合や、該番地のデータを読み出
そうとした場合、パリティ検査回路１０によ多側込みを
生じさせることが可能である。
、本発明をデータ処理装置におけるプログラムのデバッ
グのために有効に利用できる。即ち、予め特定の番地の
データにパリティ誤シを生じさせておき１．デコーダ５
における信号線７ａの信号が１１１となるように７リツ
プフロツプ７を設定した後、プログラムの実行を開始す
る。これにより、パリティ誤りを生じさせた番地にデー
タを格納しようとした場合や、該番地のデータを読み出
そうとした場合、パリティ検査回路１０によ多側込みを
生じさせることが可能である。
以上説明したように、本発明によれば、パリティビット
′が設定数、設定位置に制限されないトラッブとして利
用でき、データ処理装置におけるプログラムのデバッグ
をサポートするために効果がある。
′が設定数、設定位置に制限されないトラッブとして利
用でき、データ処理装置におけるプログラムのデバッグ
をサポートするために効果がある。
第１図は本発明によるメモリ制御回路の回路図、第２図
は本発明を適用したデータ処理装置の例を示す回路図で
ある。 １・・・論理和回路、 １ａ・・・リード・モディファイ−ライト制御線、１ｂ
・・・モード切替制御線、 ２・・・論理回路、 ２ａ・・・ライト制御線、３
・・・メモリ制御回路、４・・・メモリ装置、５・・・
命令デコーダ、 ６・・・デコーダ、７・・・フリッ
プフロップ、 ８・・・論理積回路、 ９・−・パリティピット付加回路、 １０・−・パリティ検査回路、 代理人 弁理士 染 川 利 吉 ７−− 第１図
は本発明を適用したデータ処理装置の例を示す回路図で
ある。 １・・・論理和回路、 １ａ・・・リード・モディファイ−ライト制御線、１ｂ
・・・モード切替制御線、 ２・・・論理回路、 ２ａ・・・ライト制御線、３
・・・メモリ制御回路、４・・・メモリ装置、５・・・
命令デコーダ、 ６・・・デコーダ、７・・・フリッ
プフロップ、 ８・・・論理積回路、 ９・−・パリティピット付加回路、 １０・−・パリティ検査回路、 代理人 弁理士 染 川 利 吉 ７−− 第１図
Claims (1)
- ライトデータバス上のデータをアドレスバスで指定する
メモリの番地に格納させる書込み制御線と、前記アドレ
スバスで指定するメモリの番地のデータをリードデータ
バスに出力した後、該番地に上記ライトデータバス上の
データを格納させるリードのモディファイ−ライト制御
線とを有するメモリ装置において、モード切替制御線お
よび前記リード・モディファイΦライト制御線に直列に
、該モード切替制御線が論理和ゲートとなる回路を設け
、前記書込み制御線に直列に、前記モード切替制御線に
よって該書込み制御線を禁止する回路を設けたことを特
徴とするメそり制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082714A JPS58199500A (ja) | 1982-05-17 | 1982-05-17 | メモリ装置のメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082714A JPS58199500A (ja) | 1982-05-17 | 1982-05-17 | メモリ装置のメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199500A true JPS58199500A (ja) | 1983-11-19 |
Family
ID=13782073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082714A Pending JPS58199500A (ja) | 1982-05-17 | 1982-05-17 | メモリ装置のメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199500A (ja) |
-
1982
- 1982-05-17 JP JP57082714A patent/JPS58199500A/ja active Pending
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