JPH0293746A

JPH0293746A - 電子機器

Info

Publication number: JPH0293746A
Application number: JP63244249A
Authority: JP
Inventors: Takaaki Hashimoto; 橋元　隆明
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は電子機器、特に書込可能なメモリと、このメモ
リへのデータ書込処理を制御する制御手段を有する電子
機器に関するものである。

［従来の技術］マイクロプロセッサおよびメモリはパーソナルコンピュ
ータなどの情報処理のみならず、近年では各種の電子機
器の制御に広く用いられている。

マイクロプロセッサによる制御を行なう場合、その制御
プログラムのみをＲＯＭ　（リードオンリメモリ）に書
き込んでおいて全＜ＲＡＭを用いない用途も考えられる
が、多くの場合、処理すべきデータ、制御用パラメータ
の格納、あるいは演算用のワークエリアとしてＲＡＭ（
ランダムアクセスメモリ）を用いるのが普通である。Ｒ
ＡＭは読み書きが自由に行なえる反面、プログラムの暴
走、あるいは装置の誤操作やノイズなどによってデータ
が変化したり破壊されたりする可能性が常にある。

［発明が解決しようとする課題］ＲＡＭに格納されたデータの不用意な書換を保護するた
め、最近ではＭＰＵ自体に所定のメモリ領域の書込を禁
止するプロテクト機能を設けたものが知られているが、
安価な例えば８ビツトなどの機種ではハードウェア的な
手段によってメモリのプロテクトを行なう必要が生じる
場合がある。

例えばファクシミリ装置などにおいて、短縮ダイヤルデ
ータなどを格納したメモリ領域を保護するためハードウ
ェア的なスイッチを設け、このスイッチがプロテクト状
態に設定されていた場合にそのメモリ領域に対する書込
を禁止する構成などが知られている。

このような構成では、ユーザが意識的にプロテクトスイ
ッチを解除しない限りデータの書換が行なえないので、
誤操作などによって重要なデータを消失させることが防
止される。しかし、このような構成でも落し穴があり、
例えばユーザが継続的にデータの変更を行なうため、あ
るいはプロテクトスイッチを再度設定するのを忘れたよ
うな場合には、ハードウェア的にはメモリの書込が常時
可能な状態となっている。従って、この状態で静電気な
どのノイズによってでたらめなデータがプロテクトすべ
きメモリ領域に書き込まれてしまうといった問題が生じ
る。

本発明の課題は以上の問題に鑑み、より確実なメモリプ
ロテクト手段を提供することである。

［課題を解決するための手段］以上の課題を解決するために、本発明においては、書込
可能なメモリと、このメモリへのデータ書込処理を制御
する制御手段を有する電子機器において、メモリの所定
領域への書込を禁止する手段と、この書込禁止手段の動
作を制御するハードウェアスイッチ手段と、同様に前記
書込禁止手段の動作を制御する前記制御手段のソフトウ
ェア手段を設け、前記ハードウェアスイッチ手段が前記
メモリの所定領域に対する書込を禁止する設定状態にあ
る場合には無条件に前記メモリの所定領域への書込を禁
止し、一方、前記ハードウェアスイッチ手段が前記メモ
リの所定領域に対する書込を許可する設定状態において
は前記ソフトウェア手段により前記メモリの所定領域に
対する書込が必要な期間のみ前記メモリの所定領域に対
する書込を許可するように前記書込手段を制御する構成
を採用した。

［作　用コ以上の構成によれば、ハードウェアスイッチ手段により
メモリの所定領域への書込が禁止されている場合には従
来同様にメモリの所定領域に対する書込を禁止し、一方
、ハードウェアスイッチ手段が前記メモリ領域に対する
書込を許可している状態においては、前記ソフトウェア
手段により書込が必要な期間のみ前記メモリ領域に対す
る書込を許可することができる。

［実施例］以下、図面に示す実施例に基づき、本発明の詳細な説明
する。

第１図は本発明を採用した電子機器の制御部の構成を示
している。ここでは装置の制御系、すなわちマイクロプ
ロセッサによるｃｐｕｉ、およびＣＰＵＩがデータ保存
や演算のために用いるＲＡＭ７およびその周辺の構成の
みを示している。

ＣＰＵ　１は公知のマイクロプロセッサチップなどから
構成されるもので、ここではＡＯ〜Ａ１５までの１６ビ
ツトのアドレスを出力するアドレス端子を有している。

これらのアドレス端子はＲＡＭ７のアドレス端子にそれ
ぞれ結合されている。

ＣＰＵＩの後述の制御プログラムはＲＯＭ１ａに格納さ
れる。

ＲＡＭ７のメモリは第２図のような構造を有している。

ここでは、ＲＡＭ７は０ＯＯＯＨ（１６進数）からＩＦ
ＦＦＨの８にバイトのメモリ領域を有してこの内０００
Ｈから０ＦＦＦＨをプロテクトしないノーマルエリアＮ
、１００ＯＨからＩ　ＦＦＦＨを不用意な書込処理から
保護すべきプロテクトエリアＰとして設定する。これら
２つの領域Ｎ、Ｐの区別は、アドレスデータのビットＡ
１２（最下位ビットから１３番目のビット）が１ｈ）０
かにより区別することができる。

ＣＰＵＩがＲＡＭ７にアクセスを行なう場合には、図示
したチップでは入出力制御信号Ｍ／ＩＯおよび書込信号
ＷＲを用いる。入出力制御信号Ｍ／ＩＯは符号上のバー
で示すように、メモリに対するアクセスを行なう場合に
ローレベル、他の人出力コードなどにアクセスする場合
にハイレベルに制御される。一方、書込信号ＷＲはメモ
リに対する書込を行なう場合にローレベルに制御される
。

一方、ＲＡＭ７の書込または読出にはＲＡＭ７に設けら
れた書込端子（符号ＷＲにて図示）が用いられる。

通常、ＲＡＭ７に与えるメモリ書込信号ＭＷＲは、人出
力制御信号Ｍ／１０と書込信号ＷＲを図示のようにＯＲ
ゲート２に入力して論理和をとることで形成され、プロ
テクトを行なわない場合には、このメモリ書込信号ＭＷ
Ｒを直接ＲＡＭ７に人力する。

しかし、本実施例では、ＯＲゲート２とＲＡＭ７の書込
端子ＷＲとの間にＯＲゲート４を挿入しである。ＯＲゲ
ート２の他方の入力端子にはＡＮＤゲート３の出力ＷＡ
が導かれている。

ＡＮＤゲート３は、メモリプロテクトボートとして機能
するＮＡＮＤゲート６の出力と、アドレスバス上のビッ
トＡ１２を人力している。

ＡＮＤゲート３はローレベル出力によりＯＲゲート２の
メモリ書込信号ＭＷＲを能動化するが、この状態が形成
されるのは、アドレスデータのビットＡ１２がＯである
か、あるいはＮＡＮＤゲート６の出力がローレベルであ
るかのいずれかの場合のみである。

ＮＡＮＤゲート６の入力端子の一方は、電源電圧５ｖに
プルアップされるとともに、接点の１つを接地されたメ
モリプロテクトスイッチ５を介してローレベルに接続可
能となっている。また、ＮＡＮＤゲートの他方の入力端
子はプロテクト端子６ａとなっており、この端子はｃｐ
ｕｔにより制御される。

ＮＡＮＤゲート６は、メモリプロテクトスイッチ５が閉
成されている場合には、プロテクト端子６ａの状態にか
かわらずローレベルを出力し、方、メモリプロテクトス
イッチ５が開放の場合には端子６ａがローレベルであれ
ばハイレベルを、端子６ａがハイレベルであればローレ
ベルを出力する。

つまり、ＡＮＤゲート３の論理機能を考え合わせると、
アドレスデータのビットＡ１２が１　（ハイレベル）と
なる００００から０ＦＦＦＨのノーマルエリアＮへのア
クセスであれば、メモリプロテクトスイッチ５、プロテ
クト端子６ａの状態にかかわらずＲＡＭ７への書込が可
能である。また、１００ＯＨからＩＦＦＦＨまでのプロ
テクトエリアＰへのアクセスであれば、メモリプロテク
トスイッチ５が閉成されていると無条件にこのエリアへ
の書込が禁止され、メモリプロテクトスイッチ５が開放
であれば、端子６ａがハイレベルで同エリアの書込が許
可、端子６ａのローレベルで同エリアへの書込が禁止さ
れる。

つまり、プロテクトエリアＰへの書込が可能なのは、ユ
ーザがメモリプロテクトスイッチ５を開放しており、し
かもＣＰＵＩがソフトウェア制御の状態に応じて意図的
にプロテクト端子６ａをハイレベルに制御した場合のみ
である。本実施例では、ＣＰＵＩはプログラムの進行に
応じて、あるいはユーザの操作ｔｔとに応じて書込を行
なう期間のみプロテクト端子６ａをハイレベルにし、そ
れ以外の期間では端子６ａをローレベルに制御する。

次に、以上の購成における動作について説明する。

第３図はＲＯＭ１ａに格納された第１図のＣＰＵＩの制
御手順を示したフローチャート図である。ここに示した
手順はＲＡＭ７のノーマルエリアＮまたはプロテクトエ
リアへの書込の必要が生じた場合の判定および制御ルー
チンである。

まず、第３図のステップＳ１ではメモリプロテクトスイ
ッチ５が開放状態かどうかを検出する。

ステップＳ１が肯定された場合には、ユーザがプロテク
トを解除しているので、ステップＳ３においてＮＡＮＤ
ゲート６のボート端子６ａをハイレベルとする。これに
よって、ステップＳ４においてＮＡＮＤゲート６の出力
がローレベルとなり、アドレスバスのビットＡ１２の状
態に関わらずＯＲゲート２、ＯＲゲート４を介してＲＡ
Ｍ７にメモリ書込信号ＭＷＲを与え、ノーマルエリアＮ
でもプロテクトエリアＰでも所望のデータ領域に書込を
行なうことができる。

書込が終了したらステップＳ５においてプロテクト端子
６ａをローレベルに戻し、ノイズその他により不用意に
プロテクトエリアＰへの書込が行なわれるのを禁止する
。

一方、ステップＳ１でメモリプロテクトスイッチ５が閉
成されている場合には、メモリプロテクトスイッチ５が
書込禁止状態であるにもかかわらす書込を行なおうとし
ているので、不図示の表示器などを用いてユーザにメモ
リプロテクトスイッチ５の状態を確認するよう要請する
。この要請、あるいは書込が禁止状態にあるプロテクト
エリアへのアクセス警告はブザー音などにより行なって
もよい。

以上の実施例によれば、プロテクトエリアＰへの書込は
、メモリプロテクトスイッチ５の設定状態が最優先され
、また、プロテクト端子６ａをｃｐｕｔが意図的にハイ
レベルにした場合に限られる。しかもＣＰＵＩは実際に
書込が必要な期間のみプロテクト端子６ａをハイレベル
にするので、ユーザがメモリプロテクトスイッチ５の設
定をプロテクト状態に戻すのを忘れても、静電気ノイズ
などによるメモリデータの破壊、不用意な書換を未然に
防止できる。

以上に示した構成は、ＣＰＵＩ、ＲＡＭ７を有する各種
の電子機器に適用できるものである。

［発明の効果］以上から明らかなように、本発明によれば、書込可能な
メモリと、このメモリへのデータ書込処理を制御する制
御手段を有する電子機器において、メモリの所定領域へ
の書込を禁止する手段と、この書込禁止手段の動作を制
御するハードウェアスイッチ手段と、同様に前記書込禁
止手段の動作を制御する前記制御手段のソフトウェア手
段を設け、前記ハードウェアスイッチ手段が前記メモリ
の所定領域に対する書込を禁止する設定状態にある場合
には無条件に前記メモリの所定領域への書込を禁止し、
一方、前記ハードウェアスイッチ手段が前記メモリの所
定領域に対する書込を許可する設定状態において前記メ
モリの所定領域に対する書込が必要な期間のみ前記ソフ
トウェア手段により前記メモリの所定領域に対する書込
を許可するように前記書込手段を制御する構成を採用し
ているので、ハードウェアスイッチ手段によりメモリの
所定領域への書込が禁止されている場合には従来同様に
メモリの所定領域に対する書込を禁止し、一方ハードウ
エアスイッチ手段が前記メモリ領域に対する書込を許可
している状態においては、前記ソフトウェア手段により
書込が必要な期間のみ前記メモリ領域に対する書込を許
可するため、書込を必要としないタイミングではハード
ウェアスイッチ手段の設定を誤っても完全にメモリへの
書込を禁止でき静電気ノイズ、誤操作などによるデータ
消去やデータ破壊を確実に防止できるという優れた効果
がある。

【図面の簡単な説明】

第１図は本発明を採用した電子機器の要部の構造を示し
たブロック図、第２図は第１図のＲＡＭの構造を示した
説明図、第３図は第１図のＣＰＵの制御手順を示したフ
ローチャート図である。１・・・ＣＰＵ　　　　　　　　２・・・ＯＲゲート３
・・・ＡＮＤゲート　　　　４・・・ＯＲゲート５・・
・メモリプロテクトスイッチ

Claims

【特許請求の範囲】

１）書込可能なメモリと、このメモリへのデータ書込処
理を制御する制御手段を有する電子機器において、メモ
リの所定領域への書込を禁止する手段と、この書込禁止
手段の動作を制御するハードウェアスイッチ手段と、同
様に前記書込禁止手段の動作を制御する前記制御手段の
ソフトウェア手段を設け、前記ハードウェアスイッチ手
段が前記メモリの所定領域に対する書込を禁止する設定
状態にある場合には無条件に前記メモリの所定領域への
書込を禁止し、一方、前記ハードウェアスイッチ手段が
前記メモリの所定領域に対する書込を許可する設定状態
においては前記ソフトウェア手段により前記メモリの所
定領域に対する書込が必要な期間のみ前記メモリの所定
領域に対する書込を許可するように前記書込手段を制御
することを特徴とする電子機器。