JPS58161042A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、データ処理システム、特に、命令のディス
クリゾタ・ワードからデータ・タイプのフィールド信号
を受入れる装置に関するものである。

データ処理産業においては、コンビーータ・システムの
遂行能力の増大にあわせて該システムのコスト軽減へ向
けた連続的な努力がなされてきた。

データ処理システムの遂行能力を向上させようとすると
きに考察されるべき多くの変動要因の中で、２個の極め
て重要な考察事項は、システム内で用いられるプロセッ
サの速度と、システム・メモリとプロセッサ・ユニット
との間で転送されうるデータの速度である。データ処理
システムの遂行能力を増大させるための先行技術におけ
るアプローチは、共通データ・バスを介して夫々にシス
テム・メモリに接続された複数個のプロセッサ・ユニッ
トを提供することであった。このアプローチの延長とし
て、特定タイプのプロセッサの操作を実行するために、
個別的なプロセッサ・ユニットが特別に設計された。か
くして、データ処理システムには、高しベールの効率で
複雑な数学的一演°算を遂行するために特に適合された
高速の科学用プロセッサーユニット、ビジネスに関連さ
れたデータ処理において共通する操作を公式に遂行する
ために特に設計された商用命令プロセッサ、および、光
全なデータ処理システムの操作をコントロールする一方
で付加的な処理能力をも与えるマスク・プロセッサとし
ての役割を果すより一般化された中央ゾロセッサ・ユニ
ットが含まれている。

このような多重処理式のデータ処理システムにおいては
、各々のプロセッサが、共通データ・パスに対する個別
的な接続によ、ってシステム・メモリとの通信を行ない
、該共通データーパスはまたシステム・メモリに接続さ
れるようにしたものは普通のものであった。多重の特別
に設計されたプロセッサを使用することによって支えら
れた処理能力の著しい増大で、システムの全体的な処理
能力を増大させるのにある程度の成功がもたらされたけ
れども、プロセッサによって定常的に要求されるぼり大
な量のデータのため、それらを最適の速度で処理しよう
としてプロセッサにデータを転送するためのシステム轡
メモリの能力をこえることとなった。

コンビーータ・システムの遂行能力を最大化させようと
する第２のアプローチは、蓄積されているデータを得る
ためにシステム・メモリに対するアクセスをプロセッサ
・ユニットが要求される回数を最少化することであった
。このアプローチでは、キャッシュ・メモリと呼ばれる
、容量の制限された極めて高速なメモリの使用が考えら
れた。

中央プロセッサ・ユニットによってシステム・メモリか
ら要求された最近の情報は、プロセッサ・ユニットへの
その転゛送と同時にキャッシュ・メモリに蓄積されるこ
とになる。このような情報に対するそのあとの要求では
、大容量ではあるが動作のおそいシステム・メモリに対
するアクセスの必要なしに、キャッシュから処理ユニッ
トに対するデータの直接的な転送がなされる。

データ処理システムの遂行能力を増大させるための第３
のアプローチは、実際には、第１および第２のアプロー
チのノ・イブリッドでろって、データ・プロセッサ・シ
ステム内での多重の特殊プロセッサを提供し、プロセッ
サ、例えばＣＰＵ１をコントロールするためにキャッジ
−・メモリを使用することが考えられた。これによシ、
ノロセ、すの効率的な操作を可能化するために、それら
に充分なデータを転送する能力の欠除していることはあ
る程度まで改善された。しかしながら、ＣＰＵは、それ
がキャッシュ・メモリに直結され、システム・メモリへ
のアクセスが余シひんばんには要求されなかったという
ことで、主として利点が生じたものであった。システム
・パスとプロセッサとの間で情報を転送するデータΦ／
＜ス上のトラヒ７りの減少は、ＣＰＵによるアクセスの
要求が少なくなったことからもたらされたということに
より、第２の利点が別異のプロセッサに与えられた。

しかしながら、ノ・イブリッドのアプローチでさえも、
多重の特殊化されたプロセッサが連続的に最適操作され
るデータ処理システムはえられなかった。データ処理シ
ステムのプロセッサ能力を最大化する上での重大な障害
は、多重の特別に設計されたプロセッサの固有の効率性
を利用するためには、システム内で充分な高速をもって
情報を転送させる能力がないことから生じるものである
。

システムの遂行能力に対する別異の制限は、ＣＰＵが単
一マシン・サイクルの間に処理することのできるオ（ラ
ンドのサイズである。米国特許第４．２０６，５０３号
において説明されているよりなＣＰＵにあっては、１６
ピ、トのワードに制限されている。

したがって、この発明の目的は、データ処理システムの
遂行能力を更に増大させることにある。

この発明の別異の目的は、より大きいサイズのオ（ラン
ドを処理するために改良されたＣＰＵを提供することに
ある。

この発明の別異の目的は、オペランドのサイズを指定す
るためのディスクリシタが含まれている命令のタイプを
提供することにある。

この発明のなお別異の目的は、オペランド−サイズ信号
およびコントロール・ストア信号に応答して、相異なる
オＲランド・サイズを処理するため、コントロール−ス
トアがマイクロプログラム・ルーチンにブランチするよ
うにさせるための手段を提供することにある。

発明の要約 データ処理システムには、命令およびオ被ランドを蓄積
するメモリ・サブシステム、およヒ、メモリ・サブシス
テムから命令および第４ランドを受入して命令を実行す
る中央ゾロセッサ・二二ッ）　（ＣＰＵ）が含まれてい
る。該命令には第１および第２のワードが含まれている
。該第１のワードには、操作コード・フィールドおよび
エスケープ・コード・フィールドが含まれている。操作
コード・フィールドでＩｄＣｐｕの実行する命令が同定
され、また、エスケープ・コードでは、伸長した完全命
令（ＥＩＩ）および商用命令プロセッサ（ＣＩＰ）の命
令を含む命令のクラスが同定される。

該第２のワードには、データ１タイプ時フィールドおよ
びアドレス・シラブル・フィールドが含まれている。デ
ータ・タイプ・フィールドではオペランドのタイツが同
定される。ＥＩＩのためには、データ・フィールドで、
ピット・ストリング、ディノット、バーン・ワード、ワ
ード、ダブル・ワード、力、ド・ワードまたはアドレス
・第４ランドが同定される。ＣＩＰ命令のだめには、デ
ータ・フィールドでディノットまたはノ・−フ・ワード
・オペランドが指示される。アドレス・シラブルでは、
エスケープ・コードと共に、オペランドの実効アドレス
を発生させるためにＣＰＵによって遂行される演算に含
まれている要素が指示される。

ｃｐｕはマイクロプログラム（ファームウェア）コント
ロール式のものであって、マイクロワードを蓄積するた
めのコントロール・ストアが含まれている。該コントロ
ール拳ストアは、操作コード信号に応答して、命令を実
行するときにＣＰＵ操作をコントロールするためのマイ
クロワードを表わすコントロール信号を発生するように
されている。

ファームウェアのコントロールの下に命令を実行する間
に、データ・フィールド信号はｒレノスタにロードされ
、そして、リード・オンリ・メモリ（ＲＯＭ）のアドレ
ス端末に印加される。また、−アドレス端末には、多く
の別異の信号も印加される。操作コードの高位ビットで
あるピット位置４ではｐＲＥ９００＋信号が発生され、
これによりＥＩＩまたはＣＩＰ命令のいずれかとしての
命令が同定される。コントロール−ストア信号によって
発生されたＭＥＭＡＤＲ−信号では、第４ランドがメモ
リ・サブシステムに蓄積されているかどうかが指示され
る。オにランドがクラスｒに蓄積されていることがＭＥ
ＭＡＤＲ−信号で指示されると、コントロール舎ストア
信号によって発生された信号ＭＩＳＣ７Ｂ＋で、アドレ
ス・シラブル１を介してアドレスされうるものの１個か
、またはアドレス−シラブル３を介してアドレスされう
るものの１個のいずれかとしてのレノスタが同定される
。

ＲＯＭの出力信号０ＤＳＩＺＩ＋、０ＤＳＩＺ２＋。

０ＤＳＩＺ４＋および０ＤＡＤＤＡ＋がファームウェア
によってテストされ、指示されたデータ・タイツを処理
するルーチンにファームウェアがブランチされる。

アドレス・シラブルでは、第４ランドを表わす第３の命
令ワード（ＩＭＯ）または該オペランドを配するために
用いられるアドレス（ＩＭＡ）が要求される。

との発明の特色である新規な特徴は、特許請求の範囲で
詳細に開示されている。しかしながら、発明それ自体は
その構成および操作の双方に関して、添付図面に即した
以下の説明を参照することによって最もよく理解するこ
とができる。

第１図は、これから説明されるＣＰＵが含まれてイルシ
ステムの構成についての一般的なブロック図である。こ
のようなシステムには、中央プロセッサ・ユニッ）　（
ＣＰＵ）　１００、および、科学用命令ゾロセッサ（Ｓ
ＩＰ）１０１と商用命令プロセッサ（ＣＩＰ）１０２を
含む付加的プロセッサが含まれている。これらの付加的
プロセッサは、基本的プロセッサ１００を特別な適用の
ためにその範囲を伸長させるために用いられる。該シス
テムには、また、キャッジ−／ＭＭＵ（キャッジ−・メ
モリ／メモリ管理ユニット）ユニット１０３、電気的シ
ステム・パス１０５、メモリ・モノニール（メインもメ
モリ）１０６、工１０′ｙ″バイス１０８に接続された
入出力（Ｉｌｏ　）コントローラ１０７、および、多重
ライン通信コントローラまたはノロセッサ（ＭＬＣＰ）
１０９が含まれている。該システムには、また、上述さ
れたシステムの全部または一部を含む第２の中央サブシ
ステム１１０が存在するマルチプロセッサ構成が含まれ
ている。

該中央サブシステム・プロセッサは、ローカル・パス９
によって互いに接続され、また、それらはキャッシュ／
　ＭＭＵユニット１０３によって該システムの残部に接
続されている。中央サブシステムにおけるキャッシュ／
　ＭＭＵユニットの機能は、ゾロセ、すによって現に使
用されているメイン・メモリ１０６の部分のだめのバッ
ファ蓄積を提供し、まだ、メイン・メモリーアドレスの
転換をさせることである。ローカル・パス９の機能は、
３個のプロセッサとキャッジ−／　ＭＭＵユニット１０
３との間の相互接続をさせることである。第１図に示さ
れているように、ＣＰＵ１００と男１ｊ異の２個のプロ
セッサとの間にはプライベート・インタフェースが存在
する。また、各プロセッサからキャッジ、　／　ＭＭＵ
に対するプライベート・インタフェースも存在する。ロ
ーカル−パス９は時分割された、またはパブリックＯイ
ンタフェースであって、全ての３個のプロセッサおよび
キャッシュ／ＭＭＵＫよって共有されている。これに加
えて、キャッジ、／ＭＭＵ１０３は、システムの残部に
対して、主としてメモリ１０６およびコントローラ１０
７を介してＩ１０デバイス１０８に、システム・パス１
０５を介してインタフェースを提供している。

次に、第２図のＣＰＵブロック図において説明する。特
に、諸種の電気的パスと機能ユニット、およびそれらの
相互関係について説明する。ＣＰＵの主要な要素は点線
内に示されている。第１のこのような要素はローカル・
パス・インタフェース１０であって、これには、データ
・バッファ３１、円卓処理蓄積バッファ３６、および、
これから説明される別異のデバイスと同様にソース・パ
ス３３に接続されている諸種の処理／７ｊ−夕拳ワード
およびアドレス・マルチプレクサ（ＭＵＸ）が含まれて
いる。第１の要素１０は、システム・パス１０５からの
データを受入れるために使用される。

第２の要素１６は演算要素であって、ＤＲＡＭｌｌおよ
びＢＲＡＭＩ　２と呼ばれる２組のレジスタ・アレイ（
ＲＡＭ）、および、ＲＡＭＩＩと１２とが接続されてい
るＲＡＭまたはＲパス１３を含むいくつかのデバイスが
含まれている。それには、また、別異のデバイスと同様
にＢＲＡＭＩ　２に対して接続される入力パス（ＩＢＵ
Ｓ）１４が含まれている。

第２の要素には、また、ＤＡＬＵＩ　５も含まれている
。これは演算論理ユニットであって、ＤＲＡＭｌｌを駆
動するように結合されている。

ＣＰＵの第３の要素には、アウタ（０）＠バス１７およ
びライト（ｗ）・パス８４、それらに接続されるシフタ
ー１９−１および１９−２、そしてそれらに接続される
セレクタが含まれている。これらのセレクタには、ＤＡ
ＲＵ／Ｒパス・セレクタ２０およびＹレノスタ／Ｐレジ
スタ（ＹＰ　）・セレクタ２１が含まれている。

第４の主要な要素２７はＣＰＵのアドレス嗜セクション
であって、これには処理アドレス・レジスタ（Ｐ）　２
３およびデータ・アドレス・レジスタ（Ｙ）　２４が含
まれている。それには、また、アト／　　　　　− レス・マルチプレクサ２５およびプリフェッチ−アドレ
ス・レジスタ２６も含まれている。要素２７には、また
、書込みデータ・レジスタ（Ｗ）２８および書込みデー
タｅセレクタ（ＷＳ）２９もまた含まれている。ＣＰＵ
のこの部分は、′ナータをローカル中パス９に転送する
ために用いられる。

デバイス３０は、第７図に示されているＣＰＵのテスト
・ロジックであって、これには、１組の８−１マルチゾ
レクサが含まれており、これは次いで少なくとも２個の
８−１マルチグレクサの第２の組を駆動して、１テスト
・トルー１または”テスト・フォルス”と呼ばれる単一
の２進信号を発生させ、そして、この信号はファームウ
ェアにおけるブランチ・コントロール−をするために用
いられる。テスト・トルーおよびフォルス信号は、第５
図に示されているようなコントロール・ストア・パンク
８０および８１に含まれているＦＲＯＭに結合される。

次位アドレス・レジスタ４４（第２図）は、Ｆレジスタ
３８およびＦバス３７に結合されている。

次位アドレス−ゼネレータは、主として、ＣＰＵにおい
て使用するだめのアドレス発生に関連されている。

ローカル・パスのデータ入カニリアである要素１０の機
能は、キャッシュ／ＭＭＵ１０３から、またはローカル
・バス９上の別異のデバイスから返送されるデータを受
入れること、プートストラップ処理の実行が要求される
ときにブー゛トストラ。

ゾＦＲＯＭ４１からのデータを選択すること、および、
このようなデータを適切なデータ・バッファに指向させ
ることである。例えば、命令フェッチが要求されるとき
、そのデータはファンクション・レジスタに配せられる
。特に、主要なデＴり・バッファ３１は、ローカル・パ
ス９からの１６ビツトまたは３２ビツト・データを受入
れる。データ・バッファ３１の出力はＬバス３２に接続
される。

該Ｌパスは、１対のセレクタＤＡ３４およびＤＷ３５の
使用によるノース−パス３２の駆動、および、４ワード
処理バツフア３６の駆動の双方のために使用される。非
処理データは、Ｌバス３２からのデーターセレクタよシ
駆動されるソース・パス３３を介してＣＰＵに入力され
る。

処理データは、処理バッファ３６からの別異のセレクタ
の組ＰＡ３９およびＰＷ４０を介してＣＰＵに入力され
る。該処理バッファは、処理が期待される次続の２ワー
ドまたは３ワードを含むようにされており、それらが必
要とされたときに、それらをフェッチするための時間を
消費することがないようにされている。それは、ＣＰＵ
によって空白にされたとき、ローカル・パス９を介して
キャッシュ／ＭＭＵ１０３から自動的に再ロードされる
ものである。

Ｆノぐス３７は、Ｆレジスタ３８、即ち、ＦＯＰ。

ＦＭ、ＦＮおよびＩ、ｉｎｋと符号の付された４個のエ
リア、のための情報をゲートするために用いられる特別
のノぐスである。該Ｆレソ哀夕は、ＣＰＵの主要な命令
レジスタである。Ｆパス３７の機能は・Ｆレジスタ３８
からデータを取出し、また、諸種のソースからＦレジス
タに対してデータを供給することである。マルチプレク
サ４３も設けられており、これは、要素Ａｓ’　４２か
らの定数またはデータのいずれかを、Ｆレジスタ３８の
Ｌｉｎｋ位置またはＦＮ位置のいずれかにロードするこ
とを許容されるものである。

また、データ入カニリアである要素１０において、ブー
トストラップＦＲＯＭ４１の組は、ブートストラップ・
モードで操作されるとき、メモリからの命令に代わる命
令を与えるために使用されることができる。

位［Ａ　、　Ｂ　、　ＣおよびＤを有する蓄積デバイス
（処理ストア）３６は、円卓式の４ワード処理ストアで
ある。それが２ワード処理のだめの空間を有していると
き、即ち、それが少なくとも半分は空白であるときはい
つでも、それはキャッシュ／ＭＭＵからローカル・パス
９を介してメモリ読出し処理を自動的に開始させる。返
送されるデータは、この円卓状ストアにおいて用いられ
る次続０２個の位置に入れられる。ＣＰＵの処理要素内
部での使用のためにそれをソース−パス３３に対して放
出すること、またはそれが命令の一部であるということ
からそれをＦレジスタ３８に対して伝送することのいず
れかによってＣＰＵが処理をすると、円卓状ストア内で
実効的にカーソルに相当する２個のポインタ３６−１お
よび３６−２は、４個の位置をデバイス３６の出力に対
して連続的に可能化させる、デバイス３６に含まれてい
るコンダクタの使用により使用されうる次続の位置へ前
進される。左手のカーソルまたはポインタで、フェッチ
されるべき次続の処理ワードが指示される。右手のカー
ソル３６−１で、それに続くワードが表わされる。とき
には、１個の処理ワードが使用され尽すことがあるが、
この場合には、左手のカーソルによって指示されたワー
ドはＰＷマルチグレクサ４０を通して情報を発生させる
ために用いられる。ときには、２個の処理ワードが要求
されることがある（ラージ・アドレス・フオーム（ＬＡ
Ｆ）のアドレス−を引出すときのように）。そのときに
は、左手および右手のカーソルの双方によって指示され
たワードは、処理セレクタのＦＡマルチルクサ３９にお
いて組合される。

かくして、要素１０は、データ・セレクタ３４および３
５、または処理セレクタ３９および４０のいずれかを介
し、ソース・パス３３を通してＣＰＵにデータを送るこ
と、または、処理バッファ（円卓状処理ストア）３６お
よびＦバス３７を介して命令（ｐ　）レジスタ３８に対
してデータを直接的に送ることに関連されているエリア
である。デバイス（Ｆ’　）　７６は、補助的なアドレ
ス情報またはシラブルから選択されたビットを保持する
ために用いられる。アドレス・シラブルは、実際には、
１６ビツト・データ・ディスク、リプタの一部である。

ディスクリゾ内の所定のビットは、後続する分析のため
に保持されねばならない。ＣＩＰディスクリプ内の第４
ランド・サイズ・ビット、および、Ｋレジスタのディス
クリシタ内のオぜランド・サイズおよび符号化対非符号
化ビットは保持されねばならない。仁れらは５ビツトの
ｙレノスタフ６内に保持される。

第２の要素１６には、演算論理ユニツ）　（ＤＡＬＵ）
１５　、ＢＲＡＭＩ　２およびＤＲＡＭＩ　１が含まれ
、まり、プログラマにとって可視的な全てのレジスタと
、これに加えて、プログラマにとって可視的でない多く
のワーク・レジスタが含まれている。これらのデータ蓄
積要素は以下のように構成される。

ＲＡ　Ｍ　ハス１３を駆動することのできる２個のソー
スの１個であるＤＲＡＭＩ　１には３２個の位置が含ま
れておシ、その各々は２４ビツト巾にされている。これ
らの位置は、７個のいわゆるＤレジスタ、３２ビツト長
である７個のいわゆるにレジスタの２個の半分（Ｋおよ
びＬ）、多くの内部ポインタ、および、７個のいわゆる
Ｍレジスタを保持するために用いられる。その各々が２
４ビツト巾である１６ワードが含まれるＢＲＡＭＩ　２
には、７個のペース・レジスタに加えて、多くのプログ
ラマにとって可視的な、またプログラマにとって不可視
的な諸種のタイ！のポインタが含まれている。

第３図には、ＲＡＭ、パスおよびＤＡＬＵＩ　５の間の
関係が、よシ詳細に示されている。ＤＲＡＭＩ　１およ
びＢＲＡＭＩ　２は、夫々に、ＲＡＭパス１３に対する
ソースであることができる。ＢＲＡＭＩ　２は実際には
２重構造のものである。即ち、ＣＰＵ内には２個の並列
的なりＲＡＭ６０および６１が存在する。

ＢＲＡＭＩ　２の２個の要素は等し゛くロードされる。

Ｒバス１３を駆動する（−または、これにデータを転送
する）このような１個の要素は要素６０であり、また、
■パス１４を駆動する別異のものはＢ、ＲＡＭの要素６
１である。２個の等しいＢＲＡＭの重要な局面は、シス
テムの速度が向上されるということである。

Ｒバス１３は、ＢＲＡＭ６０ｔたはＤＲＡＭＩ　１のい
ずれかによって駆動されることができる。別異のソース
もまた認められるようにＩノぐス１４を駆動するように
される。ＤＡＬＵＩ　５では　Ｉ　／？スおよびＲパス
はその入力として使用され、また、ＤＡＬＵの出力はＤ
ＲＡＭに対して再循環され、および／または、ＣＰＵ０
別異の場所で用いられる。

要素１６には、重要な係シのある２個の・ぐスが含まれ
ている。いわゆるエパス１４は、プロセッサ内の始めの
入力についての主要なソースである。

即ち、メモリからのデータは、Ｑレジスタ５６の出力が
ドライバ５４を介して、また、ＤＲＡＭＩ　２の出力が
なされると同様に、このパスに対して入れられる。いわ
ゆるＲまたはＲＡＭパスである第２のパスは、２個の別
異のＲＡＭであるＤＲＡＭＩ　２およびＤＲＡＭＩ　１
の出力が結合されるポイントである。これら２個のパス
の出力はＤＡＬＵＩ　５に対する入力である。ＤＡＬＵ
Ｉ　５は、ＤＲＡＭＩ　１に返送されるか、また、シス
テム内で更に処理をされるために０パス１７に伝送され
るかのいずれかがなされうるデータを発生させる。

１　／？スおよびＲＡＭパスの双方で、１パツトラツチ
”（ＢＬ）として参照されるハードウェア要素が用いら
れる。これは、その入力および出力がパス上で信号を結
合させるために一緒にされているデートである。このバ
ットラッチは、駆動ソースがタイミングおよびシーケン
ス操作上の理由でパスから外れることを必要とされたあ
とで、当該信号のコントロールを引継ぐように意図され
ている。

これが生じたとき、該バットラッチは次いで当該信号を
駆動ソースが存在したときと同じレベルにあるように支
持して、パス信号が休止することのできる（ＯＶのよう
な所定のレベルになる）時にパットラッチがターン畳オ
ンされるまで、これが持続される。

ＲＡＭパス１３ｉｄ、コントロール・ハネル９０と中央
処理ユニットとの間のデータ転送のだめのインタフェー
スであって、１６本の双方向性信号ラインを介してそれ
に接続されている。メモリーデータは、データのラッチ
（ＤＬ）５１と呼ばれる１組のドライバを介してＩパス
１４に結合される。

該データ・ランチは、ＳＥまたは符号伸長ラッチ５２と
呼ばれる第２の一連のラッチと連列にされている。これ
らのＳＥラッチは、データ・ラッチが２４ビ、ト・パス
に対して１６ビツト量を供給しているだけであるとき、
該データ・ランチに符号づけをするか、またはＯ伸長さ
せるかのいずれかのために用いられる。同様にして、Ｓ
Ｅロジック５２は、塚在の命令の７ビ６トまたは８ピツ
トのいずれかを取り、それを２４ビツトに伸長させる符
号づけをし“て、命令ワードの右手部分からその変位お
よびそのオペランドを得るブランチおよびバリュー命令
によって使用するようにされる。

また１、セレクト／モディファイ・ロジック５３と呼ば
れるＢＲＡＭＩ　２およびＤＲＡＭＩ　１０シツクとの
関連づけもなされておシ、これは、８個のレジスタのブ
ロックにおいて、当該ブロック内の個別的なレジスタの
選択をコントロールするために命令内の諸種のフィール
ドを用いて、ＤＲＡＭおよびＢＲＡＭがアドレスされる
べきことを許容するものである。

定数ゼネレータ（ＫＯＮ）７０もまた要素１６の主要な
ＡＬＵエリアに含まれており、■パス１４に対する別異
のソースである。即ち、それは、ファームウェアのコン
トロールの下に演算論理ユニットによる使用のため、■
パス上で２４ピ、トの定数を発生させるために用いられ
るソースである。

かくして、要素１６はＣＰＵにおける主要な演算操作エ
リアである。即ち、それはオペランド操作に関連され、
また、ＤＲＡＭＩ　１にそう人するためのオペランド、
または、ＢＲＡＭＩ　２に返送されるか、若しくはロー
カル・パス９に対する出力のために諸種の′アドレスお
よびデータ・レジスタに伝送されるかのいずれかのため
にＱ　／４ス１７に対して伝送されるべく意図されるオ
にランドの発生と関連されているものである。

要素２２は、主に、アウタ（０）・々ス１７およびライ
ト（Ｗ）パス８４として参照されるＣＰＵのセクション
と関連されている。０パス１７は、諸種のデータ・パス
、即ち、Ｙレジスタ２４、Ｐレジスタ２３、ＤＡＬＵＩ
　５の出力およびＲＡＭパス１３が集められるパスであ
る。Ｗパス８４は、ＢＲＡＭＩ２に対し、データ書込み
レジスタに対し、そして、主としてアドレス操作のため
の責任を果すＡＬＵであるＢＡＬＵ５５に対してオペラ
ンドを転送するために使用されるパスである。

−０パス１７とＷバス８４との間には２４多重化シフタ
１９が設けられており、これはパス１７上でオペランド
をいずれかの方向に１，２または４ビツトだけシフトさ
せることを許容するものである。これに加えて、１６多
重化シフタ５６も設けられておシ、これはオペランドを
Ｑレジスタ５０にロードするために用いられる。

Ｏパス１７に対してソースとされる４個の相異なるタイ
プのオペランドの中の２個は、ＤＡＬＵＩ５およびＲＡ
Ｍパス１３において生成され、そして、０パス１７に結
合された２−１マルチプレクサ２０を通して選択される
。０パス１７のだめの２個の別異のソースは、データの
アドレス・レジスタであるＹレジスタ２４およびアドレ
ス処理（Ｐ）レジスタ２３である。これら２個のユニッ
トの出力は２−１マルチプレクサ（Ｙ／Ｐセレクタ）２
１を介して結合され、そして、Ｏパス１７上でのソース
にされる。また、■レジスタ５７もＯバス１７に結合さ
れているが、これは中央処理サブシステムのためのイン
ジケータ・レジスタである。

Ｏパス１７の内容は、ＣＰＵ内で更に処理をされるため
に、Ｗパス８４に対して直接的にまたはシフトされての
いずれかによって転〆されることができる。Ｑレジスタ
が倍精度のシフト操作のために使用さ九うるように、そ
れらもまたＱレノスタ５０に直接的にロードされること
ができる。

ＣＰＵ内で生起する全てのシフト操作は、Ｑ　、ａ４ス
１７とＷパス８４との間のオペランドの操作ニよって生
起する。２４シフタ１９は、コントロール・ストア・ワ
ードのコントロールの下に、０バス１７およびＷパス８
４上のオペランドのサイズ、左または右について２４ビ
ツト・オペランドをシフトさせるために用いられる。そ
れらによって１゜２″！たは４ビツト位置のいずれかが
シフトされうるものであり、該第４ランドはそのまま転
送されるか、または、該オペランドの右手の２バイトが
入替えられて転送されることとなる。これらのシックの
操作は、コントロール・“ストア・ワードにおける特別
のフィールドによってコントロールされる。ＣＰＵのこ
のセクションは、２４ビット−，１ベランドのシフトの
ために用いられる。３２ビツト（ダブル・レジスタ）・
オにランドがシフトされるとき、右手のオペランドは０
バス１７を介してＱレジスタ５０にロードされ、次いで
、Ｗバス・シフタ１９ばかりではな（１６Ｑレジスタ・
シ７り５６も操作されて、シフトが行われる。Ｑレジス
タの内容は、これによｌ）　、Ｗ　、／、４ス８４上に
シフトされている２４ビツト・オペランドの右手端部上
の１６ピツトの伸長として処理される。これら２個のシ
フタの端部は一緒に結合され、かくして、４０ビツトの
シフトの生起が許容される。このようなダブル・レジス
タのシフトにおいて、関係のあるオペランドはＱレジス
タ５０に返送されるＩ６ビ、トおよび０バス１７の右手
の２バイトに転送される１６ピツトであシ、Ｗパス８４
のデータの左手の８ビツトは通常は捨てられる。

要素７５は、所定の条件の下にドライバ９３を介してＷ
バス８４に出すための、ＣＰＵにおけるスティタス・ビ
ットの集合を表わすものである。Ｗパス８４は２個のソ
ースを有しており、その主要な１個は０ノぐス１７から
のシフタ１９である。このシフタ１９はパス８８に対す
る入力としては不可能化されうるものであシ、これに代
えて、要素７５内のスティタス・ビット（Ｓ／Ｚ）がＷ
パス８４上に配されて、ファームウェアによって後続の
分析をされることになる。

前述されなかったＱレジスタ５０に関連されているハー
ドウェアの１ユニツトは、ｘＢレノスタ５８およびそれ
に結合されたデコーダ５９である。

ＸＢレノスタ５８はインデックス・シフト操作の間に用
いられて該インデックスのそれらのビットを捕捉するた
めに用いられるものであシ、該インデックスのそれらの
ビットはサーブワード・オにランドのために右にシフト
され、そして、それらはアドレスにおける単一ワード囃
ビットの右に移動するために失われることとなる。それ
らはＸＢレノスタ５８において捕捉されるものであり、
１ビツトはハーフ・ワード・ビットのため、２ビツトは
ディノット・シフトのため、そして、４ビツトはビット
−サイズ・オペランドのシフトのためのものである。そ
の後、ＸＢレノスタ５８の内容は、ハーフ・ワード・オ
にランドを扱っているとき、ディノット・オペランドの
ための商用命令プロセッサに伝送されるべきパラメータ
を発生させるとき、左対右半分の選択を直接的にコント
ロールするために、また、ビット・オペランドについて
操作されるとき、デコーダ５９に関連して１５の２進０
および単一の２進１のマスクを発生させるために用いら
れる。即ち、１個のビット・オペランドのために、１個
のワードが読出され、１個のマスクが核ワード内の選択
されたビットのセットまたはクリアをするために用いら
れ、次いで、該ワードはメモリ内に書き戻される。マス
クはデコーダ５９から発生されるものであり、Ｑレジス
タ５０に対する入力である。即ち、Ｑレジスタにロード
されることのできる項目の１個は、ＸＢレクラタ５８の
内容から発生されたデコーダーマスクである。

ＣＰＵにおける第４の主要な要素はエリア２７である。

この要素は、ローカル・・ぐス９に対する、そして、該
ローカル・ノぐスを介してＣＩＰＩ　０２　。

５ＩＰＩ０１ｔたはキャッシュ／ＭＭＵＩ０３のいずれ
かに対する、そして、したがって、メモリまたは入出力
（１１０）　７’バイス１０８に対する伝送のためのア
ドレス、コマンドおよびオペランドの発生に関連されて
いる。この主要な要素は大体３個のエリアに分割されう
るものであシ、その第１はデータ書込みレジスタ（Ｗ）
　２８および書込みセレクタ（ＷＳ）２９である。レジ
スタ２８は区分ロード能力を有する３２ピツト・レジス
タであって、このレジスタの右半分または左半分、若し
くはその双方がロードされうるようにされている。その
右半分は、常に、ドライバ７４を介してＷパス８４の１
６ビツトからロードされる。左半分は、書込みセレクタ
２９からのデータをもって書込まれる。この書込みセレ
クタは、その１６個の入力として、Ｗパス８４の右半分
の１６ビツト、マたは、Ｗパスの左手の８ピツトに符号
またはゼロ伸長のいずれを加えたもの、のいずれかを有
している。Ｗパスは、データがＷレジスタ２８に伝送さ
れ、続けて、このようなデータをローカル−パス９上で
結合されたいかなる別異のデバイスにも書込むようにす
るだめの主要な・やスである。

ｏ　−ｆ）　ル・ハス出力インタフェース２７における
次のエリアはコマンド・ドライバ７１である。

コマンド・ドライバ７１は、ローカル・パス上でＣＰＵ
　１００による全ての伝送にすい伴される一連のコマン
ド・ラインを駆動し、キャッシュ／ＭＭＵまたはローカ
ル・パス処理ユニットに対するメモリ参照サイクル、　
　Ｉ１０参照サイクルまたはローカル・パス参照サイク
ルのいずれかを、キャッジ−／ＭＭＵ１０３に対して指
示する。コマンド・ライン上で転送される情報紘第４図
に示されるコントロール・ストアまたはファームウェア
（ＦＷ）ワードのＦおよびＦＫフィールドから引出され
るものであシ、これはまた別異の時に要素１０のＦレジ
スタ３８の作用をするようにされる。

要素２７の第３の部分には２個の主要なアドレス・レジ
スタが含まれている。即ち、非処理的なメモリ・アドレ
スおよびローカル・バストシステム・パスとの上の別異
のデバイスに対するアドレスのためのＹレジスタ２４、
および、Ｐレジスタ２３（プログラムφカウンタ）、そ
してシリフェッチ・レジスタ２６である。

Ｐカウンタ２３に社ファームウェアで使用された最終ワ
ードのトラックが保持されているが、このワードは円卓
状バッファ３６から取出されて、そこでの操作のために
ＣＰＵ１００に入力されたものである。プリ７エツチ・
レジスタ２６にはメモリから次にフェッチされるべきワ
ードのトラックが保持される。即ち、ＰおよびＰＦレク
ラタは、円卓状バッファがどのように充たされているか
、および、中央処理システムがバッファからのデータを
何時ごろに取出したかに依存して、１ワードから４ワー
ドまでのメモリ・アドレスにおけるいかなる数でも異な
っているようにされる。中央処理システムがバッファか
ら全てのデータを取っているとき、キャッシュ／ＭＭＵ
１０３は要求に応答して新らしいデータに応するために
所定の時間がとられ、そして、・ぐノ７ア３６を再び充
たすことになる。それらの状況の下に、ノリフェッチ・
レジスタ２６およびＰカウンタまたはレジスタ２３のア
ドレスは、アドレスの内容において近接しているか、ま
たは同一である。バッファ３６が充満されており、ＣＰ
Ｕ１００は最近にはいかなるデータも堆込んでいないと
き、Ｐレジスタはプリフェ、チ・レジスタのあとの２な
いし４ワードであるが、それは、メモリから送出される
べき次のワードを指示するノリ７エツチ・レジ・スタが
ら取られた最終ワードは、該プリフェッチ・レジスタ内
に空きがあると直ちに指示するからである。

Ｐレジスタ２３の内容はメモリ・アドレスのソースとし
てローカル・パス９に対して許容されることはない。仮
想アドレス・マルチプレクサ２５を介してローカル・パ
スに至ることのできるデータのための２個のソースは、
全ての非処理的なフェッチのために用いられるＹレジス
タ２４と、メモリに至るためにブリフェッチ・ロジック
によって自動的に用いられるノリ７エツチ・レジスタ２
６、および、後続するファームウェアのステ。

グにおいて用いるための要求ワードである。

デバイス２３．２４および２６における矢印は、それら
の特別なレジスタの増加能力を表わすものである。即ち
、ＰＬ／−）スタは、ブリフェッチ・バッファ３６から
一時に取出されるワードの数に依存して、１ワードまた
は２ワードのいずれかだけ増加されることができる。即
ち、グリ７エツチーパツフア３６から１ワードを取出す
ことで、Ｐレジスタは１だけ自動的に増加され、また、
ノリフェッチ・バッファ３６から２ワードを取出すこと
で、Ｐレジスタは２だけ自動的に増加される。ノリフェ
ッチは常に１対のワードについて遂行されることから、
プリフェッチ・レジスタ２６は常に２だけ増加される。

Ｙレジスタは、使用されるにつれて、またはあとでの使
用のための準備に、ファームウェアのコントロールの下
で１または２のいずれかだけ増加される。ファームウェ
ア・ワードには、このような増加およびローカル−パス
に対する諸種のサイクル要求のコントロールを許容スル
バス・コントロール・フィール）’　カ！　ル。

Ｗレノス、り２８に対する入力は、諸種の方法で作用さ
れる２個の１６ビツトのデータ・・やスである。２４ビ
ツトのアドレス書込みが所望されるときは、ドライバ７
４がターン・オンされてＷパスの右手の１６ピントが可
能化され、Ｗレジスタの右手の１６ピツトに転送される
ようになる。マルチブレフサ２９は、Ｗ／々スの左手の
８ビツトおよび８個の２進０がＷレジスタ２８の左手の
半分に対して出されるように条件づけられている。これ
で、２ワード、２４ビツト・アドレスが、後続のメモリ
への書込みのためにＷレジスタにロードされる。単一ワ
ードをメモリに書込むことが所望されたときは、Ｗレジ
スタの右半分はクロックされず（即ち、可能化される）
、そして変更はなされない。マルチブレフサ２９は、ク
ロック−インされているＷレジスタの左手の１６ビツト
に対して、Ｗ　／？スの右手の１６ピツトを可能化させ
るように条件づけられている。Ｗレジスタの左半分に書
込まれる単一ワードは、メモリに書込まれるデータであ
る。

これまで説明されたロジックは、キャッシュ／ＭＭＵＩ
　Ｏ７、ＣＩＰＩ０２または５ＩＰＩＯＩの如きローカ
ル・ｉ４ス９上の別異の装置からのデータを要求し、受
入れること、それについて操作して、システム内に含ま
れている２個のＡＬＵを介して諸種のレジスタにそれを
内部的に蓄積すること、および、後続して修正され、該
装置の１個に対して当該装置のアドレス（ＣＰＵにおい
て内部的に算出サレ、ローカル・バスをコントロールす
るために用いられる）とともにローカル嗜パスに対して
伝送される新らしいオにランドを生起すること、のため
に用いられる。これらの操作の全ては、ＣＰＵに含まれ
ているワード当シ９６．ビットの２．０４８ワードのコ
ントロール・ストア８０および８１に蓄積されているコ
ントロール・ファームウェアのコン）ｏ−ルの下に遂行
される。

コントロール・ストアは多くの個別的ナフィールドに区
分されるものであ）、その各々によシ、ＣＰＵの内部的
な遂行についての所定の局面がコントロールされる。第
４図には、ファームウェア拳ワードおよびその中で関係
のある諸種のフィールドが例示されている。これらのフ
ィールドの第１のものは、コントロールφストアのピッ
トＯ〜７００−カル慟バス（ＬＢ）フィールド−ｃ’ア
ル。Ｉ、Ｂフィールドは、ローカル・バス９からの諸種
のサイクルの一要求およびその応答に関連づけられてい
る。それはまたプリフェッチ・レジスタ２６またはＹレ
ジスタ２４を介して仮想アドレスを出すことの責任を果
すものであシ、マた、ＹおよびＰレジスタの諸種の増加
をコントロールする。ローカル・バス・フィールドでは
、ｉゝた、円卓状処理バッファ３６からのデータを連続
的に読出すこと、および、！パス１４による後続の使用
のためにソース・バス３３上でデータおよび処理マルチ
プレクサ３４．３５．３９および４０を夫々に可能化さ
せること、がコントロールされる。

次のフィールドである、コントロール・ストアのピット
８および９のクロック（ＣＫ）フィールドは、ＣＰＵの
クロック速度、即ち、ＣＰＵ内の連続するクロック・ノ
臂ルスの間のインタノぐル、ヲコントロールするために
用いられる。各ファームウェア・ステップは、その複雑
性に適合するクロック速度をそれに対して割当てるよう
にされる。この発明のシステムにおいては、連続するク
ロック会／？ルスの間で、４個の可能性のあるインタバ
ルがある。

即ち、９６ナノ秒、１０５ナノ秒、１３０ナノ秒または
１７０ナノ秒である。これらの中のどれがあるファーム
ウェア・ステップのために用いられるか′は、当該ファ
ームウェアのためのＣＫフィールドによってコントロー
ルされる。

次のフィールドは、コントロール優ストアにおけるビッ
ト１０〜１５のＴＣフィールドである。。

これは６ビツト・フィールドであって、これにより、フ
ァームウェアｅシーケンスのテストおよびコントロール
のだめの６４個の可能性のある論理機能が選択される。

次のフィールドは、ビット１７〜１９のＢＲフィールド
であって、これは妄スト状態の結果として取られる作動
のタイプをコントロールするために用いられる。即ち、
どのタイプのブランチが生起されるか、該ブランチでは
単に２個の７アームウエア・ステップの間で選択がなさ
れるのか、または、あるファームウェア・ステップとい
わゆるコントロール畳ストア・スノラッタの間での選択
のいずれがなされるかがコントロールされる（次によっ
てコントロールされるＣＰＵ内の１個またはそれよシ多
くの論理要素の状態に基づく多重なコントロール・スト
アの次のアドレスの１個を発生させること）。

関係のある次のフィールドであるビット２１のＴＰフィ
ールドは、極性テスト・フィールドである。それによシ
、テスト条件が真であるか偽であるかを決定するテスト
がなされるようにコントロールされる。

ビット２２〜３１のＮａ３（−ルドは、全てのブランチ
によって選択される２個のアドレスの少なくとも１個を
発生させるために用いられる。別異のアドレスは、これ
もまた同じＮＡフィールｒから引出されるか、または、
前述されたコントロール・ストア春スゾラッタから引出
されるかのいずれかである。

ビット３２〜３９０次のフィールドはＦレジスタのコン
トロール・フィールドであって、Ｆと呼はれる４ビツト
部分とＦＫと呼ばれる第２の４ビツト部分とに区分され
ている。ＦおよびＦＫフィールドは、Ｆレジスタおよび
Ｆパスのエリアにおける諸種の要素のロード操作および
ストローブ操作をコントロールするために用いられる。

即ち、それは、Ｆ′およびＡＳ′デバイス、Ｆレジスタ
３８およびマルチプレクサ４３のサブノ母−トをコント
ロールするために用いられる。これらのデバイスのいず
れがロードされるか、および、それらのロード操作のた
めにどのソースを有するかについては、全て、Ｆおよび
ＦＫ７４−ルドによってコントロールされる。

ビット４０〜４７の次のフィールドはＫ（即ち、定数）
フィールドであって、これはエパス１４を駆動するため
に用いられる。それはＩパスに対して許容される全ての
定数のだめの右手の８ビツトを供給する８ビット−フィ
ールドである。定数の左手の１６ビツトは、後述される
Ｉパス・フィールドによってコントロールされる。Ｋフ
ィーＡ、　ＰはＫＯＮデバイス７０に対して直接的に関
連されている。

ビット４８〜６３の、コントロールのストアに訃ける次
のフィールドは、主に、ＤＲＡＭＩ　１およびＢＲＡＭ
ｌ　２のアドレス操作およびコントロールに関連されて
いる。２ビツト・フィールドであるＤＷは、ＤＲＡＭの
最左端（最上位）８ビツトへの書込み操作をコントロー
ルする１ビツト、および、次の最右端（最下位）１６ビ
ツトへの書込み操作をコントロールする別異のビットを
もってＤＲＡＭに対する書込みのコントロールのために
用いられる。次のビットであるビット５０（フィールド
ＢＷ）は、ＢＲＡＭの双方の部分に対する書込み操作を
コントロールするために用いられる。Ｂ　ＲＡＭの双方
の部分は常に同時に書込まれるものである。

次のフィールドであるＤＳは５ビツト長のものであって
、ＤＲＡＭＩ　１における３２個のレジスタの１個を選
択するようにされる。ビット５６および５７のＤＭフィ
ールドはＤＲＡＭと関連されている選択／修正フィール
ドであって、ＤＲＡＭのアドレス操作をさせるために、
ＤＲＡＭに対して直接的に、または、°Ｆレクラタ３８
の３個の相異なる機能のいずれかの選択が許容されるも
のである。

関係のある次のフィールドはビット６０〜６３のＢ選択
フィールド（ＢＳ）であって、これはＢＲＡＭにおける
１６個のレジスタの１個を選択するために用いられる。

ビット５８および５９を含んでいる２ビツトのフィール
ドは、ＢＲＡＭのアドレス操作のだめの選択／修正フィ
ールド（ＢＭ＞ｉある。それは、独立の選択および修正
機能がＢＲＡＭおよびＩ）ＲＡＭの双方のために特定化
されることを除き、ＢＲＡＭのアドレス操作のために同
様にして遂行されるものである。

関係のある次のフィールドは７ビツト長（ビット６５〜
７１）のＣＰフィールドであって、これは、諸種の双安
定７リツゾ・フロッグにクロックを与えることおよび諸
種のコントロール機能を可能化させることのような、プ
ロセッサ内の多くの汎用のマイクロ操作をコントロール
するために用いられるものである。それは、また、１；
：ＰＵからコントロール・ハネル９０へのアクセスのコ
ントロール、該コントロール−ａ４　ネルニ対スるデー
タの入出力、および、その中の諸種の７リツプ・フロッ
プのコントロールのために用いられる。

次のフィールドである、ビット７２および７３のＲＢ７
４−ルドｔｃ　　ＢＲＡＭをコントロールする１ビツト
およびＤＲＡＭをコントロールする別異のビットをもっ
て、Ｒパス１３上でのデータのソースにすることをコン
トロールするために用いられる。

ビット７４〜７９のＢＡフィールドはＢＡＬＵ５５の機
能をコントロールするために用いられる。

この演算論理ユニッ）　ＢＡＬＵ５５は、その入力とし
てＩパスおよびＷパスを有しており、ｙレジスタ２４を
駆動するために使用される。これらの６ビツトは次のよ
うに用いられる。１個はＢＡＬＵに入れられるキャリイ
として、１個は論理／演算コントロールのため、そして
別異の４個は特定な機能を選択するためである。

関係のある次のフィールドは、ビット８０〜８３のＩＢ
フィールドであって、これは■パス１４に対してどのデ
ータ・ソースが可能化されるかをコントロールするため
に用いられる。このフィールドは、■パスに対する諸種
の組合せにおいて、データ・ラッチ、Ｆレジスタの符号
伸長または定数の選択、若しくはＢＲＡＭを可能化する
ことができる。

次のフィールドである、ビット８４〜８９のＳＨフィー
ルドは、前述されたシックおよびＷパスの双方にソース
を付することをコントロールするために用いられる。該
６ビツトによって、どのレジスタがＷバスに対して可能
化されるか、Ｑレジスタはロードされるかどうか、およ
び、シフタはオペランドが通過するときにそれをどの方
向にシフトさせるかについて、システムが多くの自律的
なコントロールをすることを可能化させる。

最終のフィールドである、ビット９０〜９５のＤＡフィ
ールドは、ＤＡＬＵＩ　５に対する機能コントロールの
ためのものであって、６ビツトをもってＢＡフィールド
におけるものと同様な機能を果すようにされている。即
ち、１ビツトハ注入キヤリイであり、１ビツトで論理対
演算が選択され、そして、別異の４ビツトで特定の機能
を選択するようにされる。

ＣＰＵのためのコントロールφストアは、実際には、上
部バンク８０および下部パンク８１の２個のコントロー
ル・ストアから成っている。上部バンクは次位アドレス
・ゼネレータ４４によってアドレスされ、また、下部パ
ンクはそのときに現用されているコントロール−ストア
・ワードの内容の部分によって直接的にアドレスされる
。ブランチのよシ通常のタイプの場合には、双方ともに
、次位アドレスの基本ソースとしてコントロール・スト
ア・ワードのＮＡフィールドが用いられ、また、上部バ
ンクおよび下部パンクに至る２個のアドレスが本質的に
等しいものであるように所定の方法で修正される。次位
アドレスとＰＲＯＭゼネレータースゾラッタとの間で選
択がなされる別異のブランチの場合には、下部パンクは
現在のコントロール・ストア・ワードから変更されてい
ない次位アドレス−フィールドを受入れ、これに対して
上部・ぐンク紘現在のコントロール・ストア・ワ−ドか
らスノラソタ・アドレスを受入れる。該コントロール・
ストアはこのやシ方で区分されて、システムが双方の可
能性のある次位アドレス・コントロール・ストア・ワー
げに対する同時アク七スを行なうことができ、また、コ
ントロールーレノスタ８２におけるデータにクロックを
支えるのに先立ち、現在のコントロール働ストア・ステ
ップの殆ど終りまで、そのいずれが用いられることとな
るかの決定を引延ばすことができるようにされる。コン
トロール・ストアの詳細については後述される。

所定の代表的な中央プロセッサの操作を遂行させるため
にＣＰＵとファームウェアとが相互作用される態様は次
のとおシである。（、）メモリからのワードの読出し、
（ｂ）メモリからの別異のワードの読出しのため、次位
アドレスの算出、（Ｃ）メモリへのワードの書・込み、
（ｄ）所定タイプのくり返しアルゴリズムの遂行。これ
らの操作は、ＣＰＵに対して完全に内部的なものであ）
、以下に説明される。支えられる状況は典型的なもので
あシ、代表的な操コントロール・ストア・ステップの間
にメモリからワードを読出す場合には、コントロール・
ストア・ワードは、ＢＲＡＭＩ　２からＲＢ　、ＢＳお
よびＢＭスフールドを介してＲＡＭパス１３上へのワー
ドの仮想メモリーアドレスを可能化させる。

ＳＨスフールドは、次いで、０パスおよびＷパスがソー
スとなるように条件づけられて、ＲＡＭパスはセレクタ
２０を通して０パス１７に対して可能化され、また、シ
フタ１９を通してＷバス８４上では変更されないように
される。ＷパスはＢＡＬＵ５５に対する入力であシ、こ
れｑＢＡフィールドによシそのＷパス入力がその出力に
対して直接的に可能化されるように条件づけられる。同
時に、ＬＢスフールドはＹレジスタ２４をロードするよ
うにし、かくして、Ｙレジスタにアドレスを転送させる
。

次のファームウェア・ステップにおいて、　　ＬＢスフ
ールドは要求をローカル・パスに向けさせて、メモリ要
求がなされたこと、および、ローカル・パスに対して寿
見られたアドレスがこのような要求のために用いられる
べきことを指示する。コマンド・ライン７１は、メモリ
の読出し要求がなされていることを指示するために、Ｆ
およびＦＫ７づ−ルド（第２図においてがツクスフ２と
して示されている）によって条件づけがなされる。アド
レス・マルチプレクサ２５は、２４本のアドレス・ライ
ンを介してローカル・パス上でＹレジスタの内容を可能
化させるために条件づけがなされる。

ローカル−パス上の全ての活動をモニタし、コントロー
ルするキャッシュ／　ＭＭＵメモリは要求があることを
認め、一方、ＣＰＵは次のファームウェア・ステップを
続行する。次のファームウェア書ステ、ノにおいて、ロ
ーカル・パス・フィールドである区画が特定され、ロー
カル・パス・サイクルの終シにキャッジ−／　ＭＭＵか
らローカル・パスヲ介してＣＰＵのデータ・バッファに
至るデータの戻りが検知されるまで、ＣＰＵはこのファ
ームウェア・ステップをはなれるべきでないことが指示
される。

この戻りサイクルが検知されると、直ちに該区画は終了
して、ＣＰＵはこの読出しサイクルの第４のステツノに
入る。

第４のステップはファームウェアでＬＢスフールドが特
定されるものであシ、このＬＢスフールドではデータ・
ノ々ツ７ア内にあるデータが用いられて、それをＣＰＵ
による使用のためのＩパス上でのソースにする。かくし
て、ＬＢスフールドは、１６ビツト長のワードまたは２
４ビツト長のアドレスのいずれがソース・パス上で要求
されているかに依存して、ＤＡドライバ３４またはＤＷ
ドライ・ぐ３５のいずれかを可能化させる。次に　Ｉ　
／、＊ス・フィールドは、その２４ビツトの全てまたは
２４に伸長された１６ビツトの符号のソース・パスを特
定して、■パス上で可能化されるようにする。！パスに
おいて、データ・バッファから戻って受入れられる１６
ビツト・ワードがあるものとする止、・ＤＡスフールド
は！パスを読出すためにＤＡＬＵを可能化させるために
用いられ、また、Ｄ％Ｖ、Ｄ選択およびＤＭフィールド
はＤＲＡＭにおける３２個のレジスタの１個に対するア
ドレスおよび書込みのためにコントロールされる。これ
はこのフントロール・シーケンスの第４のステップを完
了させるものであり、その第１でＹレジスタにロードさ
れ、その第２で読出し要求がなされ、その第３でデータ
の返送が待機され、そして、その第４でデータが取出さ
れて、ＣＰＵ内のレジスタの１個でそれが可能化される
こととなる。

システムによって遂行される操作の第２の代表的なシー
ケンスは演算操作における操作の処理をすることであっ
て、メモリからフェッチされたオペランドをデータ・レ
ジスタの１個に加算し、加算のあとで該データ・レジス
タに戻し、続けてメモリに書戻されるようにそれをデー
タ・バッファに書込むようにされるものである。この操
作のシーケンスは先行の操作において参照される区分に
したがって始められる。このステップは、ワード・オペ
ランドがワードである場合、データ・バッファ３１から
Ｌパスおよびデータ・マルチプレクサ３５を介してソー
ス・パスに至るデータを可能化させる′ものである。そ
して、■パス・フィールドは、符号伸長デバイ・ス５２
を介して符号の伸長されたソース・パスを特定し、デー
タ・ラッチ５１がｌパス上で可能化されるようにされる
。同時に、Ｒノぐス拳コントロール・フィール）’ａ、
　ＩＳｌ係（Ｄ４る特定のデータ・レジスタがＤＲＡＭ
Ｉ　１　からＲパス１３に対して可能化されるように指
定させる。

Ｄ”Ａ’フィールド、即ちＤＡＬＵコントロール・フィ
ールドは、次いで、Ｒパス１３上の２４ビツトをエバス
１４上の２４ビツトと加算するようにＤＡＬＵが条件づ
、すられることを指定する。このロジック］５は、その
出力として和を表わす２４ビツトを有している。ＤＷ−
ビツト、ＤＡＬＵの出力がＤＲＡＭＩ　１に書戻される
べきであったことが指示される。

同時に、ＤＡＬＵの出力が５Ｈ７４−ルドを介しＷ　ハ
スに対して可能化される。このフィールドで、セレクタ
２０が０パスに対して可能化され、その目的のためのＲ
パスの出力に代えてＤＡＬＵの出力を選択するように条
件づけられることが指示される。また、同時に、シック
１９−１はＯパスの内容を変更なしにＷパス８４に対し
て通すように条件づけられる。ソース・パス３３に対シ
テＤＷ３５を指定した同じＬＢスフールドは、また、Ｗ
・ぐスがセレクタ２９を介してＷレジスタ２８の左半分
に対して可能化されるように指示することとなる。これ
は全て単一のファームウェアΦステップにおいて生起す
るものである。これは加算操作であることから、恐らく
、加算からのオーパフロウはテスト・ロジック３０によ
って指定されるテストがなされることとなる。次位アド
レス・ロジックでは、オペランドが直ちにメモリに書戻
されるべきであるとき、特定の入力がなされることを指
示するアドレスを発生するようにされる。下部パンクに
対する別異のアドレスは、■レジスタ５７におけるオー
パフロウ・インジケータをセットさせる次のステップを
とるために発生される。

オーパフロウがなかったとき、■レジスタは自動的にク
リアされることとなる。

第３の操作はオペランドをメモリにＶ込むことから取る
。これは、その遂行のために３１１１１のファームウェ
ア・ステ、プをとるものである。その第１は、オペラン
ドの書込まれるべき、アドレスがＹレジスタ２４にロー
ドされるステ、プである。その第２のステップは、書込
まれるべきオペランドをＷレジスタ２８に入れることで
ある。その第３のステップは、キャッシュ／　ＭＭＵが
受入れて実行するため、メモリ書込みを指定するローカ
ル・パスの要求がローカル・・々スに対してアドレスさ
れることをＬＢスフールドが指定するス′テップである
。

Ｙレジスタ２４をロードする第１のステップでは、恐ら
（、ＤＲＡＭランダム・アクセス・ストアにおける１６
個の位置の１個からアドレスかえられることとなる。こ
のことはＩバスがＢＲＡＭの出力を調べるようにＩパス
・フィールドを条件づけることによって遂行される。Ｂ
選択フィールドでは、１６個のＢＲＡＭレジスタのどれ
がこの目的のためにアドレスされたかを指示される。Ｂ
ＡスフールドによってコントロールされるＢＡＬＵ５５
は、■パスの内容（２４ビツト）をその出力に対して通
すように条件づけられる。ＬＢスフールドは、Ｙレジス
タをロードするために指定されるものである。Ｙレジス
タに対する入力はＢＡＬＵの出力であることから、これ
にょシ、選択されたＢＲＡＭの内容はＹレジスタに転送
さ九ることとなる。次のコントロール・ストアのステッ
プでは、始まシがどこにあっても（この場合には、例え
ば、３２個のＤＲＡＭの位置の１個）、オペランドをそ
の始まりからとるようにされる。ＤＳフィールドでは、
３２個のＤＲＡＭのどれが可能化されるかの選択がなさ
れる。ＲＢスフールドでは、ＤＲＡＭｔ−Ｒパス上で可
能化させる。ＳＲフィールドでは、セレクタ２０を介し
て０パス１７に至るＲＡＭノぐス、および、シフト操作
を生起させずにシフタ１９を介してＷパス８４に至る０
パスの選択がなされる。

ＬＢスフールドでは、Ｗレジスタの左半分にロードする
ように指定される。このことは、Ｗレジスタの左半分に
対してＷパスの右側２／３を可能化させるようにＷセレ
クタ２９を条件づけることによって遂行されるものであ
シ、また、Ｗレジスタはその左半分にロードするように
可能化される。

最後に、第３のファームウェア・ステツノが遂行される
。このファームウェア・ステップにおいて、本質的な操
作は、ＬＢスフールドであるローカル・パス・フィール
ドで、メモリに対する書込みをローカル・パスが指定さ
れることのみである。

ここでは、キャッシュ／　ＭＭＴＪに対して、これがメ
モリ書込み操作であることを指示するためローカル・パ
スに至るコマンド・ラインとしてＦおよびＦＫビットカ
用いられる。アドレスはＹレジスタ２４から仮想アドレ
ス・セレクタ２５を介してローカル・パスに対して可能
化される。データはＷレジスタ２８からローカル・パス
に対して可能化される。全てのローカル・パス転送を調
整するキャッシュ／　ＭＭＵメモリは、これをメモリ書
込みサイクルとして認識し、アドレスをとシ、それをマ
、ゾし、データと一緒にされてメモリに対してそれを伝
送し、そして、システム上でメモリに対して、これはメ
モリ書込み操作であることを指示するようにされる。

ＣＰＵで遂行することのできる代表的な操作の第４のシ
ーケンスは、倍精度のオペランドが所定数のビットだけ
左または右にシフトされることである。オペランドがＢ
ＲＡＭ内の双方にある、即ち関係のある２個のオペラン
ドがＢＲＡＭ内にあるものとして、第１のファームウェ
ア・ステップでは、これら２個のオペランドの右手をＱ
レジスタに転送させることが始められる。これは以下の
ようにして行われる。ＢＳフィールドでは、このオペラ
ンドがＢＲＡＭＩ　２に含まれている１６個の位置の１
個をアドレスするために条件づけられる。ＲＡＭパス１
３をコントロールするＲパス・フィールドは、ＤＲＡＭ
の出力に代えてＢＲＡＭの出力を取るように条件づけら
れる。ＳＨスフールドは、０パスに対してそれを可能化
させ、また、Ｒパスからのその入力を選択することによ
り、Ｒパスよりセレクタ２０を介して０パスに転送する
ように条件づけられ、そしてまた、ＱレジスタおよびＷ
パスの双方がＱパスの内容を受入れ、それをロードする
ためにＱレジスタにクロックを加えることが指定される
。これにより、ＢＲＡＭ内でアドレスされたオペランド
がＱレジスタに転送されることになる。

次の単数または複数のステップはシフトが実際に遂行さ
れるステップである。このステップにおいて、ＢＲＡＭ
内の第２のオペランドを含んでいる別異の２個のレジス
タがＢ選択フィールドによってアドレスされ、そして、
ＢＲＡＭはＲＢスフールドを介してＲＡＭ〉？ス１３上
に可能化される。ＲＡＭノ４スは、次いで、セレクタ２
０を介してＯバスに対して可能化される。ＳＨスフール
ドは、どの方向に何ビットのシフトが行われるかに依存
して、いかなる数値でも取るようにされる。ＳＨスフー
ルドは、１．２または４ビツトのいずれかを左または右
のシフトに選択することができる。これらのどの場合に
おいても、Ｑレジスタ５０は、３２ビツトのオペランド
を生起させるＯパス１７の伸長として接続されるように
考えられる。実際には、それは４０ビツトのオペランド
であるが、０パスノ左手の８ビツトは無視される。この
３２ビ、トのオペランドは、特定のＳＨスフールドによ
って指定されるように左または右のいずれかにシフトさ
れる。右手の１６ビツトはＱレジスタ５０に戻され、そ
して、左手の１６ビツトは無視された８ビツトと一緒に
Ｗバス８４上で転送される。これはシフト距離について
専用のコントロールを有するＳＨスフールドによってコ
ントロールサレる。

オ波ランドは０パス１７からＷパス８４に、また、Ｑレ
ジスタからＱレジスタに戻してシフトされて、ＳＨスフ
ールドでＱレジスタにはシフトされたオにランドが再ロ
ードされるようにされ、一方、これと同時に、ＢＷフィ
ールドで、Ｗ／Ｊスが、アドレスされたＢＲＡＭの位置
に書込まれるようにされる。かぐして、ＢおよびＱレジ
スタの内容はシフトされ、そしてＢおよびＱレジスタに
戻される。このシフトに関連された特定の端部効果であ
って、これが開放、循環または演算シフトのいずれであ
るかは、ＣＰＵにおけるコントロール・フリツノ・フロ
ップの機能である。実際のシフト操作が行われるこのタ
イプのステップは、諸種の組合せで伺回か遂行される。

即ち、５ビツトだけ左にシフトさせることが所望された
とき、１ビツトの左シフトを生じるステップに続けて４
ビツトだけ左シフトされるステップがとられる。例えば
、３だけ右シフトさせるには、２だけ右シフトし、次い
で１だけ右シフトさせることが要求される。

最終シフトが行われたあと、即ちオペランドがアドレス
されたＢＲＡＭの位置およびＱレジスタに正しく整列さ
れたあと、最終のステップではシフトをさせることはな
く、それに代えて、Ｑレジスタの内容をそれが始めにロ
ードされていたところからＢＲＡＭの位置に戻すように
される。これは以下のようにして行われる。■パス・フ
ィールドは、■バスがＱレジスタによって駆動されるこ
と全指定する（８ビツトの２進Ｏで伸長されたＱの１６
ビツト）。ＤＡＬＵＩ　５はＤＡスフールドによりコン
トロールされて、それが変更されずに７　／？スを通る
ようにされる。セレクタ２０を介して変更されずに０バ
ス１７に対してＤＡＬＵが可能化され、また再び変更さ
れずにシフタ１９を介してＷパス８４に対するように、
ＳＨスフールドは選択される。ファームウェア・ワード
におけるＢＷピ、ト５０は、次いで、ＷパスからＢＲＡ
Ｍのロードを条件づけるためにセットされ、そして、Ｂ
Ｓ（Ｂ選択）ビットはＢＲＡＭにおける１６個の位置の
どれがシフトされたオペランドを受入れるかを指定する
ために条件づけられる。これは、所定数のファームウェ
ア・ステップ、例えば３またはそれより多くにおいて、
全て生起されるものである。１個のステ、ノは４０ビツ
トのオペランドを生起するＱレジスタにロードするため
に用いられ、１個またはそれより多くは当該オペランド
を要求されるようにシフト操作を遂行するようにし、そ
して１個は操作を完了させるためにＱレジスタの内容（
右手の１６ビノト）を戻すようにする。

ＣＰＵはマイクロプログラム化された２４ビツトのゾロ
セッサであって、キャッジ−／ＭＭＵ１０３から命令お
よび１６ビツトまたは２４ビツトのオにランドを受入れ
て、オにランドを処理することによって命令を実行する
ものである。この明細書では、マイクロプログラム・コ
ントロールの下に、オペランドおよびメモリーアドレス
を、それらが諸種のソースからＲパス１３およびＱ　／
？ス１７を介してＷパス８４に転送されるどきに再整列
させる装置が説明されている。オペランドおよびメモリ
・アドレスの整列装置は、第４図の９６ビノトのマイク
ロワードのＳＨ左シフトフィールドのピット８４〜８９
に対応するものである。

第５図を参照すると、伸長した完全命令（ＥＩ　Ｉ　）
ではシステムの３２ビツトのオイランド処理能力が用い
られる。ＥＩＩは２個または３個の１６ビツト・ワード
から成立っている。第１のワードには、命令の操作コー
ド、命令７アミリであるＥＩＩを指示するエスケープ・
コード、および、命令の第１（グイオディックのとき）
および唯一（モノディックのとき）のオ（ランドを含ん
でいるレジスタを指示するフィールドが含まれている。

ディスクリシタ・ワードと呼ばれる第２のワードでは、
ビット拳ストリング、ディジット、ハーフ・ワード、ワ
ード、ダブル−ワード、カッド−ワードまたはアドレス
、および、オペランドが符号付きであるかまたは符号付
きでないか、という第４ランドのタイプが記述される。

ディスクリシタ・ワードには、また、エスケープ・コー
ドにより選択された３個のアドレス・シフプルの１個が
含まれておシ、これでオペランドが配せられ、また、命
令に第３または第３および第４のワードが含まれている
かどうかが指示される。

第３のワードには、所望によシ、イメディエイト・オペ
ランド（ＩＭＯ）と呼ばれるオペランドが含まれている
か、または、第３および第４のワードにはイメディエイ
ト・アドレス（Ｉ　ＭＡ　）と呼ばれるオペランドの実
効アドレスが含まれている。

第１のワードには、ピット位置１において２進ｌが含ま
れている。ピット位置１〜３で、第１のオペランドを含
むにレジスタが同定される。３２ビツトのにレジスタに
１〜に７は、第２図におけるＤＲＡＭＩ、１の１４個の
アドレス可能な位置に境われる。また、Ｋ１．に２およ
びに３レノスタはアドレス準備の間にインデックス・レ
ジスタとして用いられる。ピット位置４〜８で、実行さ
れる９〜１５にはエスケープ・コードが、蓄積されてお
シ、これをＥＩＩ命令として同定し、この命令で用いら
れるアドレス−シラブルを部分的に指定するようにされ
ている。６Ｃ１６および７Ｃ１６のエスケーグ拳コード
は、第２ワードのピット位置８と共に、該命令をＥＩＩ
命令として同定し、更に、該オペランドを指示している
３個の可能性のあるアドレスｅシラブルのどれが第２ワ
ードのピット位置９〜１５にあるかを指定するようにさ
れる。

ディスクリツタ−ワードであるＥＩＩ命令の第２の１６
ビツト・ワードで、オペランドのタイプ、オペランドの
サイズが同定され、また前述されたように、メイン・メ
モリ１０８またはレノスタ内のオペランドを指すアドレ
ス・シラブルが指示される。ピット位置θ〜７はオペラ
ンドのサイズおよびタイプを同定するものであシ、また
３個のサブフィールドに構成されている。ピット位置４
〜７ではデータのタイプが同定されるものであり、ピッ
ト位置７が２進１のときは符号化オー！！ランドが指示
され、また２進０のときは非符号化オペランドが指示さ
れる。ピット位置０〜４では、オペランドがビット・ス
トリングΦタイプのものであるとき、該オペランド内の
ビット数が指示される。

ピット位置９〜１５のアドレス・シラブルで、オにラン
ドを蓄積しているレジスタを同定し、その内容が第４ラ
ンドである次の単一または複数の処理ワードを指定し、
または、オー（ランドが含まれているメイン・メモリ１
０８内での単一または複数のワードに対するポインタを
結果としてもたらす所定のタイプのアドレス機能を指定
することによシ、第２のオペランドが配せられる。アド
レス・シラブルは、ピット位置９〜１１のＭ部分および
ピット位置１２〜１５のＮ部分を有しており、これらに
ついては後述される。

第６図を参照すると、データ・ピッ、ト４〜７はメモリ
・オペランドに関係されている。正常では非符７号化お
よび符号化ディノ゛ットヤためのコードであるデータ・
タイプのコード００１０および００１１はＥＩＩオペラ
ンドのためには不適確である。

また、非符号化ダブル・ワード（１０１０）、非符号化
および符号化カッド・ワード（ＩＩＯＸ）およヒ符号化
アドレス（１１１１）も不適る１である。オペランドは
全て３２ピツト嘩オペランドであシ、符号化オペランド
は左に符号伸長され、また、非符号化オペランドは左に
０伸長されて３２ビツトのフィールドを充たすようにさ
れていることが注意される。

ＩＭＯなる欄においては、命令の第３ワードにイメディ
エイト・オペランドが含まれているとき、非符号化また
は符号化ワード、非符号化アドレス上の符号化ダブル・
ワードに限定されることが示されている。

＝Ｋｎなる欄においては、アドレス・シラブル３を介し
てに１〜に７レジスタの１個に転送されうるオペランド
のタイプが示されている。それらは符号化ダブル・ワー
ドおよび非符号化アドレスに限定されている。

ＲＥＧなる欄においては、第２図のＤＲＡＭＩ　２のＢ
レジスタＢＯ〜スフに、またはＤＲＡＭＩ　１からＲレ
ノスタＲ１〜Ｒ７に転送されるオにランドのタイツが示
されている。即ち、非符号化および符号化ワード、Ｒレ
ジスタのみの符号化ダブル・ワードおよび非符号化アド
レス（Ｂし）スｌ’（Ｄミ）である。

第７．８および９図には、夫々に、アドレス−シラブル
（ＡＳ）１．２および３が示されている。

ＥＩＩ　１実行コード６Ｃ１６でＡＳＩが指定され、Ｅ
ＩＩ２３実行コード７Ｃ１６でワード２のビット位置の
論理０と共にＡＳ２が指定され、また、論理１と共にＡ
Ｓ３が指定される。マツプの座標はＭおよびＮでありて
、夫々に、ＡＳのビット位置９〜１１および１２〜１５
である。以下のテーブルでは、第７．８および９図のマ
ツプの要素が規定される。

ＤＤではアドレス・シラブルに続く（ワード内の）１６
ビツトの符号化変位である１ワードが指示される。ここ
に、 −２＜Ｄ＜２　−１゜ Δ　△ではアドレス・シラブルに続くワード内０３２ビ
ットの符号化変位である２ワードが指示される。ここに
、−２≦Δ＜２−１゜Ｑ　間接オベレｉり。

十Ｒインデクシング指定。ここに、 −２≦Ｒ＜＋２　−１゜ 十にインデクシング指示。ここに、 −２＜Ｋり２　−１゜ ＦＢ　ＦＴ＋Ｌ。

ＦＴスタック内で現に活動しているフレームの頂部要素
のアドレス。

Ｌ　活動しているスタック−フレームのワード長。

自動増加（Ｂ↑、Ｒ↑またはＦＴ↑はポスト増加を指示
する）。

自動減少（↓Ｂ、↓Ｒまたは↓ＦＴｌ′ｉ、ｆし減少を
指示する）。

ＩＭＡ　　イメディエイト・アドレス。

ＩＡ中間アドレス。

Ｂ　ベース・レジスタ。

Ｋ　ダブル・ワード、オペランド・レジスタ。

Ｒワードおよびハーフ・ワード・オ被ラント０１ルノス
タ。

Ｐ　プログラム働カウンタ。Ｐ°相対アドレス操作のた
めには、以下の規定が用いられる。

Ｐｄ：Ｐｄに対して加算されるべき変位に対する点。

（命令の完了のときには、Ｐは継続する命令の第１ワー
ドを指す。） ０　論理的拘束。

０　内容。

＋　加算操作。

ＩＭＯイメディエイ゛トｅオペランド。

ＩＶ　　中断ベクトル。

θ　ビットにおけるオフセントの指定。０はサブワード
命令を実行しているときにのみ認識される。

−ビット命令のためには、０でビット内の０＜Ｏ＜１５
のオフセットが指定される。

−ディジ、ト命令のためには、高位２ビツトで、０．４
．８または１２ピント のいずれかのオフセットが許容される。

−・々イト命令のためには、オフセット・フィールドの
高位ビットのみが用いら れる。かくして、０は０または８ビ。

トのいずれかのオフセットとして中断 される。

−別異の全ての命令のためには、０は無視される。

−減算操作。

Ｘ　乗算操作。

〈−〜で置換される。

ＥＡ　　実効アドレス。

第７図のアドレス・シラブル１　（ＡＳＩ　）では、座
標（５，１）〜（５，７）でＲＥＧが選択される。

ＥＩＩ７”−タ・タイツがアドレス・であるとき、該座
標でし・ゾスタＢ１〜Ｂ７が選択される（（５，４）で
レジスタＢ４が選択される）。ＥＩＩデニタ・タイツが
ダブル・ワードであるとき、ＡＳＩの（５゜３）、（５
，５）または（５，７）で、夫々に、２個の１６ピノト
ーレジスタＲ２／Ｒ３、Ｒ４／Ｒ５＝またはＲ６／Ｒ７
が選択される。

第９図のＡｓ３においては、座標（５、，１）〜（５，
７）でＲＥＧが選択される。ＥＩＩのデータ・タイプが
ダブル−ワードまたはアドレスであるとき、ダブル・ワ
ードまたはアドレスの処理のために、座標（５，４）で
レジスタに４が選択される。

第７図のＡＳＩ（７，０）においては、ワード、ダブル
−ワードまたはカッド・ワードのデータ・タイプのため
のＩＭＯが選択される。ＥＩＩ命令においては、ＩＭＯ
オペランドのサイズは、命令のワード２のデータｅタイ
プ・フィールドにおけるビットによって決定される。

これらの形式でメモリ位置の実効アドレス（ＥＡ）が指
定される。ＭＡＳは以下の形式を有することができる。

○　Ｐ相対 ○　イメディエイト・アドレス（ＩＭＡ）ＯＢ相対 ○　ＩＶ相対 ○　スタック相対 以下のＡＳ入力で、Ｐ相対ＭＡＳの形式が指定される。

○　Ａｓマッシ１（第７図）よシ： Ｐ十Ｄ：　　ＥＡはＤをＰｄに加算することによって形
成される。

Ｑ［Ｐ＋Ｄ）：　Ｅ　Ａ　ｌ′ｉＰｄ　＋Ｄによって指
定された位置に含まれている。

○　Ａｓマツプ２（第８図）よ如： Ｐ＋Ｄ＋Ｏ：　ＥＡは、先ずＤをＰｄに加算し、続けて
このワード書アドレスにオフセ ット０＊を加算することによって形成 される。

Ｐ十り十Ｒ（１−３）＋０： ＥＡは、先ずＤｔ−Ｐｄに加算し、続けてこのワード鳴
アドレスにオフセッ トＯを加算し、最後にＲ１−３で指定 されたアトム・インデックスを加算 することによって形成される。

Ｑ（Ｐ＋Ｄ）＋Ｏ：　Ｉ　ＡはＰｄ　十りによって規定
された位置から読出されるポインタでめ る。続けてオフセット０　がＩＡに加 えられてＥＡがえられる。

Ｐ十Δ＋Ｏ：ＥＡは、先ず△をＰｄに加算し、続けてこ
のワードｅアドレスにオフセ ット０　を加算することによって形成 される。

Ａｓマッシ１（第７図）における以下のＡＳ入力でＩＭ
Ａ　　ＭＡＳ形式が指定される。

ＩＭＡ：イメディエイト・アドレス。ＥＡは命令に続く
位置に含まれている。

ＱＩＭＡ：Ｑは間接オペレータである。ＥＡはＩＭＡに
よって指定された位置に含まれている。

ＩＭＡ十Ｒｍ：　　Ｅ　ＡはＲｍのスケールのかけられ
た内容によってインデックスされたＩＭＡである。

ＱＩＭＡ＋Ｒｍ：　Ｅ　Ａは、Ｒｍのスケールのがけら
れた内芯をＩＭＡ（間接ポスト・インデックス操作）に
よって指定された位置の内容に加算することによってえ
られる。

、［下ｔ７）ＡＳ入力でＢ相対ＭＡＳ形式が指定される
。

ＯＡｓマッシ１（第７図）より： Ｂｎ　：ＥＡはレジスタＢｎに含まれている。

ＱＢ（ｎ−８）：　　ＥＡはＢ（ｎ−８）によって指定
されたメモリ位置に含まれている。

Ｂｎ十Ｒｍ：　　ＥＡは、インデッ・クス・レジスタＲ
Ｍのスケールのかけられた内容を Ｂｎの内容に加算することによってえられる。

ＱＢ（ｎ−８）十Ｒｒｎ：　　Ｅ　Ａは、インデックス
・レジスタＲｍのスケールのかけられた内容をＢ（ｎ−
８）によって指定された位置の内容に加算することによ
ってえられ る。

Ｂｎ十Ｄ：ＥＡはＤ　ｔ−Ｂｎの内容に加算することに
よって形成される。

Ｑ（Ｂ（ｎ−８）＋Ｄ）：　Ｅ　Ａは、Ｂ（ｎ−８）＋
Ｄによって指定された位置に含まれている。

↑Ｂ、：ＥＡは、Ｂｎの内容が１だけ減少されたあとの
Ｂｎに含まれている。

Ｂｎ↓：ＥＡはＢｎに含まれている。Ｂｎの内容は１だ
け増加される。増加は、ＥＡ影形 成あとで、ＯＰコードの実行に先立っ て生起する。

Ｂ（ｎ−Ｃ）＋Ｒ（ｍ　４）↑： ＥＡは、Ｂ（ｎ−Ｃ）の内容をインデックス嗜しノスタ
Ｒ（ｍ−４）のスケールのかけられた内容と加算するこ
とによ ってえられる。ＥＡ影形成あとで、 ＯＰコードの実行に先立ち、インテ。

クス・レジスタは１だけ増加される。

Ｂ（ｎ−８）十↓Ｒ（ｍ−４）： インデックスｅし・ゾスタＲ（ｒｎ−４）の内容は１だ
け減少され、次いで、 Ｂ（ｎ−８）の内容に加算されてＥＡが形成される。

○　Ａｓマ、ノ２（第８図）よ＃）： Ｂｎ＋Ｄ＋０： ＦＡは、先ずＤをＢｎに加算し、続けてこのワード・ア
ドレスにオフセット０ Ｑ（Ｂ（ｎ−８）＋Ｄ　）＋Ｏ： ＩＡは、Ｂｎ（ｎ−８）＋Ｄによって規定された位置よ
シ読出されるポインタであ る。続ケてオフセット０がＩＡに加算 されてＥＡがえられる。

Ｂｎ＋Ｄ＋Ｒｍ＋０： ＥＡは、先ずＤをＢｎに加算し、続けてこのワード嗜ア
ドレスにオフセットＯ を加算し、最後にＲｍによって指定されたアトム・イン
デックスを加算するこ とによって形成される。

Ｑ（Ｂ（ｎ−８）＋Ｄ）＋Ｒｍ＋Ｏ： ＩＡは、Ｂ（ｎ−８）＋Ｄによって規定された位置より
読出されるポインタであ る。続けてオフセット０がＩＡに加算 さ“ｈ７、最後にＲｒｎによって指定されたアトム・イ
ンデックスが加算されてＥＡ かえられる。

Ａｓマッシ３（第９図）よシ： Ｂ　ｎ　＋　Ｄ　十Ｋ　ｍ　＋Ｏ： ＥＡは、先ずＤをＢｎに加算し、続けてこのワードΦア
ドレスにオフセットＯ＊を加算し、最後にレジスタＫｍ
によって指定されたアトム・インデックスを加 算することにより形成される。

Ａｓ−ｒッゾｌにおける以下の入力でＩＶ相対ＭＡＳ形
式が指定される。

ＩＶ十Ｄ：　Ｉ　Ａは、現在のレベルのための中断ベク
トルによって規定された位置の内 容である。ＤがＩＡに加算されてＥＡ がえられる。

以下の入力でスタック相対ＭＡＳ形式が指定される。

○　Ａｓマツｆｌ（第７図）よシ： °゛↑ＦＴ↓：　↑ＦＴ↓はＯＰコードに依存している
。

使用されるＯＰコードの機能として、 活動しているフレームは押込まれる（↓）か、押出され
る（↑）か、またはグロダラム・エラーが生じるかのい
ずれかであ る。どの操作を適用するかの基準は以 下のとおシである： 轟　全ての蓄積命令にはＰＵＳＨが含まれる。

ｂ　全ての読出し一書込み命令および所定の別異の命令
ではトラップ・ルーチ ンへのブランチが生じる。

Ｃ全ての別異の命令にはＰＯＰが含まれる。

ＰＵＳＨ（↓）操作には、オペランドが活動中のフレー
ムに蓄積されるべきことが含まれている。その結果、活
動中のフレームはそれにしたがって拡大されねばならな
い。フレームの拡大にしたがって、新らしく”得られた
”スペースはオペランドの蓄積のために用いられる。

フレームの拡大はワードにおけるものであることが注意
される。その結果、バイトが蓄積されるべきであるとき
は、フレームはｌワードだけ拡大され、データはワード
内で左に調整される。アドレスが蓄積されるべきである
ときは、フレームは２ワードだけ拡大される。

ｐｏｐ（↑）操作には、ＦＴによって指定されたオペラ
ンドが命令で規定されたように用いられるようニサレ、
次いで、フレームから除去されるこトカ含まれている。

フレーム噂サイズの減少はワードにおけるものであるこ
とが注意される。その結果、オにランドがピントまたは
バイトのものであるときは、フレームは１ワードだけサ
イズが減少される。

○　ＡＳマツ７ｐ３（第９図）よ、！ｌｌｌ：ＱＦＴ＋
０↑：　ＩＡは、ＦＴによって規定された位置よシ読出
されるポインタである。

続けてオフセットｏがＩＡに加算され てＥＡが形成される。次いでＩＡはフ レームから除去される。

ＦＴ十〇＋Ｒｎ＋Ｏ： ＡＳは活動中のフレーム内のデータを アクセスするために用いられる。ワー ド・アドレスＩＡは、ＦＴ十Ｄ　　ＡＳのために規定さ
れた規約にしたがって形成 される。続けてオフセット０がＩＡに 加算され、最後にＲｎによって指定されたアトム・イン
デックスが加算されて ＥＡがえられる。

Ｑ［ＦＴ＋Ｄ）＋Ｏ：　　Ｉ　Ａは、ＦＴ＋Ｄによって
規定された位置よシ続出されるポインタ である。（ＦＴ＋Ｄ　　Ａｓの適用のために゛　規定さ
れたと同様の規約。）続けてオフセットＯがＩＡに加算
されてＥＡが 形成される。

Ｑ［：ＦＴ＋Ｄ）＋Ｒｎ＋０： ＩＡは、ＦＴ＋Ｄによって規定された位置より読出され
るポインタである。

（ＦＴ−）ＤＡＳの適用のために規定されたと同様の規
約。）続けてオフセット ０がＩＡに加算され、最後にＲｎによって指定されたア
トム・インデックスが 加算されてＥＡかえられる。

第７図を参照すると、エスケープ・コード（６，Ｃ）で
伸長整数命令（Ｅｒｒ）が同定され、また、ＡＳＩが使
用されるべきことが指定される。

エスケープ・コード（７，Ｃ）でＥＩＩが同定され、ま
た、第８図のＡＳ２または第９図のＡＳ３が使用される
べきことが指定される。エスケーｆ−コード（５，Ｃ）
でＣＰＵ１００の命令が同定され、また、ＡＳ２または
ＡＳ３が使用されるべきことが指定される。ＡＳ２（Ｍ
、Ｏ）またはＡＳ３（Ｍ；０）でリモート会ディスクリ
ツタが指定される。

第１０図□には、以下に説明される単一オペランド命令
（ＥＩＩ）のテーブルが示されている。それらは増加、
′−減少、否定および補完である。また、第１０図には
ダブル・オ（ランドであるｓｗａｐを表わすものも示さ
れている。これらの命令はソフトウェア可視インジケー
タにセ↓トされるものであり、オーパフロウではオ（ラ
ンドが境界をこえて伸長されていることが指示され、ま
た、キャリイでは命令の実行から生じるキャリイが指示
される。

第１１図を参照すると、オペランド・タイツのビット４
〜７は、信号ＦＰＭＲＯ４＋〜Ｆ　ＰＭＲＯ７＋、Ｆル
ジスタ７６およびＷパス８４の信号ＷＢＵＳ２０＋〜Ｗ
ＢＵＳ　２３＋を介して、次位アドレ、スｅゼネレータ
４４内にあるグロダラマプル・リード・オンリＯメモリ
（ＦＲＯＭ）４４−２に印加される。Ｆルノスタ？＝６
は信号ＣＲＥＬＤ２＋によって可能化され、第４図のコ
ントロール・ストア８０のＦフィールドからの信号ＡＳ
ＰＬＯＤ−の上昇のときにロードされる。

Ｆレジスタ３８からＰＲＯＭ４４−２に対して印加され
る信号ＦＲＥＧＯＯ＋は、論理１にあるとき、ＥＩＩと
しての命令を同定する。信号ＭＩＳＣ７Ｂ＋は、論理０
にあるときにＡＳＩまたはＡＳ２、そして、論理１にあ
るときにＡＳ３としてのアドレス・シラブルを同定する
。オペランド参照操作の間に、ＭＥＭＡＤＲ−信号は論
理１においてオにランドがレジスタ内にあるものとして
同定し、そうでないときにはオペランドはメモリ・サブ
システム内に配せられている。信号ＰｐＲＭＯ８＋はＥ
ｌｌのためには重要なものではない。それはＣＩＰ１０
２命令の間に操作されるのみであって、ディジットまた
はハ〜フｅワードを同定するようにされるものである。

ＰＲＯＭ４４−２は論理０にある信号ＭＩＳＣ６Ｂ−に
よって可能化される。そのとき、信号ＭＩＳＣ６Ｂ＋は
論理１にあり、これによってＰＲＯＭ４４−４を不可能
化させる。ＰＲＯＭ４４−２　またはＰ　ＲＯＭ４４−
４のいずれかが操作されることが注意される。ＰＲＯＭ
４４−４は、ＣＰＵ１００命令を含んでいるけれどもＥ
ＩＩおよびＣＩＰ１０２命令を含んでいない全ての命令
のためにデータータイプの信号を供給する。

Ｆパス３７の信号ＦＢＵＳＯＯ−０８はＦレジスタ３８
に蓄積されている。出力信号ＦＲＥＧＯ０。

０４＋〜０８＋は、ＰＲＯＭ　４４−４の入力アドレス
端末に印加される。また、信号ＦＲＥＱＱＱ＋はＰＲＯ
Ｍ４４−２の入力アドレス端末６４に印加されてＥＩＩ
またはＣＩＰ命令を指示するようにされる。

データ・タイツの信号０ＤＡＤＤＲ＋、　０ＤＳＩＺＩ
＋。

０ＤＳＩｚ２＋オよびＯＤＳ　Ｉ　Ｚ４＋は、夫々に、
第２図のテスト・ロソック３０のＭＵＸ３０−２の入力
端末４〜７に印加される。第４図のＴＣフィールドから
のコントロール・ストア８０の信号ＣＲＴＣ１５＋。

が論理ｌにあるときに、データ・タイプの入力信号が選
択される。ＭＵＸ　３０−２は論理０にある信号ＤＳ　
Ａｓ　ＴＦ＋によって可能化されて、正常なマシン操作
が指示される。出力信号ＴＣＧＲＰ２−は次位アドレス
・ゼネレータ４４によって用いられる。

第１２図にｌ−ＪＰＲＯＭ４４−２の内容が示されてい
る。コラムＡ、Ｃ，ＥまたはＧはＣＩＰ命令（信号ＦＲ
ＥＧＯＯ＋が論理０）の間に選択され、また、コラムＢ
、Ｄ　、　Ｆｉｌｌ（はＥＩＩ（信号ＥＲＥＧＯＯ＋が
２進ｌ）の間に選択される。

信号ＦＲＥＧＯＯ＋が２進１にあるときに規定されるＥ
ＩＩは信号ＦＰＲＭＯ８＋とは独立のものである。コラ
ムＢおよびＦでは、信号ＭＥＤＡＤＲ−が２進１である
とき、全てのオペランドを表わす信号が供給される。信
号ＭＥＤＡＤＲ−が２進０であるとき、コラムＤではワ
ード、ダブル・ワードおよびアドレス・ワードを表わす
信号が供給され、また、ダブル・ワードおよびアドレス
−データータイツの信号の双方が入力アドレス趨末に印
加されるとき−、コラムＨではダブル・ワードを表わす
信号が供給される。全ての別異の入力信号の組合せでは
エラー状態が生じる。コラムＤはＡＳＩまたはＡｓ２の
ために選択され、また、コラムＨはＡｓ３のために選択
される。コラムＢおよびＦにおける＠Ｄ”出力信号はあ
とでの使用のために保持される。

第１３図を参照すると、ファームウェアで、第５図にお
ける命令の操作コード−ビット位置４〜８、および、エ
スケープｅコード・ビット位置９〜１５の説明がなされ
る。ＥＩＩがエスケープ・コードの６ＣＩ、ｌ　または
７Ｃ，６であるとき、コントロール・ストア８０は位置
５０９にブランチされて、命令の予備処理が開始される
。

予備処理の間、オペランドはメモリ１０６または指定さ
れたレジスタから読出されて、該オにランドが符号化さ
れているときには符号ビットを伸長させることによって
３セビ、トに伸長され、または、該オにランドが非符号
化のものであるときにはフィールドを２進０のビットで
充たすようにされる。該オペランドは夫々１６ピツトの
２ダブル・ワードとしてメモリ１０６から読出されて、
３２ビツトのレジスタＤＡ３４に蓄積される。低位の１
６ビツトは、しパス３２、ドライノ５ＤＷ３５、Ｓパス
３３、■パス１４、ＤＡＬＵＩ　５、セレクタ２０．０
パス１７、シフタ１９およびｗパス８４を介して、ＤＲ
ＡＭＩ　２の２４ビツトのレジスタＢＯに転送される。

ブロック５０９では、メモリからダブルのワードの読出
しが始まシ、ＸＢレクラタ５８に蓄積されていたインデ
ックス値のレジスタＢＤの左部分への蓄積がなされる。

ブロック５０９に含まれてイルモノハ、ＰＲＯＭ４４−
２からの信号ｏＤｓＩｚ１＋を調査する決定プロ、り５
０９−Ａである。信号ｏｎｓｘｚｔオは、論理０におい
てはディジット、ワードまたはカッド・ワード・オペラ
ンドを指示し、また、論理１においてはビット・ストリ
ング、ハーフ・ワード、ダブル・ワードまたはアドレス
・オペランドを指示するものである。

ブロック２８Ｆでは、２進０がＢＲＡＭＩ　２の３２ピ
ツトのレジスタＡＯに蓄積されている間にＣＰＵを止め
るようにされる。ここでは、第４ランドは非符号化のも
のかまたは正符号をもつものかのいずれかであるものと
される。決定ブロック２８Ｆ−Ａでは、信号０ＤＳＩＺ
２＋がテストされる。

信号０ＤＳＩＺ２＋が論理１にあるときに不適法なディ
ノットまたはカッドｅワード・オペランドが指示されて
、ファームウェアはトラップ・ルーチンにブランチされ
る。信号０ＤＳＩＺ２＋が論理Ｏにあるときにワード０
オＲランドが指示されて、ファームウェアはブロック３
ＤＥにブランチされる。

ブロック３ＤＥでは、メモリ１０６から受入れられてレ
ジスタＤＢ３１に蓄積されていた１６ビノトのワードは
、Ｌバス３２、ＤＷ３５、Ｓバス３３、ドライバＤＬ５
１、■パス１４、ＤＡ　ＬＵ１５、セレクタ２０、Ｏパ
ス１７、シフタ１９およびＷ−ぐス８４を介して、レジ
スタＢＯに転送される。決定ブロック３ＤＥ−Ａでは、
符号ビットであるＩＢＵＳ１６＋がテストされ、それが
論理０であって、正符号を指示しているときは、ファー
ムウェアは実行ルーチンを開始するためにブランチされ
る。Ｉ　ＢＵＳ　１６＋が負符号を指示しているときは
、ファームウェアはブロック１３３にブランチされる。

ブロック１３３では、レジスタＡＯは負オペランドを保
持する２進１で充たされる。決定ブロック１３３−Ａで
は、Ｆルジスタ７６の信号ＦｐＲＭＯ７＋がテストされ
て、該オペランドが符号化のものであったかまたは非符
号化のものであったかの決定がなされる。ＦＰＲＭＯ７
が論理１にあって十 符号化オペランドを指示しているときは、ファームウェ
アは実行ルーチンにブランチされる。信号ＦＰＲＭＯ７
算が２進Ｏにあるときは、ファームウェアはブロックＩ
ＥＩにブランチされる。

プロ、りＩＥＩでは、レジスタＡＯは伸長ビットを訂正
するための２進０で充たされ、ファームウェアは命令を
実行するためにブランチされる。

決定ブロック５０９−Ａで、ビット・ストリング、ハー
フ・ワード、ダブルのワードまたはアドレス・オペラン
ドが指示されたとき、ファームウェアはブロック６８Ｆ
にブランチされる。

ブロック６８Ｆでは、ダブル句ワードがレジスタＤＢ３
１によって受入れられるまで、ＣＰＵ１００は止められ
る。レジスタＢＯの左部分に蓄積されていたＸＢレノス
タ５８の信号はレジスタＢＯの右部分にスワップされる
（ビット位置１６〜１９がビット位置２４〜２７にスワ
ップされる）。

決定ブ”ツク６８Ｆ−Ａでは、信号０ＤＳＩＺ４＋がテ
ストされる。信号０ＤＳＩＺ４＋は、論理１においては
ダブル・ワードまたはアドレスを指示し、また、論理０
においてはピッ）−ストリングまたはノ・−フ・ワード
を指示するものである。

ブロック５２１では、クラス°りＤＢ３１に蓄積されて
いたダブル・ワードまたはアドレスの左ワードが、ドラ
イバＤＷ３５を通してレジスタＡＯに読込まれる。決定
ブロック５２１Ａでは、信号ＭＩＳＣ６Ｂ＋が論理Ｏに
あ、るとき、これはＥＩＩ命令ではないことが指示され
る。

ブロック１０９では、レジスタＤＢ３１に蓄積されてい
たダブル・ワードまたはアドレスの右ワードが、ドライ
バＤＡ３４を通してレジスタＢ０に読込まれ、また、フ
ァームウェアは実行ルーチンにブランチされる。

ブロック１２１では、右側４ビ、）位置に蓄積されてい
たインデックス値が０ＯＯＦ＋ａを用いてＤＲＡＭＩ　
１のレジスタＬＯにロードされ、レジスタＢＯのビット
位置１６〜２７をマスクするようにされる。また、該イ
ンデックス値はレジスタＸＢから、デコーダ５９、シフ
タ５６、レジスタＱ５０に転送される。デコーダ５９で
は、レジスタＸＢ５８における４ビツト・コードからの
インデックス値が、レジスタＱ５０における蓄積のだめ
の１オプ１６コードにデコードされる。決定フ。

ロック１２１−Ａでは信号０ＤＳＩＺ２＋がテストされ
るが、これは、論理Ｏにあるときはビット・ストリング
・オペランドを、また、論理１にあるときはハーフ・ワ
ード・オペランドを指示するものでアル。ビット・スト
リング−・オにランドの７アームウエアによる処理につ
いては、更に説明されることはない。

ブロック７６Ｂでは、レジスタＢＯにおけるノ１−フ・
ワードのマスク操作の準備のために、ＤＲＡＭＩ　Ｉ　
（７）　Ｌｙ　）　スタＤ　ＯＫ　ＦＦ０ＯＩＩＩ　２
＞’蓄積される。ＤＡＬＵＩ５では、シフタ１９を通し
てＦＦ０Ｏｔａを対にして、Ｗパス８４上でｏｏｏｏ１
６にするξとにより、レジスタ゛−Ａ　Ｑにおいて全て
２進０であるようにされる。決定ブロック７６Ｂ−Ａで
はＸＢレノスタ５８のビット０がテストされるが、これ
は、論理Ｏにあるときは左バイトを、また、論理】Ｋあ
るときは右バイトを指示するものである。

ブロック３　’６　Ｄでは、レジスタＤＢ３１に蓄積さ
れていた右ワードがレジスタＢＯに転送される。

この場合、該ハーフ・ワードは左バイト位置にある。シ
フタ１９で、左バイト位置と右バイト位置とがスワップ
される。また、レジスタＤｏには０ＯＦＦ、、が蓄積さ
れて、ＤＡＬＵＩ　５における左バイト位置をマスクす
るようにされる。レジスタＢＯには、ここで、右バイト
位置におけるハーフ・ワードが蓄積される。決定ブロッ
ク３６Ｄ−Ａでは、■パス１４のピット位置１６上の符
号ビットがチェ、りされ、論理０であれば、正符号また
は伸長０フイールドが指示されて、ファームウェアは実
行ルーチンにブランチされる。符号ピットが論理１にあ
るとき、決定ブロック１２Ｂで信号ＦＰＲＭＯ７＋がテ
ストされ、論理１であれば符号化オペランドであり、論
理０であれば非符号化オペランドであることになる。信
号ＦＰＲＭＯ７＋が論理０にあって非符号化オペランド
を指示しているとき、ファームウェアは実行ルーチンに
ブランチされる。

信号ＦＰＲＭＯ７＋が符号化オにランドを指示している
とき、レジスタＡＯは２進１にセットされねばならない
。

ブロック１２Ｃでは、レジスタＢ　Ｏｔ”　０ＯＦＦＯ
Ｏ１ｅとＯＲをとらせることによシレノスタＢｏの左バ
イト部分で全て２進１になるようにされる。

ブロック１３３ではレジスタＡＯを全て２進１になるよ
うにされ、ファームウェアは実行ルーチンにブランチさ
れる。

決定ブロック７６Ｂ−Ａにおいて、信号ＸＢ（０）が右
・ぐイトを指示されたとき、ブロック７６Ｄで、レジス
タＤＯに蓄積されたＦＦ０Ｏ＋ａによってワードの左ハ
イド部分がマスク・オフされ、レジスタＢＯの右・ぐイ
ト部分にハーフ・ワードが蓄積される。決定ブロック７
６Ｄ−Ａではエパス１４のピット位置２４がテストされ
、これが論理Ｏにあって正符号またはＯピット伸長を指
示しているとき、実行ルーチンにブランチされる。信号
ＩＢＵＳ２４は、論理１にあるとき、決定ブロック１２
Ｂにブランチするようにされて、上述されたような信号
または非符号化オにランドのためにテストされる。

第１４図を参照すると、ブロック５０７でＥＩＩ増加命
令ＫＩＮＣの実行が開始される。オペランドの１６ビツ
トの左部分はレジスタＡＯに蓄積され、また、オペラン
ドの１６ピツトの右部分はレジスタＢＯに蓄積される。

ブロック５０７では、２進１がレジスタＢＯに蓄積され
たオペランドの右部分に加算され、その結果はレジスタ
ＢＯに蓄積され、また、Ｗレジスタ２８のピット位置１
６〜３１にも蓄積される。

ブロック５０７−Ａでは、ＤＡＬＵＩ　５のピット位置
１６からのキャリイ・ビットがテδトされる。

キャリイがないとき、ブロック３ＡＥでは、Ｗレジスタ
２８のビット位置０〜１５内のオペランドの左部分が蓄
積される。キャリイがあるとき、ブロック７ＡＥでレジ
スタＡＯが増加されて、Ｗレジスタ２８のビット位置θ
〜１５内のオペランドの左部分が蓄積される。

ＥＩＩ減少命令ＫＤＥＣの実行は、ブロック５０５て開
始される。レジスタＢＯは減少されて、Ｗレジスタ２８
の右部分に蓄積される。ＤＡＬＵＩ　５のピット位置Ｉ
６は、決定ブロック５０５−Ａにおいてキャリイのため
にテストされる。キャリイがあるとき、ブロック３ＡＤ
でレジスタＡＯが減少され、その結果はＷレジスタ２８
の左部分に蓄積される。キャリイがないとき、ブロック
７ＡＤでレジスタＡＯの内容がＷレジスタ２８の左部分
に蓄積される。

ＥＩＩ否定命令ＫＮＥＧの巣行で、オペランド・ピット
を補完することによって０からオ（ランドが減ぜられ、
次いでオペランドを増加させる。プロ、り５０３で、レ
ジスタＡＯが補完される。ブロツクＯＡＢで、レジスタ
ＢＯが補完される。次いで、その結果の増加は、上述さ
れたように行われる。

ＥＩＩ補完命令ＫＣＰＬの実行では、クラス°りＡＯの
内容が補完され、その補完された結果はＷレジスタ２８
の左部分に蓄積される。ブロックＯＡＣでは、レジスタ
ＢＯの内容が補完され、その補完された結果はＷレジス
タ２８の右部分に蓄積される。

これらの命令の実行においては、結果としてのオ被ラン
ドはレジスタＡＯ１ＢＯおよびＷに蓄積される（ＷＬは
Ｗレジスタ２８の左部分を指示し、ＷＲはその右部分を
指示するものである）。

決定ブロックＡＥ−ＡＤでは、データ・タイグの信号０
ＤＳＩＺＩ＋をテストすることによってＥｌｆ命令の後
処理か開始され、この信号が論理１にあるときはビット
・ストリング、ハーフ・ワードまたはダブル・ワード・
オペランドが指示され、論理Ｏにあるときはワード・オ
ペランドが指示される。決定ブロック７ＡＦでは信号０
ＤＳＩＺ４＋がテストされ、この信号が論理１にあると
きはダブル・ワード・オペランドが指示され、このとき
にＸＷルーチンにブランチされる。信号ＯＤＳ　Ｉ　Ｚ
４＋が論理０にあるとき、ビット・ストリングまたはノ
・＝フ・ワード働オ（ランドが指示される。決定プロ、
りＯＧＦでは信号ＯＤＳ　Ｉ　Ｚ２＋がテストされ、こ
れが論理０にあるときにビット・ストリングが指示され
、論理１にあるときに）・−フ・ワードが指示される。

ビット・ストリングの処理については、更に説明される
ことはない。

ブロック７１４では、ハーフ・ワードの処理が、ＢＯレ
クラタからＷレジスタ２８のビット位置１６〜２３およ
び２４〜３１の双方において対にし、蓄積することによ
って行われる。これによってメモリ書込み操作の間にノ
・−フ・ワードが準備されて、メモリ１０６におけるワ
ード位置の左または右バイト位置のいずれかに転送され
るようになる。決定ブロック７　Ｂ４−Ａでは、符号化
または非符号化オペランドのための信号Ｆ’　（７）＋
がテストされる。

非符号化のときは、ブロック２ＣＣで、レジスタＢＯと
０ＯＦＦＯＯとのＡＮＤをとり、その結果をＷバス８４
淀人′れることによって、全ての０のためのレジスタＢ
：０の右半分の左・ぐイト位置がテストされる。決定ブ
ロック２ＣＣ−Ａでは、全ての０のための０パス１７の
テストがなされる。レジスタＢＯからの情報はＲノＺス
１３、ＡＮＤ操作の行われるＤＡＬＵＩ　５、セレクタ
２０、Ｏ／々ス１７およびシフタ１９を介してＷノ９ス
８４に伝送されることが注意される。結果がＯに等しく
ないとき、ブロック０１９で、■レジスタ５７における
オーツぐフロラ・ビット０がセットされて、ＸＷルーチ
ンにブランチされる。結果が０に等しいとき、全ての０
のためにオにランドの左半分をテストすることが必要で
ある。これはノ・−フ働ワードが０伸長されたものかま
たは正符号伸長されたものであるかを確実ならしめるも
のである。

プロ、り４１８ではレジスタＢＯの内容がｌ　／？ス１
４に転送され、ここで決定ブロック４１８Ａにおいて符
号ビットＩＢＵＳ１６＋がテストされる。

それが論理０であることから、これは決足ブロック２Ｃ
Ｃ−Ａでテストされ、そしてブロック０１８でＡレジス
タの内容がＷ／？ス８４に転送される。

０ノぐス１７の信号は０のためにテストされ、そして０
であればファームウェアはＸＷルーチンにフ。

ランチされる。０ノ々ス１７の信号がＯでないときは、
オーパフロウ・ビット０がブロック０１９においてエク
ラスタ５７内でセットされ、次いで、ファームウェアが
ＸＷルーチンにブランチされる。

決定ブロック７Ｂ４−Ａで符号化オペランド力；指示さ
れたときは、ブロック６ＣＣにおいてレジスタＢＯの内
容がｌ　／？ス１４上に配され、そして、決定ブロック
（ｉ（’Ｃ−Ａで符号ビットＩＢＵＳ２４＋がテストさ
れる。符号ビットが論理Ｏであるとき、プロ、り２ＣＣ
で左〕々イトがマスクされ、レジスタＢＯの内容がＷ　
ｚＺス８４に転送される。決定フ。

ロック２ＣＣ−Ａでは、後述されるように、全ての０の
ために０ノ々ス１７が再びチェックされる。

符号ビット信号ＩＢＵ８２４＋が論理１であるとき、ブ
ロック６ＣＤでレジスタＢＯが補完され、０ＯＦＦＯＯ
，、によってそれがマスクされる。決定ブロック６ＣＤ
−Ａでは全ての０のだめのテストがなされ、ブロック０
１９において全て０であるかまたは補完ピットが七、ト
されているときは、ＸＷルーチンにブランチされる。

決定プＯ，りＡＥ−ＡＤでは、信号０ＤＳＩＺＩ＋が論
理０にあるとき、ブロック３ＡＦでＷレジスタ２１の右
ワード部分およびＱレジスタ５ｏに蓄積−されているワ
ード・オペランドが指示される。決定フロ、り３ＡＦ−
Ａでは信号Ｆ’　（７）＋がテストされ、これが論理１
にあるときは符号化オペランドが、また、論理Ｏにある
ときは非符号化オにランドが指示される。

プロ、り０１８ではレジスタＡＱの内容がＷパス８４上
に配せられ、また、決定プロ、り０１８−Ａでは０パス
１７上の情報が全て０であることがチェックされる。そ
のとおりであれば、ファームウェアは命令実行のために
ブランチされる。０パス１７の信号が全てＯであること
が指示されていないとき、プロ、り０１９でエクラスタ
５７内のレジスタＡＯおよびに７の内容がスワップされ
、レジスタＢＯおよびＬ７の内容がスワップされるスワ
ップ命令ＫＳＷの実行は、ブロック感２０において開始
される。レジスタに７およヒｒ、７ＢＤＲＡＭＩ　ｌ内
にある。

プリツク５２Ｃでは、レジスタに７の内容はレジスタＡ
ＯおよびＷレジスタ２８の左ワード部分に転送され、ま
たｓＡｏレノスタの内容はレジスタに７に転送される。

決定ブロック５２Ｃ−Ａでは信号０ＤＳＩＺＩ＋がテス
トされ、これが論理０にあルトキはワード・オ（ランド
が指示されてブロック３Ｂ１にブランチされ、また、論
理１にあるときはビット−ストリング、ハーフ・ワード
またはダブル・ワード・オペランドが指示されてブロッ
ク７８１にブランチされる。

ブロック３Ｂ１で社、レジスタＬ７の内容がレジスタＢ
ＯおよびＷレジスタ２８の右ワード部分に転送され、ま
た、レジスタＢＯの内容がレジスタＬ７に転送される。

決定ブロック３ＡＦ−Ａでは、上述されたように、非符
号化または符号化オペランドのために信号Ｆ’　（７）
＋がテストされ、正確な伸長ピットのためにチェックさ
れ、そしてオーパフロウのためにテストされる。

プロ、り３Ｂ１では、ブロック７Ｂ１および決定ブロッ
ク７ＡＦでなされると同様にして、レジスタＬ７とＢＯ
との間でのスワップが行われる。

信号０ＤＳＩＺ４＋が論理１にあるとき、ダブル・ワー
ド・オペランドが指示されて、ｘＷルーチンにブランチ
される。信号ＯＤ　Ｓ　Ｉ　Ｚ４＋が論理０にあるとき
、決定ブロック０６Ｆが要求される。そのシーケンスは
上述されたものである。

説明されていないＸＷルーチンでは、レジスタまたはメ
モリ１０６内のオにランドが蓄積され、次の命令が要求
される。

この発明の好適実施例を開示し、説明してきたが、当業
者にとっては、多くの変更および修正は上述の発明に係
わシのあるも゛のであり、それらも請求された発明の範
囲内にあることが理解される。

かくして、上述された要素の多くのものは同効を奏する
別異の要素を以て交替または置換されうるものであシ、
これも請求された発明の精神内に入るものである。した
がって、この発明を限定しようとするものは、特許請求
の範囲において指示されるもののみである。

【図面の簡単な説明】

第１図は、この発明の装置が含まれているシステムの一
般的なプロ、り図である。 第２図は、この発明の中央処理ユニットの詳細ブロック
図である。 第３図は、この発明の中央処理ユニットの演算論理ユニ
ットに対する接続め詳細を例示するものである。 第４図は、この発明の中央処理ユニットに含まれている
コントロール−ストアの位置構成の詳細を例示するもの
である。 第５図は、命令ワードおよびディスクリシタ・ワードの
フィールドを同定する′ものである。 第６図は、ディスクリツタ・ワードのｒ−タ・タイプの
ビットを同定するものである。 第７図は、アドレス・シラブル１マツシのレイアウトを
示すものである。 第８図は、アドレス嗜シラブル２マツプのレイアウトを
示すものである。 第９（１，、アドレス・シラブル３マツプのレイアウト
を示すものである。 第１０図は、伸長した完全命令を表わすテーブルを示す
ものである。 第１１図は、リード・オンリ・メモリおよび関連ロジッ
クのロジック図である。 第１２図は、リード・オンリ・メモリのピット構成を示
すものである。 第１３図は、オペランドΦサイズを決定するファームウ
ェアのフロラ図である。そして、第１４図は、伸長した
完全命令を表わす処理をするファームウェアのフロラ図
である。 １００・・・中央プロセッサ・ユニッ）（ＣＰＵ）、１
０１・・・科学用命令プロセッサ（ＳＩＰ）、１０２・
・・商用命令プロセッサ（ＣＩＰ）、１０３・・・キャ
ッジ、　／　ＭＭＵユニット、１０５・・・電気的シス
テム・ノぐス、１０６・・・メイン・メモリ、１ｏ７・
・・入出力（Ｉｌｏ）：＋ントローラ、Ｉ　０８−１１
０ｒハイス、１０９・・・多重ライン通信コントローラ
またはプロセッサ（ＭＬＣＰ）、Ｉ　１０・・・中央サ
ブシステム。 特許出願人　　ハネウェル・インフォメーション・ＦＩ
Ｇ、　　４ ＦＩＧ、　２（ａ） Ｐ区ｏＭ　４４−２ ＦＩＧ　　／２ 一号〉 ／’／Ｇ／４（ａ） ＦＩＧ　　／４（ｂ） 手続補正書（方式） ％式％ ２　発　明　の名称 テータ処理ノステム ３　補正をする者 事件との関係　　出願人 代表石　　　　ニコラス・ンラ／ノス １　代理人 臼　ｉ／ｉ　　東京都港区西新橋３−Ｊ−ＩＪ３番３け
５　丁続袖市（１１令占　のＬ１付

Claims (5)

【特許請求の範囲】
1. （１）　　命令とオペランドとを蓄積するメモリ・サブ
   システム、および、前記サブシステムから前記命令およ
   び前記オペランドを受入れて前記命令を実行する中央処
   理ユニッ）　（ＣＰＵ）を含むデータ処理システムにお
   いて、前記命令の１個には第１のワードおよび第２のワ
   ードが含まれ、前記第１のワードには前記ＣＰＵが実行
   する前記命令の前記１個を同定するだめの操作コード・
   フィールド、および、伸長した完全命令（ＥＩＩ）およ
   び商用命令のノロセ、す（ＣＩＰ）命令のクラスを同定
   するためのエスケープｅコード・フィールドが含まれ、
   前記第２のワードにはオペランド・タイ・メおよび前記
   エスケープ・コードΦフィールドと共に実効アドレスを
   発生させるアドレス−シンプル・フィールドを同矩する
   ためのデータータイプ・フィールドか言まれておシ、前
   記ＣＰＵＫ召“まれでいるものは： 複数個のマイクロワードを蓄積す、るための位置を有し
   、前記ＣＰＵの操作をコントロールするために前記複数
   個のマイクロワーどの各々のための複数個のコントロー
   ル・ストア信号を発生させるコントロール・ストア手段
   ； 第１の複数個の前記コントロール・ストア信号に応答し
   て前記データ・タイプ・フィールドを表わす信号を蓄積
   するためのレジスタ手段；および第１の操作コード信号
   、第１のコントロール・ストア信号と第２のコントロー
   ル・ストア信号および前記データ嗜タイゾ・フィールド
   に応答して複数個のオペランド・サイズ信号を発生させ
   るためのリード・オンリ・メモリ手段；であシ、マルチ
   プレクサ手段は第２の複数個の前記コントロール・スト
   ア信号および前記複数個のオ波ランド・サイズ信号に応
   答して、前記複数個のオペランド・サイズ信号の選択さ
   れた１個を表わすテスト信号を発生するようにされ、 前記コントロールｅストア手段は前記テスト信号に応答
   して、前記複数個のコントロール・ストア信号の次続の
   ものを発生させるために前記複数個のマイクロワードの
   次続のものを蓄積させる前記位置にブランチするように
   されている、前記データ処理システム。
2. （２）前記リード・オンリ・メモリ手段には：複数個の
   入力アドレス端末および可能化端末を有スるリード・オ
   ンリーメモリであって、前記可能化端末は前記ＥＩＩお
   よび前記ＣＩＰ命令を指示する第３のコントロール・ス
   トア信号に応答して前記リード・オンリ・メモリを可能
   化させるものが含まれており； 前記入力アドレス端末は前記データ・タイプ・フィール
   ド信号およびＥＩＩ第４ランドを指示する第１の状態に
   おける前記第１の操作コード信号に応答して、前記ＥＩ
   Ｉオペランドを表わす前記複数個のオペランド・サイズ
   信号を発生させ、また、ＣＩＰ命令オペランドを指示す
   る第２の状態における前記第１の操作コード信号および
   前記データ・タイプ・フィールド信号に応答して、前記
   ＣＩＰ命令オペランドを表わす前記複数個のオペランド
   信号を発生させるようにしてなる、特許請求の範囲第（
   １）項記載のゾロセ、す。
3. （３）前記リード・オンリ・メモリは、更に、前記メモ
   １７″ｅサブシステムに蓄積されている前記オ（ランド
   を指示する第１の状態にある第４のコントロール・スト
   ア信号に応答し、また複数個のレジスタに蓄積されてい
   る前記オペランドを指示する第２の状態にある前記第４
   のコントロール−ストア信号に応答し、 そして前記データ・タイプ・フィールド信号に応答して
   前記オペランド・サイズ信号を発生させるようにしてな
   る、 特許請求の範囲第（２）項記載のプロセッサ。
4. （４）　　前記リード・オンリ・メモリの入力アドレス
   端末は、更に、前記第２の状態にある前記第４のコント
   ロール・ストア信号、第１の状態にある第５のコントロ
   ール拳ストア信号および前記データ・タイプ・フィール
   ド信号に応答して、第１のレジスタに蓄積されている前
   記オペランドのサイズを指示する前記オペランド・サイ
   ズ信号を発生させるようにしてなる、特許請求の範囲第
   （３）項記載のノロセッサ。
5. （５）前記リード・オンリ・メモリの入力アドレス端末
   は、更に、前記第２の状態にある前記第４のコントロー
   ル・ストア信号、第２の状態にある第５のコントロール
   −ストア信号および前記データ・タイプ・フィールド信
   号に応答して、第２のレジスタに蓄積されている前記オ
   ペランドのサイズを指示する前記オペランド・サイズ信
   号を発生させるようにしてなる、特許請求の範囲第（４
   ）項記載のグロセソサ。