JPS59136851A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は処理セクション、制御セクション及び前記セク
ション間の情報転送用通信セクションを具え、前記制御
セクションはマイクロコードメモリ及びシーケンサを具
え、前記通信セクションは出力端子が前七己ンーケンサ
の第１入力端子に直接接続された命令レジスタを具え、
前記マイクロコードメモリは少くとも１個のマイクロ命
令ワードをそれぞれ含む複数個のハンドラを記憶するた
めに設けられ、前記シーケンサの第２入力端子は前記マ
イクロコードメモリのアドレス員力端子に接続されると
共に第１出力端子は前記マイクロコードメモリのアドレ
ス入力端子に接続され、前記シーケンサは更にマイクロ
命令ワードのアドレスを発生するようアドレス発生器を
具え、該アドレス発生器は第１及び第２サブアドレス発
生器を具えて成るデータ処理装置に関するものである。

この種のデータ処理装置はフランス国特許出願第７９２
６８６２号（公開第２４４００８０号）により既知であ
る。この既知のデータ処理装置はデータを処理して制御
データを発生する。処理すべきデータは通常、データ処
理装置に命令（主としてマイクロ命令）の形で供給され
る。マクロ命令はデータ処理装置で処理される前に命令
レジスタにストアされる。

シーケンサのアドレス発生器はマイクロコードメモリ内
にストアされているノーンドラの一部を構成するマイク
ロ命令ワードをアドレスするだめのスタートアドレスを
発生する。−ンドラは処理すべきデータを制御する制御
データ゛を含んでいる。

ハンドラのマイクロ命令ワードは、アドレス発生器によ
り次の命令ワードをアドレスするだめのアドレスデータ
をストアするアドレスフィールドを含んでいる。これが
ため、データは順次のマイクロ命令ワードの制御の下で
データ処理装置により処理される。所要の制御データは
マイクロコードメモリの別の出力端子に出力される。デ
ータ処理装置はデータを種々に、例えば読取り動作、演
算動作、−込み動作等で処理する必要があるため、マイ
クロコードメモリ内にはこの目的のための複数個のハン
ドラもストアされる。これらハンドラの各々は所定の動
作の制御のだめの制御データを含ム。マイクロコードメ
モリは略々同一の記憶容量を有する複数個のゾーンに細
分される。アドレス発生器は巣１＆び第２サブアドレス
発生器を含み、第１サブアドレス発生器はゾーン内のマ
イクロ命令のアドレスを発生し、第２サブアドレス発生
８ａハゾーン目体をアドレスする。

既知のデータ処理ｉｔは、２個のサブアドレス発生器を
用いることにより処理すべきマイクロ命令の個数を増大
している。しかし、この方法は使用可能な記憶容量が動
車良く使用されない欠点を有する。例えは、マイクロコ
ードメモリが４つのゾーンに細分されているが、処理す
べきマイクロ命令は８ステツプでのみ実行される場合に
は、１つの使用されないメモリ位置が第４ゾーンに生ず
る。更に、マイクロ命令の実行に必要とされる種々のマ
イクロ命令ワードは種々のゾーンに分配されるので、他
のゾーンへの極めて頻繁なジャンプが生ずることになり
、時間を振する。これは、これらゾーンが使用可能記憶
容量の佛配分に基ついて形成されるためである。また、
既知のデータ処理製蓋においてはハンドラに８擬とされ
る記憶容量が′：Ｊ！慮されていない。

本発明の目的は、使用可能記憶容量か一層効ぶ良く使用
されると共に使用可能記憶容量の細分はハンドラに８嶽
とされる記憶容量を考慮して行なわれ、且つ実行時間が
短縮されたデータ処理ｅｆｔを提供せんとするにある。

この目的のために、本発明データ処理装置におイテハ、
第１サブアドレス発生器は複数個ノハンドラのうちの一
つのハンドラをアドレスする第１サブアドレスを発生す
るものとし、第２サブアドレス発生器は第１サブアドレ
スでアドレスされた・・ンドラ内にある一つのマイクロ
命令ワードをアドレスする第２サブアドレスを発生する
本のとし、第１及び第２サブアドレスによりアドレスの
相互排他部分を決定するようにしたことを特徴とする。

組ｌ及び第２サブアドレス発生器は各々？　７−アドレ
スを発生し、これらアドレスがマイクロ命令ワードのア
ドレスを４１１２する。ｆｉｌｌサブアドレスはハンド
ラに対応し、第２サブアドレス／ｄ　ｑ　該ハンドラ内
にある一つのワードに対応する。このことは、使用可能
記憶容量の細分にハンドラに必要とされる容重が考（台
、されることを意味する。命令レジスタにストアされて
いるマクロ命令の内容からこのデータの処理の制御にど
のハンドラが必要とされるかがＩｆｔ′接決定される。

更に、サブアドレスの使用によりアドレスフィールドが
−４４小す（なるため、オペレーションを一層簡単に、
従って一層高速に行なうことができる。

本発明データ処理装置の特定の例においては、前記複数
個のハンドラは少くとも２つの異なるグループに分け、
前記第１サブアドレス発生器は前記櫨々のグループのう
ちの一つのグループをアドレスする第１サブアドレス部
分と、！第１サブアドレス部分でアドレスされたグルー
プ内にある一つのハンドラをアドレスする第２サブアド
レス部分をそれぞれ発生する第１及び第２サブアドレス
部分発生器を具えるものとする。本来、８つの異なるグ
ループのハンドラ、即ちマイクロサブルーチン、％妹ハ
ンドラ及び命令ハンドラがめる。これらの各グループに
サブアドレス部分を割当てることによりマイクロ命令ワ
ードのアドレスはシーケンサで別々に処理される８つの
部分から成るため、これらのアドレスは簡単且つ迅運に
処理することができる。

本発明データ処理装置の史に他の特定の例にお　　　　
゛いては、マイクロコードメモリはアドレスデコーダを
具え、該アドレスデコーダでデコードすべきアドレスの
数が１アドレスの全長に等しい全長を有するビット列で
得られる２進数の個数より著しく少ないものセする。マ
イクロ命令ワードアドレスの本発明による独特の選択（
即ち、第１．第２及び場合により第８サブアドレス）の
ために、所定のワード長（ビット数）を用いて形成し得
るアドレスの組合せの全てをアドレスワードに使用する
ことは不要になる。これは、使用すべきアドレスの数は
ハンドラの数、■ハンドラ内のマイクロ命令ワードの数
及び最後にハンドラのグループ数により決まるためであ
る。この独特のアドレス選択はマイクロコードメモリの
アドレスデコーダを小さなチップ表面積で実現可能にし
、従ってマイクロコードメモリ自体も小さなチップ表面
積を占めるものとすることができる。

以下、本発明の実施例を図面を参照して説明する。

第１図に示すデータ処理システムはデータ処理袋＃１と
メインメモリ２を具える。データ処理装置ｌ及びメイン
メモリ２はデータが循環するバス８に接続される。他の
データ処理システムのように、他の装置（図示せず）も
バス８に接続することができる。データ処理装ｗｘＦｉ
ｙ個のセクションを具え、特に内部メモリセクションＡ
、制御セクションＢ、処理セクションＣ及び人出方イン
ター７エーｘセクションＤＱ具える。全てのセクション
Ａ、Ｂ、Ｏ及びＤは内部バス４に接続され、互にデータ
を交換することができる。制御セクションＢは他の各セ
クションにライン５を経て制御信号全送出する。

本発明はデータ処理装置の制御セクションＢ１特にこの
制御セクションＢの実現に関するものである。制御セク
ションＢは制御信号を発生して処理すべきデータが適切
な位置において特定の態様に処理されるようにする。

第２図のシステム１５は本発明によるデータ処理装置の
制御セクションの実現の一例を示す。制御セクション１
５は条件レジスタ１Ｂに接続された第１入力端子と、命
令レジスタ１０に接続された第２入力端子を有するシー
ケンサ１１を具える。

シーケンサの出方ケートシステム１６はマイクロコード
メモリ１２のアドレス入力端子に接続される。マイクロ
コードメモリ１２のデータ出方端子はマイクロ命令ワー
ドレジスタ１４の人カ１ｍ千に接続され、このレジスタ
の第１出方端子はデータ処理装置のライン５に接続され
る。マイクロ命令フードレジスタ１４の第２及びｔｇ８
出方端子はシーケンサ１１の稟８及び第４゛入カ端子に
それぞれ接続される。マイクロ命令ワードレジスタ及び
これＫｍ続された出力ラインは”パイグラインアセンブ
リライン”を構成する。”パイプラインアセンブリライ
ン”なる飴はｒ　Ｏｏｍｐｕｔｅｒ　Ｓｔｒｕｃｔｕｒ
ｅ８Ｒｅａｄｉｎｇ　ａｎｄ　Ｅｘａｍｐｌｅｓ　ｊ　
Ｏ−Ｇ、　Ｂｅ１ｌ及びＡ−Ｎｅｗｅｌｌ著、Ｍｃ　Ｇ
ｒａｗ　Ｈｉｌｌ　ＢｏｏｋＣｏｍｐａｎｙ発行（１９
７１）”ｊｌ−８４＆ヒｓ　５頁に定義されている。

金的レジスタ１０はデータ処理装置の人出カインターフ
ェースセクションＤの一部を構成する。

命令レジスタｌ　’Ｏはデータ処理装置により実行中の
プログラムの次の命令に対する２進コードをストアする
。現在実行中のプログラムの命令はメインメモリ（第１
図の２）から、或はバス８に接続された別の装置から出
される。これら命令は゛マクロ命令”、即ちコンパクト
な形に形成された命令である。斯るマクロ命令の一例は
例えば”ＡＤＤＲ□、Ｒ８”である。このマクロ命令は
レジスタＲ□の内容をレジスタＲ８の内容に加算せよと
いう処理を示す。データ処理製置の制御セクションは命
令レジスタ内にストナされているマクロ命令を処理セク
ションＣで実行されるマイクロ命令に翻訳する。”　Ａ
ＤＤ　Ｒ，、Ｒ，”なるマクロ命令は例えば次のマイク
ロ命令に翻訳される。

Ｒ−ＡＬＵ　　：レジスタＲ０の内容をＡＬＵ（演與論
理１ 装置）の第１人力熾子に転送（ＡＬＵ はデータ処理装置の処理セクション Ｃの一部を構成する）； Ｒ８″ＡＬＵ、　：　Ｌ’レジ−’　Ｒａ　ｏ内容ヲＡ
ＬＵ　ｏｉｌ、　２　入力端子に転送； ＡＬＵ４Ｒ，：　　ｌ＋Ｕの出力端子に存在する結果？
レジスタＲ８に書込む； ＰＣ＋ｌ→ＭＥＭＡＤＲニブログラムカウンタｐａを現
在のプログラムがストアされて いるメモリの次のアドレスに 一部　ッ　ト　； ｐｃ＋ｉ→ＰＣニブログラムカウンタ、をｌカウント増
加； ＭＥＮ→工Ｒ：上記の次のメモリアドレスの内容を読出
し、命令レジスタ に書込む； 最後の８つのマイクロ命令は（殆んどの場合）常にマク
ロ命令の実行中に発生する。これらマイクロ命令はマイ
クロコードメモリ１２ｒ（マイクロ命令ワードの形でス
トアされている。各マイクロ命令ワードはマイクロコー
ドメモリのアドレス入力端子に供給される個々のアドレ
スによりアドレスされる。このアドレスは出方ゲートシ
ステム１６にアドレスを出方するシーケンサ１１からＷ
される。本例では、このアドレスは８つの特徴部から成
る。これら８つの特徴部は関連するマイクロ命令ワード
を識別する。この点の理解を容易にするために、先ず初
めにマイクロコードメモリ１２の内容について考察する
。次いで、シーケンサにおけるアドレスの形成について
説明し、更に制御セクション１５の動作について説朋す
る。

第８ａ図はマイクロコードメモリ１２の内部構造の一例
を示す。本例マイクロコードメモリは記憶セクション２
０と、これに接続されたアドレスデコーダセクション２
１を具える。アドレスデコーダセクション２１の各アド
レスは記憶セクション２０のマイクロ命令ワードと関連
する。各アドレスはアドレス入力−子ｚ２に供給され、
このアドレスと関連するマイクロ命令ワードがデータ出
力端子２８に出力される。マイクロコードメモリ１２は
例えばアドレス信号をデコードするＡＮＤマトリックス
構造と、記憶セクションにストアされているマイクロ命
令ワードを特定するＯＲマトリンクス構造を具える。

第８ｂ図は斯るマイクロコードメモリの構造を簡単な例
について示すものである。アドレス入力端子２２に供給
されるアドレスは本例では２ビット（Ａ□、Ａｏ）の幅
を有する。洛アドレスビットに対しアドレスラインが設
けられており、即ちアドレスピットＡ。に対しアドレス
ライン２４が、アドレスピットＡ□に対しアドレスライ
ン２５が設けられている。アドレスセクションの入力端
子において各アドレスラインは関連するインバータ（Ｇ
ｏ、Ｇ、）の入力端子に接続されている。各イン／（−
タ（Ｇｏ、　Ｇ、　）の出力端子はサブアドレスライフ
（２４’及び２５’ＮＣそれぞれ接続されている。

これらアドレスライン及びサブアドレスラインはマトリ
ックスの列を構成する。これらラインのアドレスデータ
ゲデコードするためにＸで示すトランジスタを設ける。

これらトランジスタは行及び列の交点に位置するマトリ
ックス素子を構成する。

アドレスライン及びサブアドレスラインは犀「るトラン
ジスタの第１竜極（例えばベース）に接続される。Ｗｆ
るトランジスタの第２１［極（例えばコレクタ）は電圧
源が接続される点２６に接続される。

この鳩、庄原（図示せず）は例えば論理１…゛ｌ”を表
わす電圧を供給する。斯るトランジスタの第８電極（例
えばエミッタ）は論理ＡＮＤゲー）（２７゜２８．２９
）の入力端子に接続される。本例では各論理ＡＮＤゲー
トは４つの入力端子を有する。図を藺単明瞭にするため
に一つの入力端子のみを示しである。この構造の特徴は
、全ての交点に斯るトランジスタを設けない点、即ち所
定の交点においては対応するトランジスタを省略する（
これは実際にはトランジスタを短絡することにより４成
する）点にある。トランジスタのない斯る交点はアドレ
スピットの１１鉦と無関係に常に論理値”１”　　　　
・全搬送する。第８ｂ図に示す例では各行に２個のトラ
ンジスタが設けられているだけである。斯る構造の利点
はアドレスすべきマイクロ命令ワードに対するアドレス
選択が完全に隨麓である点にめる。

第８ｂ図に示す例では、アドレスＡＩＡｏ＝　００のと
きは（論理ＡＮＤゲート２７の４人力が”１１１１”に
なり）記憶セクションの第１行上のマイクロ命令ワード
がアドレスされる。アドレスＡＡ＝１０及びＡＩＡｏ−
１１は記憶セクショＧ ・ンの第２及び第８行上のマイクロ命令ワードをそれぞ
れアドレスする。アドレスＡＩＡｏ＝０１は本例構成で
はデコードされず、アドレスとして使用されない。この
ようにアドレスの選択が自由であるため、アドレスの１
１ηと、このアドレスにより指定されるマイクロ命令ワ
ードとの関係を自由に設定することができる。

記憶セクションはアドレスセクショント類似の構造を有
する。しかし、このセクションでは各列が論理ＯＲゲー
ト（８０，８１，８２）に接続される。

これがため、データ記憶セクションの構造はＯＲマトリ
ックス構造と称す。

多数のアドレスがハードウェアで実現されないこの棟の
メモリは以後”スパース“（５ｐａｒｓｅ　）メモリと
称す、、斯るスパースメモリは同一の記憶容量を有する
通常のメモリと比較して部分的にマイクロコードワード
で満たされるだけである。

第２図につき既に述べたように、本例では各アドレス信
号は８つの％像部分から成る。第８Ｃ図は第８ａ図及び
第２図のメモＩＪ　ｌ　２のアドレスデコーダ部分を示
す。これら８つの特徴部分を一例について説明する。８
つの特徴部分を用いてデータ処理装置の制御セクション
のメモリに対するアドレスを構成するアイデアは、マイ
クロ命令は数種のタイプに区別することができるという
事実に基づいている。マイクロ命令は例えば次の４つの
タイプに区別される。

Ｌマイクロサブルーチンのアドレッシング；ｉ新しいマ
イクロ命令に対するハンドラへのジャンプ； ＆特殊ハンドラルーチン、例えはエラーハンドラルーチ
ン或はフェッチルーチンへのジャンプ；表一つのハンド
ラ内でのジャンプ スパースメモリをマイクロコードメモリに使用するため
、貼るスパースメモリにより提供されるアドレスに関す
る選択の自由を利用してアドレスを種々のマイクロ命令
ワードと関連させる。このスパースメモリに対するアド
レスは８つの特徴部分から成り、８部徊成である。第８
Ｃ図から明らかなように、この８部構成アドレスは次の
部分か°ら成る。

■＝ハンドラのタイプの指示； １：そのタイプ内のハンドラの番号の指示；ＩＩｌ：ハ
ンドラ内の特定のマイクロ命令ワードの指示； この８部構成アドレスの構成について以下に詳細に説明
する。

■、ハンドラのタイプの指示 この部分は第８ｃ図に示すように例えば２ビツトのワー
ド長を有し、ハンドラのタイプを指示する。例えば、 ００：マイクロサブルーチン（ｍｌタイプのハンドラ）
； Ｏｌ：％殊ハンドラ（８ｇ２タイプのハンドラ）。

ｌＯ：命令ハンドラ（紺８タイプのハンドラ）、即ちマ
イクロ命舎実何用ハンｒ゛う； である。

本例では、スパースメモリに対する最初の２ビツトが０
０のアドレスは常にマイクロサブルーチンに関係し、逆
にスパースメモリにストアされているマイクロサブルー
チンのアドレスも常に最初の２ビツトのビット値として
ｏｏを有する。スパースメモリ内にストアされている特
殊ハンドラ及び命令ハンドラのアドレスは常に最初の２
ビツトにそれぞれ０１及び１ｏを有する。これがため、
スパースメモリ内にストアされているマイクロ命令の種
々のタイプ間の最初の粗い区別が得られる。

この在い区別は８部分の佃の２部分によって精細にされ
る。

■、各タイプ内のハンドラの番号の指示この部分はにピ
ット（例えばに＝８）のワードケ有するため、各タイプ
は最大で２に個の異なるハンドラを含むことができる。

しかし、スパースメモリを使用するため、１個のアドレ
スの全てを用いる心安はなく、この種のメモリによれば
各タイプのハンドラに対し各ハンドラ内に存在するハン
ドラと同数の異なるアドレス番号を使用することが可能
になる。一つの所定のタイプのイ頃々のハンドラは（順
番に又は順不同に）０から１（０くＩ＜２’−１）の番
号を付ける。第８ｃ図の°例では、第１タイプのハンド
ラに対し０・・・００゜０・・・１０及び０・・・１１
の番号が付けられた８つの異なるハンドラが存在する。

第２タイプのハンドラに対しては０・・・００及び０・
・・Ｏｌの番号が付けられた２つの異なるハンドラが存
在し、第８タイプのハンドラに対しては０・・・００，
０・・・０１゜０・・・１０及び０・・・１１の番号が
付けられた４つの異なるハンドラが存在する。第８ｃ図
の例における第１タイプのハンドラによシ明らかなよう
に、所定のタイプに属する種々のハンドラの番号は連続
番号にする必要はない。既に述べたように、このように
アドレスとして作用する番号の割当てが自由であること
はスパースメモリの使用により司廂になることである。

■、ハンドラ内のマイクロ命令ワードの指六この部分は
ｐビット（例えばｐ＝８）のワードを有するため、各ハ
ンドラに対し最大で２ｐ個のマイクロ命令アドレスが使
用可能である。このことは、各ハンドラは最大で２ｐ個
のマイクロ命令ワードを含むことができることを意味す
る。この第８部分■を用いてマイクロ命令ワードに０〜
Ｎ（０＜；：Ｎ＜；、２ｐ−１）の番号を付ける。スパ
ースメモリを使用するため、各ノ・ンドラに対し与えら
れる２ｐ個のアドレスの全てを使用する必要はなく、各
ハンドラのマイクロ命令ワードに対し、当該・ζンドラ
内に存在するマイクロ命令ワードと同数のアドレスを使
用することができる。

８部構成アドレスとマイクロ命令ワードとの関　　　　
・係を第８ｄ図に示す一例について説明する。本例では
、部分Ｉ（／・ンドラのタイプの指示）はｌピット、部
分■（各タイプ内のハンドラの沓号の指示）は２ビツト
、部分■（マイクロ命令ワードの指示）は８ピツトであ
る。本例はｍｌタイプのノーンドラ、即ちマイクロサブ
ルーチン（ｓｂｒ　）に関するものとし、８つのマイク
ロサブルーチンかあるものとする。マイクロサブルーチ
ンはアドレスデコーダセクションｚｌ内のアドレスマト
リックスの第１　列（１）のビット値“０″で指示され
る。

８部構成アドレスの部分■を構成する第２及び第８列は
番号００（煮０）、番号１０　（Ａ２　）及び４１号ｘ
　ｌ　（ｓ８）を有するマイクロサブルーチンがマイク
ロコードメモリのこのセクションにストアされて込るこ
とを示している。番号０１を有するマイクロサブルーチ
ンは存在しない。これはスパースメモリの使用により提
供される選択の自由により許される。部分■を構成する
第４．第５及び第６列は各マイクロサブルーチンの順次
のマイ叩、ワードのアドレスを示す。第８　ｄ　ＩＩＪ
　ＶＣ示ｆ例では、４号ｏｏを有するマイクロサブルー
チンは５個のマイクロ命令ワード（μｍ　ｗｒｄ　（１
・・・４）を含み、番号ｌｏを有するマイクロサブルー
チンは８個のマイクロ命令ワード（μｍ　ｗｒｄ　Ｏ・
・・２）を含み、番号１１を有するマイクロサブルーチ
ンは５個のマイクロ命令ワード（μｍ　ｗｒｄ　Ｕ・・
・４）を含んでいる。番号Ｏｏのマイクロサブルーチン
の５藺のマイクロ命令ワードに対しては８部構成アドレ
スの部分面はｏｏｏがらｌｏｏの２進数の連続番号を含
んでいる。番号ｌｏのマイクロサブルーチンの８個のマ
イクロ命令ワードに対しては８部構成アドレスの部分町
はＯｏｏからＯｌｏの２進数の連続番号を含んでいる。

番号１１０マイクロサブルーチンに対しても同様に部分
［は２進数の連続番号を含んでいる。第８ｄ図に示す例
には、データがスパースメモリにどのようにストアされ
、各マイクロ命令ワードと関連するアドレスの値がどの
ように選択されるかを示しである。

明らかなように、アドレスをこのような特別の形に選択
するのは第２図のシーケンサ１１の実現の結果である。

第４図はシーケンサの可能な実現例の一例を示す。シー
ケンサ１１は前記８部構成アドレスの各部分に対し一つ
のマルチプレクサを具え、即ち部分■に対しマルチプレ
クサ５ｏを、部分Ｈに対しマルチプレクサ５１を、部分
厘に対しマルチプレクサ５２を具える。各マルチプレク
サ（５０，５１Ｊ５２）は出力レジスタ（５ｇ、５４．
５５　）を具える。

各出力レジスタは関連する出力ライン６１，６１１！。

６８に接続される。これらラインはシーケンサの出力ゲ
ートシステム１６を構成し、この出方ゲートシステム１
６にスパースメモリをアドレスする８部構成アドレスが
供給される。シーケンサは更に、スタック５８　（”後
入れ先出し”レジスタ）と、”プラス１″累子５６と、
デコーダ５？と、定数発生Ｍ５９を具える。これらの素
子の機能並びにこれらの素子がシーケンサ内でどのよう
に接続されるかについて以下に詳述する。図を簡単明晰
にするため接続ラインを単線で示しであるが、これらラ
インの多くは実際には数ビットｇの信号を転送するのに
好適なものであること明らかである。スタック５８は８
個のデータ入力端子及び８個のデータ出力端子を有し、
各データ入力端子はデータ出力端子と対になっている。

各入出力端子対は所定のマルチプレクサに接続し、スタ
ックの各入出力端子対を各マルチプレクサに関連させる
。

入出力端子対Ｐ　、Ｐ　のデータ入力端子をマル６０　
　　　　５１ チプレクサ５０、．５１の出力ライン６０．６１にそれ
ぞれ接続する。入出力端子対Ｐ　　、Ｐ　　のデ５０　
　　　５１ −タ出力端子をマルチプレクサ５０．６１の入力ゲー）
Ｍ　　Ｋそれぞれ接続する。入出力端子対Ｐ５ｊ１のデ
ータ出力Ｖ４子はマルチプレクサ５２０入カゲ−トＭＩ
Ｋ接続し、データ入力端子は゛プラス１”素子５６の出
力端子に接続する。

第２図につき既に述べたように、シーケンサは４個の入
力端子、即ち条件レジスタ（第２図の１８）に接続され
た第１入力端子８０と、命令レジスタ（第１図の１０）
に接続された第２入力端子８１と、マイクロコードレジ
スタ（第２図の１４）の出力端子に接続された第８及び
第４入力端子？８及び７９を具える。各マイクロ命令ワ
ードはマイクロオペレーションコード（以後マイクロオ
ペコードと称す）とマイクロアドレスフィールドを有す
る。マイクロオペ；−ドはシーケンサの第８入力端子７
８に供給され、マイクロアドレスフィールドは第４入力
端子７９に供給される。

マイクロオペコードはハンドラの実行のために次のマイ
クロ命令ステップのアドレスを計算する方法を指定する
。シーケンサの第８入力端子７８はデコーダ５７の第１
入力端子に接続される。このデコーダの第２入力端子は
シーケンサの第１入力端子８０に接続される。このデコ
ーダは条件しジスタ（第２図の１ｍ）からの条件コード
及びマイクロオペコードをデコードする。デコードされ
た信号は８個のマルチプレクサ（５０，５１，５２）及
びスタック５８を制御する。この目的のために、デコー
ダの第１ａ！力端子を接続ライン６４を経てマルチプレ
クサ５０の制御入力端子に接続する。

デコーｌ゛の槙２及び＠Ｂ出力端子を接続ライン６５及
び６６を経てマルチプレクサ５１及び５ｚの制御入力端
子にそれぞれ接続する。デコーダの第４出力端子を接続
ライン６７ｆ経てスタック５８の制御入力端子に接続す
る。各マルチブレク→ｒはその制御１１４１入力端子Ｖ
Ｃ供鮒されるデコードされた信号ｒ（応じて所定の状態
に切り換わり、七の入力ゲートの１つ全選択してこの入
力ゲートに存在する１ｇ号を関連する出力レジスタｅ（
転速する０別個のデコーダ５７金具える本例は一例に丁
さ゛ない。

他の例として、例えは各マルチプレクサ及びスタックに
各刑のデコーダを設け、マイクロオペコード及び条件レ
ジスタからの条件信号をマルチプレクサ及びスタックに
１ｈ接供給するようにしてもよい。これら２つの方法の
どちらを選択するかはシーケンサの動作にとって重要な
ことではなく、両方法とも正確に同一の結果をもたらす
。

シーケンサの動作を種々の実行可能なマイクロオペコー
ドと関連して説明する。これらのマイクロオペコードは
例えば次の通りである。

（ａ）Ｍｌｃ）ＣＴ　　：　　このマイクロオペコード
が位置するアドレスよりも１大きいアドレス値 を有するアドレス（アドレス＋１＝ 新アドレス）に位置する実行中のノ・ ンドラ内のマイクロ命令ワードをア ドレス； ｔｂ）ＢｔｔＡＮＯＨ：　　関連するマイクロアドレス
フィールド（本例では８部構成アドレスの部 分１１［）内に与えられでいるアドレスに位置する実行
中のノーンドラ内のマ イクロ命令ツー下をアドレス；この マイクロオペコードでは無条件ブラ ンチと条件付きブランチとを区別す ることができる。無条件ブランチの 場合にはマイクロアドレスフィール ドに与えられているアドレスが常に アドレスされる。しかし、条件付き ブランチの場合には選択された条件 が満足される場合にのみそのアドレ５ スがアドレスされる。

（ｃｌ　　ＪＵＭＰ　　：　　実行中のハンドラと同一
タイプであるが異なる番号を有するハンドラを アドレス；アドレスすべきハンドラ の番号は関連するマイクロアドレス フィールドに与えられる。

（ｄｔ　ＮＥＸＴ　ｌＮ５ＴＲＵＣＴＩＯＮ　：　　命
令レジスタ内の次のマイクロ命令、に基ついて次の命令
ハン ドラを選択； （θＩＪＳＲ：ｍｌタイプのハンドラ（即チ、マイクロ
サブルーチン）をアドレスし、 ＪＳＲ命令に続くマイクロ命令のアド レスをスタックに首く； （ｆｌ　ＲＥＴＵＲＮ　：　　スタックからマイクロア
ドレスをフェッチ； （ｇ）ＪＵＭＰ　ＳＰ　：第２タイプのハンドラ（即ち
、特殊ハンドラ）をアドレス； シーケンサによるこれらマイクロオペコードの各々の処
理を以下に詳細に説明する。これらマイクロオペコード
を上記と同一の順序で説明する。

ａ）　ＮＥＸＴ　：　　マルチプレクサ５ｚの出力レジ
スタ５５が出力ライン６８を経てフェッチすべきマイク
ロ命令ワードの８部構成アドレスの部分音を出力してい
る。フェッチすべきこのマイクロ命令ワードはマイクロ
オペコード″ＮＥＸＴ″′を持っている。出力ライン６
Ｂに接続された入力端子を有する”プラス１″素子５６
が出力ライン６８上に存在する８部構成アドレスの部分
■に１を加算する（アドレス１→アドレスｌ＋１）。ｌ
が加算されたアドレスはライン６８を経てマルチプレク
サ５２の入力ゲートＭ６に供給される。デコーダ５７は
マイクロオペコード°ＮＥＸＴ″ｒデコードする。

ライン６６上のデコードされｆｃ″’　ＮＥＸＴ”信号
の制御の下で、マルチプレクサ５２の入力ゲートＭ６が
選択される。従って、８部構成アドレスの１が加算され
た部分■が出力レジスタ５５及びライン６８を経て出力
ゲートシステム１６に転送される。ライン６５及び６４
上のデコードされた′″ＮＥＸＴ″′ＮＥＸＴ″′信号
チプレクサ５１及び５０の入力ゲートＭ、を選択してこ
れら入力ゲートに存在する信号を関連する出力レジスタ
にストアする。マルチプレクサ５０及び５１の入カゲ−
）　Ｍ７は関連する出力レジスタの”出力端子に直接接
続されている。８部構成アドレスの部分Ｉ及び■はそれ
ぞれライン６１及び６２を経て出力ゲートシステム１６
に転送される。従って、マイクロオペコードＮＥＸＴ″
の場合には８部構成アドレスの部分■のみが変更され、
部分Ｉ及び■は同一のま壕である。従って、同一ライン
の同一ハンドラの次の命令ワードがアドレスされる。こ
の場合、出力ゲートシステム１６に供給されるアドレス
信号はこのマイクロオペコードでそれぞれ選択されたマ
ルチプレクサの入力ゲートに供＃されているアドレス信
号から成る（　Ｍ７．Ｍ９．Ｍ６）の形になる。ライン
６７上のデコードされた”ＮＥＸ’ｌ””信号の制御の
下で、スタック５８は不作動に維持される。

ｂ）　ＢＲＡＮＣＨ： Ｌ無条件プランチェ　アドレスすべきマイクロ命令ワー
ドのアドレスはマイクロオペコードとして”ＢＲＡＮＣ
Ｈ”を含むマイクロ命令ワードのマイクロアドレスフィ
ールドに与えられる。

このアドレス（８部構成アドレスの部分＠）はシーケン
等に入力端子７９を経て供給され、次いでライン６ｏを
経て　マルチプレクサ５２の入力ゲートＭ６に供給され
る。ライン６６上のデコードされた”ＢＲＡＮＣＨ”信
号の制御の下で、マルチプレクサ５２の人力ゲートＭ５
が選択される。従って、アドレスすべきマイクロ命令ワ
ードの８部構成アドレスの部分Ｉが出力レジスタ５５及
びライン６Ｂを経て出力ゲートシステム１６に転送され
る。アドレスすべきマイクロ命令ワードは同一ラインの
同一のハンドラ内に存在するため、８部構成アドレスの
部分■及び■は同一のま筐にする。これはマイクロオペ
コードＮＥＸＴ”について説明したようにマルチプレク
サ５ｏ及び５１の入力ゲートに、の信号を選択すること
により達成される。この場合に出方ゲートシステム１６
に供給されるアドレス信号は（Ｍ７．Ｍ７．Ｍ５）の形
になる。ライン６７上のデコードされた”　ＢＲＡＮＧ
Ｈ”信号の制御の下で、スタック５８は不作動に維持さ
れる。

２条件付キブランチ二　マイクロオペコートカ条件付き
ブランチの場合には、その条件は入力端子８０を経てデ
コーダ５７に供給される。

この条件に応じてデコーダはライン６６土の制御信号に
より、条件が満足されたときマルチプレクサ５２の人力
ゲートＭ、を選択しくブランチ）、条件が満足されない
ときマルチプレクサ５２の入力ゲートＭ６を選択する（
ブランチせ丁、−ＮＥＸＴ”Ｋなる）。

Ｃ）　ＪＵＭＰ　：　　アドレスすべきハンドラのアド
レス（本例ではハンドラの番号）はマイクロオペコード
として”ＪＵＭＰ”を含むマイクロ命令ワードのマイク
ロアドレスフィールドに与えられる。このアドレス（８
部構成アドレスの部分Ｉ）はシーケンサに入力端子７９
を経て供給され、次いでライン８２を経てマルチプレク
サ５１の入力ゲートＭ。

−町供給される。デコーダ５７はマイクロオペコードＪ
ＵＭＰ”をデコードする。ライン６５上のデコードされ
た”ＪＵＭＰ”信号の制御の下で、マルチプレクサ５１
の入力ゲートＭ、が選択される。ライン６７上のデコー
ドされたＪＵＭＰ“信号の制御の下で、スタック５８が
不作動に維持される。ライン６６上のデコードされたＪ
ＵＭＰ”信号はマルチプレクサ５２の入力ゲートＭ、を
選択する。マルチプレクサ５２の入力ゲートＭ、は定数
発生器５９の出力端子に接続される。定数発生器５９は
その出力端子７０に、−ヘンドラの第１マイクロ命令ワ
ードの８部ｅｔａアドレスの部分釘を表わすアドレス信
号を常に出力する。第８ｄ図に示す例では、この発生器
の出力端子７０にはアドレス信号゛０００”が発生する
。ライン６４上のデコードされた”ＪＵＭＰ”信号はマ
ルチプレクサ５０の入力ゲートＭ７を〆択する。５、こ
の場合に出力ゲートシステム１６に供給されるアドレス
信Ｍｔｒｉ（Ｍヮ。

Ｍ６．Ｍ、）の形になる。

ｄ＞　ＮｇＸＴ　ｌＮ５ＴＲＵＧＴＩＯＮ　：　　デコ
ーダ５７がマイク０　オヘ：ｆｆ　−ト”　ＮＥＸＴ　
ｌＮ５ＴＲＵＯＴＩＯＮ　”をデコードする。ライン６
６上のデコードされた”ＮＥＸＴＩＮＳＴＲＵＯＴＩＯ
Ｎ　”信号の制御の下で、マルチプレクサ５２の入力ゲ
ートＮ、が選択される。この入力ケートｙ、に定数発生
器５９の、マイクロオペコードＪＵＭＰ”につき述べた
アドレス信号を出力する出力端子７０に接続される。ラ
イン６５上のデ：ｒ　−トサレ；＆　”　ＮＥＸＴ　ｌ
Ｎ５ＴＲＵ（３ＴＩＯＮ　”　４’ｉ４号の制御）下で
、マルチプレクサ５１の入力ゲートＭ４か選択される。

この人力ゲートＭ、はライン７４を経てシーケンサ１１
の入力端子８１に接続される。

命令レジスタ（第２図の１０）に接続されたこの入力端
子８１１Ｃはハンドラの番号（８部構成アドレスの部分
■）の＃態の次のマイクロ諸省が供給される。う・ｆン
６４上のデコードされた”ＮＥＸＴＩＮＳＴＲＵＯ’Ｉ
’ＩＯＮ　′信号の制御の下で、マルチプレクサ５０の
入力ゲートＭ４が選択される。マルチプレクサ５０の入
力ゲートＭ、は定数発生器５９の出力端子７８に接続さ
れる。この定数発生器５９の出力端子７８は命令ハンド
ラ（第８タイプの−・ンドラ）に対する８都構成アドレ
スの部分Ｉ伊表わすアドレス信号を常時出力する。ライ
ン６７上のデコードされたＮＥＸＴ　ｌＮ５ＴＲＵＯＴ
ＩＯＮ″倍号の制御の下で、スタック５８は不作動に維
持される。

１；　８　ｄ図の例では、定数発生器の出力端子７８は
アドレス信号”１０”を出力する。この場合に出力ゲー
トシステム１６に供給されるアドレス信号は（Ｍ、　、
Ｍ、　、Ｍ、　）の形になる。

ｅ）　ＪＳＲ：　　デコーダ５７はマイクロオペコード
”ＪＳＲ”をデコードする。ライン６６土のデコードさ
れた“ＪＳＲ”信号の制御の下で、（マイクロオペコー
ドＪＵＭＰ”の場合と同様に）マルチプレクサ５２の入
力ゲートＭ４か選択される。ライン６５上のデコードさ
れた”ＪＳＲ”信号の制御の下で、マルチプレクサ５１
０人力ゲー）Ｍ、７＞；７４ｆｆされる。マルチプレク
サ５１のこの人力ゲート札にはマイクロサブルーチン内
のハンドラの番号が供給される。この令号１ｄ（マイク
ロオペコード“ＪＵＭＰ”の場合と同様に）入力端子７
ｇに供給されるマイクロ−アドレスフィールドから出さ
れる。

ライン６◆−ヒのデコードされた”　ＪＳＲ″信号の制
御のドで、マルチプレクサ５０の入力ゲートＭ。

が）１捩される。このマルチプレクサ５０の人力ゲート
Ｎ、はｗｅｔ発生（４５９の出力蕗子？ＩＫ接続される
。この定数％ＨＥ＆ｉ　５９の出力端子７１はマイクロ
・ｒブルーチン（ｍｌタイプのハンドラ）に対する８都
構成アドレスの部分Ｉを表わすアドレス信号′ｆＫに出
力する。第８ｄ図に下す例では、定数発生ａの出力ｙｒ
ＩＡ子７Ｂはアドレス信号″００”を出力する。この場
合に出力ゲートシステム１６に供粕されるアドレス信号
は（Ｍ、　、　Ｍ、　。

Ｍ、）の形になる。ライン６７上のデコードされた”Ｊ
ＳＲ”信号の制御の下で、スタック５８が駆動される。

このスタックは“ブツシュ”動作を行なう。ブツシュ動
作とは、マイクロオペコード”　ＪＳＲ”を有するこの
マイクロ金的のアドレスが（Ｊ、に、１）であった場合
スタックの一番上に（ｊ、に、１＋１’）の８部構成ア
ドレスを書込むことを意味する。

ｆ）　ＲＥＴＵＲＮ　：　　デコーダ５７がマイクロオ
ペコード″ＲＲ：ＴＵＲＮ　”をデコードすると、ライ
ン６４゜６５及び６６上のこのデコードされた信号の制
御の下で各マルチプレクサ５０．５１．５２の人力／Ｆ
’−）Ｍ１７５Ｅ選択される。各マルチプレクサの人力
ゲートＭ□はスタック５８の関連する出力端子に接続さ
れる。ライン６７上のデコードされた”ＲＥＴＵＲＮ”
信号の制御の下で、スタック５８！″ｉ−ボツゾアツブ
動作を行ない、この動作中にスタックの一番上のデータ
をフェッチして除去する。

こδ場合に出力ゲートシステム１ｆＳＫ供給されるアド
レス信号は（Ｍ□１Ｍ□１Ｍ□）の形になる。

ｇ）　ＪＵＭＰ　ＳＰ　：　　このマイクロオペコード
の場合にはマルチプレクサ５１及び５２の動作は上述し
たマイクロオペコードＪＳＲ”の場合の動作と同一であ
る。しかし、マルチプレクサ５０はライン６４上のデコ
ードされた”ＪＵＭＰ　ＳＰ″信号の制御°の下で、人
力ゲートＭ８が選択される。マルチプレクサ５０の入力
ゲートＭ８は定数発生器５９の出力端子？２に接続され
ている。この定数発生器の中力端子７２は特殊・・ンド
ラ（第８タイプの・・ンドラ）に対する８部構成アドレ
スの部分Ｉを表わすアドレス信号を′〆に出力する。第
８ｄ図の例では、定数発生器の出力端子？２はアドレス
信号”Ｏ１″ケ出力する。この場合に吊カゲートシステ
ム１６に供絽されるアドレス信号は（Ｍ３　＋　Ｍ５　
ｒＭ、）の形になる。ライン６７上のデコードされた・
”ＪＵＭＰ　ＳＰ”信号の制御の下で、スタック５８は
不作動に維持される。

【図面の簡単な説明】

第１図はデータ処理システムの主構成部を示す図、 第２図は本発明データ処理装置の制御セクションの一実
施例を示す図、 第８ａ図は本発明データ処理装置の制御セクションの１
クロコードメモリの種々の部分を示ス図、 第８ｂ図はマイクロコードメモリの構造の簡単な一例を
示す図、 第８ｃ及び８ｄ図は本発明によるアドレスの形成方法及
びこれらアドレスとマイクロ命令ワードとの関係の一例
を示す図、 第４図は本発明データ処理装置の制御セクションの一部
を構成するシーケンサの一実施例を示す図である。 １・・・データ処理装置　　ｚ・・・メインメモリ８・
・・バス　　　　　　　４・・・内部バス５・・・制御
ライン　　　　Ａ・・・内部メモリセクションＢ・・・
制御セクション　　Ｃ・・・処理セクションＤ・・・入
出力インターフェースセクションＩＯ・・・命令レジス
タ　　　１１・・・シーケンサ１２・・・マイクロコー
ドメモリ １８・・・条件レジスタ １４・・・マイクロ命令レジスタ １５・・・制御セクション　　２０・・・記憶セクショ
ン２１・・・アドレスデコーダセクション２２・・・ア
ドレス入力　　　２８・・・データ出力端子２４．２５
．２４’、２５’・・・アドレスラインＧｏ、Ｇ、・・
・インバータ　　２６・・・を線端子Ｘ・・・トランジ
スタ ２．７　、２８　、２９　・ＡＮＤゲート８０　、８１
　、８２・・・ＯＲゲートＩ、ｌ、ＩＩ・・・８部構成
アドレスの第１１第２１第８部分 ５０　、５１　、５２・・・マルチプレクサｆｉ８　、
５４　、５５・・・出力レジスタ５６・・・１プラス１
″累子 ５７・・・デコーダ　　　　　５８・・・スタック５０
・・・定数発生器 ７８　、７９　、８１・・・入力端子。 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 Ｌ　処理セクション、制御セクション及び前記セクショ
   ン間の情報転送用通信セクションを具え、前記制御セク
   ションはマイクロコードメモリ及びシーケンサを具え、
   前記通信セクションは出力端子が前記シーケンサの第１
   入力端子にば接接続された命令レジスタを具え、前記マ
   イクロコードメモリは少くとも１個のマイクロ命令ワー
   ドをそれぞれ含む複数個のハンドラを記憶するために設
   けられ、前記シーケンサの第２入力端子は前記マイクロ
   コードメモリのアドレス出力端子に接続されると共に、
   ｍｌ出力端子は前記マイクロコードメモリのアドレス入
   力端子４Ｃ接続され、前記シーケンサは史にマイクロ館
   令ワードのアドレスを発生するようアドレス発生器を具
   え、該アドレス発生器は第１及び第２サブアドレス発生
   器を具えて成るデータ処理装置におい′″Ｃ。 前記第１サブアドレス発生器は複数個のハンドラのうち
   の一つのハンドラをアドレスする第１サブアドレスを発
   生するものとし、前記第２サブアドレス発生器はｍｌサ
   ブアドレスでアドレスされたハンドラ内圧ある一つのマ
   イクロ命令ワードをアドレスする第２サブアドレスを発
   生するものとし、第１及び第２サブアドレスによりアド
   レスの相互排他部分を決定するようにしたことを特徴と
   するデータ処理装置。 ？、　％許請求の範囲１記載の装置において、前記複数
   個の−・ンドラは少くとも２つの異なるグループに分け
   、前記第１サブアドレス発生器は前記種々のグループの
   うちの一つのグループをアドレスする第１サブアドレス
   部分と、ｊ該第１サブアドレス部分によりアドレスされ
   たグループ内の一つのハンドラをアドレスする第２サブ
   アドレス部分をそれぞれ発生する第１及び第２サブアド
   レス部分発生器を具えることを特徴とするデータ処理装
   置。 ＆　特許請求の範囲２記載の装置において、少くとも２
   つの異なるハンドラグループはハンドラの制御データの
   性質に基づいて分けであることを特徴とするデータ処理
   装置。 ４　％許請求の範囲１，２又は８記載の装置において、
   前記マイクロコードメモリはアドレスデコーダを具え、
   該アドレスデコーダでデコードすべきアドレスの数がア
   ドレスの全長に等しい全長のビット列で得られる２進数
   の数より著しく少ないことを特徴とするデータ処理装置
   。