JPS629440A

JPS629440A - デ−タ処理装置

Info

Publication number: JPS629440A
Application number: JP14830185A
Authority: JP
Inventors: Shinichiro Yamaguchi; 伸一朗山口; Hidekazu Matsumoto; 松本　秀和; Tadaaki Bando; 忠秋坂東; Hiroaki Nakanishi; 宏明中西; Kenji Hirose; 広瀬　健二
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1985-07-08
Filing date: 1985-07-08
Publication date: 1987-01-17
Anticipated expiration: 2009-06-01
Also published as: JPH0642198B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【発明の利用分野〕本発明はデータ型を示すタグを有するタグ付きデータ用
命令とタグ無しデータ用命令を解釈実行するデータ処理
装置に関する。

〔発明の背景〕

ノイマン型の警用のデータ処理装置（以下、計算機と称
す）は、その計算機固有のマクロ命令（以下命令と称す
）を持ち、命令は通常オペレーションの種類を示すオペ
コードとオペレーションの対象となるオペランドの所在
を示すオペランド指定子より成っている。そして、オペ
ランドの指定方法は、アドレッシングモードと呼ばれ、
様々な方法が提案されている。これらの計算機に共通な
特徴として、命令が扱うデータのデータ型は、オペコー
ドによって一意的に決められていることが挙げられる。

例えば、同じオペランドに存在するデータでも、固定小
数点用の命令であれば、それを整数と見なして演算し、
文字列用の命令であれば、それを文字コードと見なして
演算すると言った具合である。

これに対して、プロシーディング　オブ　ロジック　プ
ログラミング　コンファレンス′８４−（Ｐｒｏｃａａ
ｄｉｎｇ　ｏｆ　Ｌｏｇｉｃ　Ｐｒｏｇｒａｍｍｉｎｇ
　Ｃｏｎｆｅｒｅｎｃｅ′８４）の「パーソナル逐次型
推論マシンＰＳＩのハードウェア開発」に述べられてい
るプロローグ専用計算機では、各データの特定のビット
をタグとして割り当てて、タグにそのデータのデータ型
の情報を持たせている。そして、演算時には、タグを調
べてデータ型を判定しながら、演算の種類を変更するよ
うになっている。このようなタグアーキテクチャは、記
号処理用言語を効率よく実行できるアーキテクチャであ
る。

以上述べた２種類の計算機アーキテクチャは、互いに独
立であり、摺入れないものであった。しかしながら、知
識工学等のアプリケーションでは前者が得意とする数値
処理と後者が得意とする非数値処理が共に必要であり１
両者を共に実行可能な計算機が必要とされている。

〔発明の目的〕

本発明の目的は、タグ無しデータ用命令とタグ付きデー
タ用命令を実行可能なデータ処理装置を提供することに
ある。

〔発明の概要〕

ダグ無しデータ用命令とタグ付きデータ用命令を同一計
算機内で解釈実行するには１両者を別モードの命令セッ
トとして、各命令セットには、他のモードへ移行する命
令を設けておく方法が考えられるが、モード移行が頻繁
になるとオーバーヘッドが無視できなくなる。そこで、
本発明では。

オペコード内にタグ付きデータを扱う命令かどうかを示
すビットを設け、命令デコーダにこれを判定する手段を
設けて１両者を区別できるようにしている。

また、同一計算機内でタグ無しデータとダグ付きデータ
を格納しようとすれば、両者の語長を合わせておく必要
があり１例えば、３２ビツトマシンの場合には第４図に
示すような埋め込み型のデータ形式となる。この時、３
２ビツト長のデータは、第３図の（ｃ）で示すようにポ
インタで外に引き出す必要があるがこのようなデータ形
式を定数として含むプログラムモジュールをリロケータ
ブルにするためには、ポインタの値を絶対アドレスでな
くＰＣ（プログラム　カウンタ）相対値あるいはペース
レジスタ相対値にしておかなければならない。

そこで、この様なデータ形式をイミデイエイトデータと
して持つタグ付きデータ用命令では、アドレス計算時に
、ポインタにＰＣあるいはペースレジスタの値を加算し
て、正しいポインタの値を算出してやれば良い。そのた
めに、本発明では、タグ付きデータ用命令だけに許され
る上記のようなアドレッシングモードを設ける。

〔実施例の説明〕

第１図は、本発明の一実施例を示すデータ処理装置の内
部構成のブロック図であり、詳しい説明は後述する。

第２図は、本実施例で説明するタグ付きデータ処理装置
（以下計算機と言う）内のレジスタの内で計算機のマク
ロ命令（以下、単に命令と言う）によってオペランドと
して指定可能なものを示している。各レジスタは３２ビ
ツトの巾のものが３３本あり、プログラムカウンタ（ｐ
ｃ）以外は。

いわゆる汎用レジスタと呼ばれるものである。レジスタ
の本数は本発明に本質的なものではないが、ここでは３
２本のレジスタがあるとして説明する。

第３図は、計算機で用いられるデータ形式を示したもの
であり基本語長は３２ビツトである。

（ａ）は、タグ無しデータであり、通常の計算機で多く
使用されている。（ｂ）は、第１のタグ付きデータであ
り、データの型を示すタグとデータが１ワード中に埋め
込まれている０本発明に於て、タグのビット長は１本質
的な問題ではないが、本実施例ではに＝８として説明す
る。（Ｃ）は、第２のタグ付きデータであり、最初の３
２ビツト（以下ポインタワードと呼ぶ）中には、データ
本体のデータ型を示すタグとデータ本体のメモリアドレ
ス（ポインタ）が格納されている。そして、データはポ
インタで指示されるメモリ上に在る。

本発明に於て、前述のようにタグのビット長は本質的な
問題ではないが、本実施例ではｆｉ＝４として説明する
。また、ポインタで指示されるデータは、３２ビツトで
ある必然性もなく６４ビツトあるいはそれ以上でも本発
明は適用可能である。

（ｄ）は、第３のタグ付きデータであり、ポインタワー
ドには、タグと第１又は第２又は第３のタグ付きデータ
へのポインタが格納されている。

第４図は、タグ付きデータの具体例を示したものである
。ｍ１ｌｌ、　ｖａｒｉａｂｌｅ、　ａｔｏｍ、　ｓｈ
ｏｒｔ−ｉｎｔｅｇｅｒが第１のタグ付きデータの例で
あり、ｌｏｎｇ−ｉｎｔａｇｅｒｂｉｇ−ｎｕｍｂｅｒ
、　ｄｏｕｂｌｅ−ｆｌｏａｔｉｎｇが第２のタグ付き
データの例であり、ｒａｆｅｒａｎｃａ、　５ｔｒｕｃ
ｔｕｒｅ。

１ｉｓｔ、　ｕｎｄａｆｉｎａが第３のタグ付きデータ
の例である。前述したように、タグビット長は、増減し
てもかまわないので、新しいデータ型を導入することは
容易である。

第５図は、本実施例の計算機で実行可能な命令のフォー
マットを示している。命令は、１６ビツトのオペレーシ
ョンワード５０（略称ｏｐｗ）とオペレーションの対象
となるオペランドの所在を示す１６ビツト以上のオペラ
ンド指定子５１（略称ｏｐｓ）より成る。

○ＰＷ５０には、少なくともオペレーションの種類を示
すフィールドとその命令がタグ付きデータを扱えるかど
うかを示すフィールドがある。本実施例では、０ＰＷ５
０の上位９ビツトが“１１１１１１１００”　である命
令が、タグ付きデータを扱うことが可能であり、その時
のオペレーションは、０ＰＷ５０の下位７ビツトで示さ
れる。０ＰＳ５１は、アドレッシングモードを示すモー
ド指定子ＥＡ５２とアドレス計算で使用するディスプレ
ースメントｄｉｓｐ５３より成る。

第６図は、ＥＡ５２の詳細を示しており、各アドレッシ
ングモードでのオペランドアドレスの計算手順について
第７図と第８図を併用しながら説明する。

ＭＯＤ５５が“０００”、”００１”。

“０１０”のものは、いわゆるレジスタダイレクト及び
レジスタ間接と呼ばれるアドレッシングモードであり、
当業者には、周知のものである。

ＭＯＤ５５が“０１１”のものは、オートインクリメン
トと呼ばれるアドレッシングモードであり、第８図（ｄ
）で示すように、５８５４がφの時には、ＲＥＧＮＯ５
６で示されるレジスタに２が加算され、Ｓ、５４が１の
時には、ＲＥＧＮＯ５６で示されるレジスタに４が加算
される。ＭＯＤ５５が“１００”のものは、オートデク
リメントと呼ばれるアドレッシングモードであり、第８
図の（ｅ）で示すようにオートインクリメントとは逆の
動作をする。

ＭＯＤ５５が“１０１”のものは、レジスタ相対と呼ば
れるアドレッシングモードであり、第８図（ｆ）−で示
すように、５１５４がφの時には、ＤＩＳＰ５３が第７
図のｄｉｓｐタイプＩの形式となり、これがＲＥＧＮｏ
　５６　で示されるレジスタに加算される。また８、５
４が１の時には、ｄｉｓｐタイプ■が加算されてメモリ
上のオペランドアドレスが算出される。

ＭＯＤ５５が”　１１１　″でＲＥＧＮＯ５６が“ｏｏ
ｏｏ”のものは、アブソリュートと呼ばれるアドレッシ
ングモードであり、第８図の（ｇ）で示すように、８．
５４がφの時には、ＤＩＳＰ５３が第７図のｄｉｇｐタ
イプＩの形式となり、これがそのままメモリ上のオペラ
ンドアドレスとなる。また８、５４が１の時には、ｄｉ
ｓｐタイプ■がそのままメモリ上のオペランドアドレス
となる。

ＭＯＤ５５が“１１１”テ、　ＲＥＧＮＯ５６が“００
０１”のものは、イミデイエイトと呼ばれるアドレッシ
ングモードであり、第８図の（ｈ）で示すように、８．
５４がφの時には、ＤＩＳＰ５３が第７図のｄｉｓｐタ
イプ■の形式となり、これがそのままオペランドとなる
。また８、５４が１の時には、　ｄｉｓｐタイプ■がそ
のままオペランドとなる。

ＭＯＤ５５が“１１１”テ、　Ｒｔ！ＧＮＯ５６が“０
１０１”のものは、プログラムカウンタ相対と呼ばれる
アドレッシングモードであり、第８図の（ｉ）で示すよ
うにレジスタ相対アドレッシングモードと同様なオペラ
ンドアドレスの算出手順をとる。

ＭＯＤ５５が“１１１”で、　ＲＥＧＮＯ５６が“０１
１１”のものは、本発明から導かれる特有のアドレッシ
ングモードであり１本実施例では、タグ付きイミデイエ
イトアドレッシングモードと呼ぶ、タグ付きイミデイエ
イトアドレッシングモードでは、第８図の（ｊ）で示す
ように、ＤＩＳＰ５３が第７図のｄｉｇｐタイプ■、即
ち４ビツトのタグと２８ビツトのポインタである形式と
なり、プログラムカウンタの値にこのポインタを加算し
た値をポインタとして持つ第３図で示すところの第２の
オペランド形式が、オペランドとなる。

本実施例では、タグ付きイミデイエイトアドレッシング
モードで使用するレジスタをプログラムカウンタのみに
限って説明しているが、前述の汎用レジスタ、あるいは
本実施例で述べていない他のレジスタでも使用可能なこ
とは明白である。

第９（！Ｉは、前述したタグ付きデータ用命令とタフ無
しデータ用命令を共に実行可能な計算機の全体構成を示
している。１００は、命令実行装置（略称ＢＰＵ）であ
り、上記の命令を解釈実行する。８００は、メモリ装置
（略称ＭＭ）であり、上記の命令、あるいはデータを格
納する。５００は、３２ビツト中のメモリアドレスバス
（略称ＡＤＲＢＵＳ）、　６００は３２ピツト中のメモ
リデータバス（略称ＤＡＴＢＵＳ）　テある０本発明ハ
、ＢＰＵｌｏｏに適用されるものなので、以下ＢＰＵ１
００の内部について詳しく説明する。

第１図は、ＢＰＵｌｏｏの内部構成を示すブロック図で
ある。

１１０は、命令バッファ（ＩＢＲ）であり、ＤＡＴＢＵ
Ｓ６００を介してＭＭ８００よりフェッチした命令が格
納される。１２０は、Ｉ　ＢＲＩ　１０内の命令から、
０ＰＷ５０．ＥＡ５２．ＤＩＳＰ５３を切り出すアライ
ナ（Ａ　Ｌ　Ｎ）であり、０ＰＷ５０が信号線３５０に
出力され、ＥＡ５２が信号線３５５に出力され、ＤＩＳ
Ｐ５３が信号線３４ｏにそれぞれ出力される。

１３０は、命令デコーダ（ＩＮＳＤＥＣ）であり、信号
線３５５と、信号線３５０より入力される情報に従って
、アドレス計算用のエントリアドレスと命令実行用のエ
ントリアドレスを生成し、各々信号線３６０と４６０に
出力する。１４０は、アドレス計算のため制御回路（Ａ
−ＣＴＬ）であり、タグ付きイミデイエイトアドレッシ
ングモードの時に信号線３７０を“１”とする機能を持
つ、Ａ−ＣＴＬ１４＜）は、信号線３７０の他にもレジ
スタファイル１８０　（ＡＲＰ）やアドレス計算用演算
器１９０　（Ａ−ＡＬＵ）等の制御信号の生成も行うが
、本発明の理解には不要なので省略しである。

１５０は、ｄｉｓｐ５３に含まれるタグの長さを判定す
るタグ長検出回路（Ｔ　Ｌ）であり、８ビツト長タグの
時に信号線１５５が“１”となる。

１６０は、信号＄３４０中のディスプレースメントから
タグとポインタを分離する分離回路（Ｓ　Ｅ　Ｐ）であ
り、信号線３７０と１５５が共に“１”の時に、タグを
信号線３８０に出力し、ボインタ部を信号線４００に出
力する。また、それ以外の時には、信号線３４０のデー
タが信号線４００にそのまま出力される。

１７０は、プログラムカウンタ（ｐｃ）である。

１８０は、レジスタファイル（ＡＲＰ）であり、第２図
のＡＲＯ〜ＡＲ１５が物理的レジスタとして存在してい
る。１９０は、アドレス計算で使用する演算器（Ａ−Ａ
ＬＵ）である。

２００は、５ＥＰ１６０により切り出されたタグを保持
するレジスタ（ＴＡＧ）であり、タグ付きイミデイエイ
トアドレッシング±−ド時のオペランドのタグが格納さ
れる。

２１０は、タグ付きイミダイエイトアドレッシングモー
ド時に、５ＥＰ１６０で切り出されたポインタとＰＣ１
７０を加算して得られる新たなポインタが格納されるレ
ジスタ（ＩＭＲ）である。

また、イミデイエイトの時にはイミデイエイトデータが
格納される０本実施例によれば、タグ付きイミダイエイ
トアドレッシングモード時のオペランドは、ＴＡＧ　２
００とＩＭＲ２１０の組で物理的に存在することになる
。

２２０は、レジスタファイル（Ｅ　ＲＦ）であり、第２
図のＥＲＯ−ＥＨ１１が物理的レジスタとして存在して
いる。

２３０は、演算器（Ｅ−ＡＬＵ）であり、通常の・算術
・論理演算の他に、信号線４６５が“１″の場合には、
信号線４３０から入力されるタグの長さをＴＬ１５０に
よって判定し、信号線１５８の値に従ってタグと、信号
線４４５から入力されるデータに埋め込んでタグ付きデ
ータを生成する機能を持つ。

２４０は、信号線４７５が“１”の場合に、ＥＳＡＢ４
４０からの入力されるタグ付きデータから。

タグ長検出回路ＴＬ　１５１の判定結果によりタグをマ
スクして、データ部を信号線４４５に出力するデータ切
り出し回路（Ｍ　Ｓ　Ｋ）である。

２５０は、ＥＳＢＢ４３０から入力されるタグ付きデー
タから、ＴＬ１５０によって判定されたタグだけを切り
出す回路（ＴＡＧ−ＥＸＴ）であり、タグを２５１に出
力する。ＴＡＧ−ＥＸＴ２５０によって切り出されたタ
グは、信号線４５５が“０１′の時、タグレジスタ２６
０　（ＴＡＧＲ）へ格納され、信号線４５５が“１″の
時、タグレジスタ２７０　（ＴＡＧＲ）に格納される。

２８０は、セレクタ（Ｓ　Ｅ　Ｌ）であり、信号線４７
０に従ってＴＡＧＲ２６０又はＴＡＧＲ２７０又はＥ−
ＣＴＬ２９０から出力されるタグから１つを選択してＥ
ＳＢＢ４３０の上位８ビツトに出力する・２９０は、命
令実行のための制御回路（Ｅ　−ＣＴＬ）であり、マイ
クロプログラム制御方式によって、制御信号の生成を行
う。

３００は、ＢＰＵｌｏｏの状態を示すステータスフラグ
（ＲＭＢ）であり、「０」の時リードモードを示し、ｒ
ｌＪの時ライトモードを示している。

３１０は、メモリのアドレスを保持するメモリアドレス
レジスタ（ＭＡＲ）であり、アドレス計算によって算出
されたオペランドアドレスが格納される。また、タグ付
きイミデイエイトアドレッシングモードの時には、ポイ
ンタワードのポインタが格納される。

３２０は、ＭＭ８００へ書き込むデータを保持するメモ
リライトデータレジスタ（ＭＷＲ）である、３３０は１
ＭＭ８８０から読み出したデータを保持するオペランド
バッファレジスタ（ＯＢＲ）である。

以下本発明の理解に必要な各ブロックの詳細な説明を行
う。

ｌＮ５ＤＥＣ１３０は１例えば第１０図に示す構成をと
り、少なくとも命令がタグ付きデータを持つかどうかの
検出を行う手段を持っている。エントリアドレス生成回
路１３１は、タグ付きデータ用命令検出回路１３３の出
力１３４によって、タグ無しデータ用命令とタグ付きデ
ータ用命令では、異なったエントリアドレスを信号線４
６０に出力する。またＡ−ＣＴＬ用エフェントリアドレ
ス生成回路１３２命令中のＥＡ５２に従ってアドレス計
算用のエントリアドレスを生成するが、信号線１３４が
ｒＱＪの時には、タグ付きイミデイエイトアドレッシン
グモードは、使用不可能なアドレツシングモードとして
、エントリアドレスは生成されない。

エントリアドレス生成回路１３１，１３２は。

リードオンリメモリ（ＲＯＭ）、プログラマブルロジッ
クアレイ（ＰＬＡ）等を用いれば、当業者にとって容易
に構成できる。また、タグ付きデータ用命令検出回路１
３３は、本実施例の場合第１１図に示すような回路によ
って構成できる。第１１図に於て、信号線３５２は、命
令中の０ＰＳ５０の１６ビツト中の上位９ビツトであり
、信号線３５１は、それ以外のビットである。１３３０
と１３３１はＮＯＴ論理であり、１３３２はＡＮＤ論理
である。信号線１３４は、タグ付きデータ用命令の時「
１」となり、それ以外の命令ではｒＯ」となる。

タグとポインタの分離回路５ＥＰ１６０は、第１２図の
ような構成をとり、Ａ−ＣＴＬ１４０からの制御信号３
７０が「１」の時に信号線３４０上のディスプレースメ
ントからタグとポインタを分離して、それぞれ信号線３
８０，３９０上に出力する。

ここで、タグ切り出し回路１６１は、本実施例の場合第
１３図に示すような回路によって構成できる。第１３図
に於て、信号線３４４は、信号線３４０の上位８ビツト
が出力されており、信号線３７０が「１」の時に信号線
３８０には、タグが出力される。

また、ポインタ切り出し回路１６２は、本実施例の場合
第１４図に示すような回路によって構成できる。第１４
図に於て、信号線３４３は、信号線３４０の下位２４ビ
ツトが出力されており、信号線３４６，３４７にはそれ
ぞれ信号線３４０の２８ビツト目と２４ビツト目が出力
されている。

ポインタ切り出し回路１６２は、信号線３７０が「１」
の時、ＴＬ１５３の出力が「１」、即ち８ビツトダグで
あれば、２４ビツトポインタの符号拡張データをＡＳＢ
Ｂ４００に出力し、ＴＬ１５３の出力がｒＯＪであれば
２８ビツトポインタの符号拡張データをＡＳＢＢ４００
に出力する。また、信号線３７０が「０」であれば、信
号線３４０の値をそのままＡＳＢＢ４００に出力する。

ダグ長検出回路ＴＬ１５３は、タグ付きデータに含まれ
るタグが８ビツトか４ビツトかを検出する回路であり、
本実施例の場合第１５図に示すような回路によって構成
できる。第１５図に於て、信号線３４４は、信号線３４
０の上位４ビツトが出力されており、１５１はこれらの
論理積をとるＡＮＤ論理である。ＴＬ１５３は第４図に
示すタグ付きデータの内、８ビットタグ即ち、上位４ビ
ツトが“１１１１”の時に出力信号線１５９が「１」と
なり、４ビツトタグの時には、「０」となる。

本実施例に於て、タグ長検出回路は、ＴＬ１５３の他に
ＴＬ１５０．ＴＬ１５１．ＴＬ１５２があるがいずれも
、機能・内部構成ともに同一である。

タグ切り出し回路ＴＡＧ−ＥＸＴ２５０は、本実施例の
場合第１６図に示すような回路によって構成できる。第
１６図に於て、信号線４３４は、ＥＳＢＢ４３０の上位
８ビツトが出力されており、８ビツトタグ、即ち信号線
１５６が「１」の時には信号線４３４がタグとして信号
線２５１に出力される。また、４ビツトタグ、即ち信号
線１５６がｒＯＪの時には、信号線２５１には上位４ビ
ツトがｏｏｏｏ”で、下位４ビツトにタグが出力される
。

データ切り出し回路ＭＳＫ２４０は、本実施例の場合第
１７図に示すような回路で構成できる。

第１７図に於て、信号線４４２は、ＥＳＡＢ４４０の上
位８ビツトが出力されており、Ｅ−ＣＴＬ２９０からデ
ータ切り出しの制御信号４７５がｔｒｕｅのとき、ＴＬ
１５１の出力１５７が［１」、即ち８ビツトタグであれ
ば、信号線４４５には、上位８ビツトがマスクされたデ
ータ部のみが出力される。

また、この時ＴＬ１５１の出力１５７が「０」ならば、
出力４４５には、上位４ビツトのみがマスクされた２８
ビツトのデータ部が出力される。また信号線４７５が「
ｏ」であれば、ＥＳＡＢ４４０上のデータがそのまま信
号線４４５に出力される。

タグ埋め込み回路は、演算器Ｅ−ＡＬＵ２３０の１つの
ファンクションとして位置付けられ１本実施例では、Ｅ
−ＡＬＵ２３０内に第１８図で示されているような回路
を設けることにより実現できる。第１８図に於て、信号
線４４５にはタグが埋め込まれるデータが出力されてお
り、信号線４４７には、信号線４４５の上位４ビツトが
出力されており、信号線４４８には下位２４ビツトが出
力されており、信号線４４６には、それ以外のビットが
出力されている。信号線４３２には、埋め込むタグが出
力されており、Ｅ−ＣＴＬ２９０からのタグ埋め込み制
御信号４６５が「１」のとき、ＴＬ１５２の出力１５８
が「１」、即ち８ビツトタグであれば、出力４５０の下
位２４ビツトには、信号線４４５の下位２４ビツトが出
力され。

出力４５０の上位８ビツトには、信号８４３２が出力さ
れる。またこの時、ＴＬ１５２の出力１５ｇが「０」で
あれば、出力４５０の下位２８ビツトには、信号線４４
５の下位２８ビツトが出力され、出力４５０の上位４ビ
ツトには、信号線４３２の下位４ビツトが出力される。

またタグ埋め込み制御信号４６５がｒＯＪであれば、出
力４５０はすべて「Ｏ」となる。

第１９図に制御回路２９０の内部構成を示す。

Ｅ−ＣＴＬ２９０は命令実行のために各種の制御信号を
生成するマイクロプログラム制御方式の制御回路である
。制御回路は一般に第１９図に示したよりも多くの構成
要素、信号線を有するが、本発明に直接関係のないもの
は省略しである。第１９図に於て、２９６は、制御メモ
リ（ＣＳ、）であり、マイクロプログラムを格納する。

２９５は、Ｃ８２９６から読み出されたマイクロプログ
ラムを保持するマイクロ命令レジスタ（ＭＩＤ）である
、マイクロプログラムアドレス・セレクタ２９７は、次
に読み出す制御メモリのアドレスを信号線２８９に従ッ
テ、信４ｔ４２９９，３０１，３０３゜３０５の中から
選択する。エントリ修飾回路２９１は、ＲＭＢ　３００
（７）値によッｉ”Ｅ−ＣＴＬ２９０のエントリアドレ
ス４６０を修飾する回路であり、本実施例では、第２０
図に示すような回路によって構成できる。第２０図に於
て、信号線４６１には、エントリアドレス４６０の最下
位ビットが出力されており、信号＃Ｉ４６２にはそれ以
外のビットが出力されている。　ｌＮ５ＤＥＣ１３０に
よって、ＲＭＢ３００の値で修飾すべき命令のエントリ
アドレスが生成されると、これをスケルトン命令検出回
路２９１０によって検出し、信号線２９１１が「１」と
なり、Ｃ８２９６から最初に読み出すアドレス２９９の
最下位ビットは、ＲＭＢ３００の出力４９６となる。ま
たスケルトン命令検出回路２９１０の出力がｒＯＪの時
には、アドレス２９９は、エントリアドレス４６０その
ままとなる０本実施例では、最下位ビットを修飾したが
、他のビットでも可能なことは明白である。

タグ判定回路２９３は、マイクロプログラムで指定され
るテストパターン３０４に従って、タグレジスタの出力
４９０と４９５の組み合わせにより、マイクロプログラ
ムのジャンプアドレス３０３を修飾するオフセット３０
２を生成する０本実施例では、第２１図（１）〜（３）
に示すような機能を持つ論理によって構成できる。第２
１図に示すような論理は、ＲＯＭ、ＲＡＭ、ＰＬＡ等を
用いれば容易に実現可能である。

ジャンプ先修飾回路２９２は、マイクロプログラムによ
って指定されるジャンプアドレス３０３をベースとして
、オフセット３０２で示される分だけ離れたジャンプア
ドレスを生成する回路であり、いわゆるマルチウェイジ
ャンプを行うものである０本実施例に於ては、第２２図
に示すような回路により構成することができる。第２２
図に於て、信号線３０３１は、ジャンプアドレス３０３
の下位４ビツトを示しており、信号線３０３２はそれ以
外のビットを示している。出力のジャンプアドレス３０
１の下位４ビツトには、３０３１とオフセット３０２の
論理和が出力される。

次に、タグ無しデータ用命令とタグ付きデータ用命令を
実行するときの動作例について説明する。

（１）タグ無しデータ用命令の実行例タグ無しデータ用命令の例として、ロード命令を取り上
げて説明する。第２３図の（ａ）に示すＬｏａｄ命令は
、オペランド指定子１で指定されるオペランドにあるデ
ータをオペランド指定子２で指定されるオペランドに転
送する命令であり、オペコードは第２４図の（ａ）に示
す通りである。本実施例ではオペランド指定子１の７ド
レツシングモードを３２ピツトイミゾイエイトとし、オ
ペランド指定子２の７ドレツシングモードをレジスタダ
イレクトとする。

Ｌｏａｄ命令は、ＭＭ８００より読み出され、第２５図
の（ａ）に示すような形でＩ　ＢＲＩ　１０内に格納さ
れる。そして、アライナ１２０によりオペコードとモー
ド指定子が信号線３５０に出力され（第２５図（ｂ））
、命令デコーダｌＮ５ＤＥＣ１３Ｇに入力される。オペ
コードの上位９ビツトは、タグ付きデータ用命令検出回
路１３３に入力され。

タグ無しデータ用命令であることが判明し、信号線１３
４は「０」となる、これを受けて、Ｅ−ＣＴＬ用エフェ
ントリアドレス生成回路１３１タグ無しデータ用命令Ｌ
ｏａｄのエントリアドレスを信号線４６０に出力する。

これと並行して、Ａ−ＣＴＬ用エフェントリアドレス生
成回路１４０３２ビツトのイミテイエイトアドレッシン
グモードであることを解読し、イミデイエイトアドレッ
シングモード用のエントリアドレスを信号線３６０に出
力する。

Ａ−ＣＴＬ１４０は、５ＥＰ１６０の制御用信号３７０
を「０」とし１図には示してないアドレス計算に必要な
制御信号を出力する。

この時信号線３４０には、ＡＬＮ１２０によって３２ピ
ツトイミゾイエイトデータが出力さ、れている（第２５
図（ｃ））、タグとポインタの分離回路５ＥＰ１６０は
、このイミデイエイトデータを入力とするが、信号線３
７０が［０」であるために、そのままのデータを信号線
４００上に出力する。信号線４００上のイミデイエイト
データは、Ａ−ＡＬＵ１９０をスルー状態で通過し、Ｉ
ＭＲ２１０に格納され、イミデイエイトアドレッシング
モードのアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４６０を介して入力
されるＬｏａｄ命令のエントリアドレスに従って、制御
メモリＣ８２９６からマイクロプログラムを読み出して
、命令実行用の制御信号を生成するが、Ｌｏａｄ命令が
タグ無しデータ用命令であるため、タグ付きデータ用の
各回路の制御線４７０・４８０．４５５，４７５，４６
５は「０」となる・そして、ＩＭＲ２１０内のイミデイ
エイトデータは、データ切り出し回路ＭＳＫ２４０をス
ルーして、更にＥ−ＡＬＵ２３０を：Ｘ、）Ｌｌ−シテ
、ＥＲＦ２２０に格納され、Ｌｏａｄ命令は完結する。

（２）タグ付きデータ用命令の実行例タグ付きデータ用命令の例として、ロードコンスタント
命令を取り上げて説明する。第２３図の（ｂ）に示すＬ
ｃｓｔｐ命令は、オペランド指定子１で指定されるオペ
ランドにあるタグ付きデータ。

オペランド指定子２で指定されるオペランドに転送する
命令であり、オペコードは第２４図の（ｂ）に示す通り
であるａ　Ｌｃｓｔｐ命令では、タグ付きデータの形式
が、第３図の（Ｃ）又は（ｄ）である時には、最初のワ
ードだけが転送される０本実施例では、オペランド指定
子１のアドレッシングモードを拡張イミデイエイトとし
、オペランド指定子２のアドレッシングモードをレジス
タダイレクトとする。

Ｌｅｓｔ命令は、ＭＭ８００より読み出され、第２６図
の（ａ）に示すような形でＩＢＲＩＩＯ内に格納される
。そして、アライナ１２０によりオペコードとモード指
定子が信号線３５０に出力され（第２６図（ｂ））、命
令デコーダｌＮ５ＤＲＣ１３０に入力される。オペコー
ドの上位９ビツトは、タグ付きデータ用命令検出回路１
３３に入力され、タグ付きデータ用命令であることが判
明し、信号線１３４はｒｌＪとなる。これを受けて、Ｅ
−ＣＴＬエントリアドレス生成回路１３１は、タグ付き
データ用命令Ｌｃｓｔｐのエントリアドレスを信号線４
６０に出力する。これと並行して、Ａ−ＣＴＬ用エフェ
ントリアドレス生成回路１４０拡張イミデイエイトアド
レッシングモードであることを解読し、信号線１３４が
「１」であることから、正しいアドレッシングモードで
あると判定し、拡張イミデイエイトアドレッシングモー
ド用のエントリアドレスを信号線３６０に出力する。Ａ
　−ＣＴＬ１４０は、信号線３６０上のエントリアドレ
スに従って、５ＥＰ１６０用制御信号３７０を「１」と
する。

この時信号線３４０には、ＡＬＮ１２０によって３２ビ
ツトのタグ付きデータが出力されている（第２６図（ｃ
））、タグとポインタの分離回路５ＥＰ１６０は、この
タグ付きデータを入力とし、信号線３７０が「１」であ
ることから、タグを信号線３８０へ出力し、符号拡張し
たポインタを信号線４００へ出力する。

このポインタは、図示してないＡ−ＣＴＬからの制御信
号により、ＰＣＩ７０とＡ−ＡＩ、Ｕ１９０で加算され
て、ＩＭＲ２１０及びＭＡＲ３１０に格納されて、拡張
イミデイエイトアドレス計算が終了する。

一方、Ｅ−ＣＴＬ２９０は、信号線４６０を介して入力
されるＬｃｓｔｐ命令エントリアドレスに従って、制御
メモリＣ８２９６からマイクロプログラムを読み出して
、命令実行用の制御信号を生成する。Ｌｅｓｔ命令では
、ＴＡＧ　２００中のタグとＩＭＲ２１０中のポインタ
を合成してタグ付きデータとして、ＥＲＦ２２０に格納
する必要があるので、タグ埋め込み制御信号４６５が「
１」となり、Ｅ−ＡＬＵ２３０で、タグが埋め込まれて
ＥＲＦに格納されＬｃｓｔｐ命令は完結する。

第２７図は、プロローグ等の論理型プログラミング言語
で記述されたプログラムを高速処理するのに適する計算
機構成の一例である。

プロローグで書かれたプログラミングは、並列性を多く
含んでおり、これらを多くの計算機で並列処理すること
により、高速処理が可能になると言われている。プロロ
ーグを並列処理する方法には、大きく分けてＡＮＤ並列
と呼ばれるものとＯＲ並列と呼ばれるものがある。第２
８図に。

ＡＮＤ並列とＯＲ並列を示す、（１）〜（７）は、プロ
ローグの各ステートメント（以下クローズと呼ぶ）であ
る、プロローグでは、′ニー”の右辺（以下ヘッドと呼
ぶ）は、左辺（以下ボディと呼ぶ）が真であるための条
件になっており、ボディの各項（以下ゴールと呼ぶ）は
ＡＮＤ条件となっている。このボディのゴールが真かど
うかを同時に調べるのが、ＡＮＤ並列である。第２８図
では、ゴールＢ、Ｃ，Ｄが真かどうかを調べれば良い。

一方、ボディの各ゴールが真となる可能性は複数個存在
するのが一般的である。第２８図では、クローズ（２）
、（３）、（４）のいずれかが真になれば、（１）のボ
ディのゴールＢが真になる。

この様にゴールが真になりかどうかを調べるのがＯＲ並
列である。

第２７図は、本発明を含むデータの処理装置２０．３０
，３１，３２を中心として、ＯＲ並列を行うデータ処理
システムを示している。　ＨｅａｐＭｅｍｌＯは、ワー
クメモリである。Ｃｏｄｅ　Ｈｅｍ５０は、命令を格納
するメモリであり、プロローグのプログラムは、クロー
ズ単位にコンパイルされて、Ｃｏｄｅ　Ｍｅｍ、５０に
格納される。Ｉ、Ｐ２Ｏは、ＣｏｄｅＭｅｍ５０に格納
されている命令の内、ゴール部分の命令を実行するデー
タ処理装置であり、ゴールの引数をＵＰ内のレジスタに
セットして、ＵＰを起動する。ＵＰφ−３０，ＵＰＩ−
３１，ＵＰ２−３２はそれぞれＣｏｄｅ　Ｈｅｍ５０に
格納されている命令の内、ヘッド部分の命令を実行する
データ処理装置であり、ＬＰ２０によってレジスタ４０
゜４１．４２　（ＬＭφ、ＬＭＩ、ＬＭ２）にセットさ
れたゴールの引数とヘッドの引数のユニフィケーション
を行い、結果をＲｅｔｕｒｎ　Ｂｕｓ６０を介してＬＰ
２０に返す。

次に１本実施例を用いて、第２８図に示すプロローグを
実行した時の動作を説明する。

ＯＲ並列を行うためには、同じヘッドを持つクローズの
最大数だけＵＰが必要であるが、本実施例では、同一ヘ
ッドＢが３けしかないので、ＵＰＯ〜２の３ＵＰ　（３
０，３１，３２）Ｌか示してない。

ＬＰ２０は、ゴールＢの引数をＨｅａｐ　Ｈｅｍ　１０
より読み出して、ＵＰφ、ＵＰＩ、ＵＰ２　（３０〜３
２）の引数レジスタ（４０〜４２）に同時にセットする
。即ち、ゴール側の引数を、ＵＰに均等に分配する。そ
して、ＵＰφ３０にはクローズ（２）のベッドのアドレ
スを渡し、ＵＰＩ、２にはそれぞれクローズ（３）、（
４）のヘッドのアドレスを渡して、各ＵＰにＲｅｑｕｅ
ｓｔ　Ｂｕｓ　７０を介して起動をかける。ＵＰφ、Ｕ
ＰＩ、ＵＦ４（３０〜３２）は、同時に独立して、ユニ
フィケーションを開始して、その結果をＲｅｔｕｒｎ　
Ｂｕｓ６０を介してＬＰ２０に報告する。ＬＰ２０は、
プログラム上で最初に書かれてクローズからの応答を最
優先にして、そのクローズ（第２８図では（２）に相当
）のユニフィケーションが成功したならば。

評価すべきゴールをそのクローズの第１ゴール（第２８
図では、Ｂ１に相当）として、ゴール側の引数のセット
とＵＰ３０〜３２の起動を繰り返すことにより、ＯＲ並
列が実現でき、プロローグを高速に実行することが可能
となる。

〔発明の効果〕

本発明によれば、タグ無しデータとタグ付きデータが同
じ語長をとる計算機に於て、タグ無しデータ用命令とダ
ク付きデータ用命令を同じ命令セットとして実行できる
と共に、タグ付きデータ用命令に対しても、タグ無しデ
ータ用命令と同等のアドレッシングモードを提供するこ
とが可能となる。これは、タグ付きデータ用命令で記述
されたプログラムでも、再配置可能であることを意味し
ており、タグ無しデータ用命令とタグ付きデータ用命令
を混在して使用する知識工学向きのプログラムを、より
実用的なものとする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ処理装置の内部
構成のブロック図、第２図は本発明に用いられる汎用レ
ジスタの説明図、第３図は、本発明に用いられるデータ
形式を示す図、第４図はタグ付きデータの具体例を示す
図、第５図は本発明で実行可能な命令のフォーマットを
示す図、第６図は第５図の説明に用いられるアドレッシ
ングモードの詳細を示す図、第７図は第５図に示すディ
スプレースメント（ｄｉｓｐ）の形式を示す図、第８図
はオペランドの詳細を示す図、第９図は本発明が適用さ
れる計算機の全体構成を示す図、第１０図は第１図に示
される命令デコーダの一実施例構成図、第１１図は第１
０図に示すタグ付きデータ用命令検出回路１３３の一実
施例回路図、第１２図は第１図に示すタグとポインタの
分離回路の一具体例回路図、第１３図は第１２図に示す
タグ切り出し回路の一具体例回路図、第１４図は第１２
図に示すポインタ切り出し回路の一具体例回路図、第１
５図は第１図に示すタグ長検出回路の一具体例回路図、
第１６図は第１図に示すタグ切出し回路の一具体例回路
図、第１７図は第１図に示すデータ切出し回路の一具体
例回路図、第１８図は第１図に示す演算器の一具体例回
路図、第１９図は第１図に示す制御回路の内部構成を示
す図、第２０図は第１図に示すエントリ修飾回路の一具
体例回路図、第２１図は第１図に示すタグ判定回路の動
作説明に用いられる論理図、第２２図は第１図に示すジ
ャンプ先修飾回路の内部構成を示す図、第２３図は命令
の具体的な実行例を示す図、第２４図は本発明に用いら
れる命令のオペコードの具体的な実施例を示す図、第２
５図は本発明によるタグ無しデータ用命令の実行例を説
明するのに用いられる各部のデータを示す図、第２６図
は本発明によるタグ付きデータ用命令の実行例を説明す
るのに用いられる各部のデータを示す図、第２７図は本
発明の応用例を示す図、第２８図は第２７図の動作説明
に用いられるプロローグの一例である。１３０・・・命令デコーダ、１６０・・・タグとポイン
タの分離回路、２００・・・タグレジスタ、２１０・・
・ポインタ及びイミデイエイトレジスタ、３７０・・・
タグとポインタの分離回路の制御信号。

Claims

【特許請求の範囲】１、命令と該命令のオペランドとなる基本語長ｎビット
（ｎ≧１６）のデータを格納するメモリ装置と、プログ
ラムカウンタで指示される該メモリ装置のアドレスから
命令を読み出して、該命令を実行する処理装置であって
、該データの内部形式として、ｎビットのデータ中にデ
ータ型を示すフィールド（以下、タグと称す）を持たな
い第１の形式と、ｎビットのデータ中にｋビット（ｋ＜
ｎ）のタグを持ち、該タグによって示される型のデータ
が、タグを除く（ｎ−ｋ）ビットで表現されている第２
のデータ形式と、ｎビットのデータ中にｌビット（ｌ≦
ｋ）のタグを持ち、該タグを除く（ｎ−ｌ）ビットがア
ドレスである第３のデータ形式を有し、該命令の形式と
して、第２或いは第３のデータ形式を処理する命令であ
ることを示すオペコードとｌビットのタグと（ｎ−ｌ）
ビットのアドレス部から成る第１の命令形式と、第２或
いは第３のデータ形式を処理する命令であることを示す
オペコードと、ｋビットのタグと（ｎ−ｋ）ビットのデ
ータ部から成る第２の命令形式が含まれているデータ処
理装置において、オペコードをデコードして第１又は第２の命令形式であ
ることを検出する第１のデコード手段と、該第１のデコ
ード手段によって第１又は第２の命令形式が検出された
場合に、タグとタグ以外の部分を分離する手段と、分離
されたタグを格納するタグ格納手段と、第１と第２の命
令形式を区別する第２のデコード手段と、該第２のデコ
ード手段によって第２の命令形式が検出された場合、タ
グ以外のデータ部分をアドレス計算用として使用するア
ドレス計算手段を設け、該タグ格納手段に格納されたタ
グの値に従って命令を実行するようにしたことを特徴と
するデータ処理装置。２、特許請求の範囲第１項記載の第２のデコード手段は
、タグをデコードすることによって第１と第２の命令形
式を区別するようにしたことを特徴とするデータ処理装
置。３、特許請求の範囲第１項記載のタグとタグ以外の分離
手段は、タグの長さを計算し、この結果に基づきタグと
タグ以外の部分を切り出すようにしたことを特徴とする
データ処理装置。