JPS6235710B2 - - Google Patents
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- JPS6235710B2 JPS6235710B2 JP56107613A JP10761381A JPS6235710B2 JP S6235710 B2 JPS6235710 B2 JP S6235710B2 JP 56107613 A JP56107613 A JP 56107613A JP 10761381 A JP10761381 A JP 10761381A JP S6235710 B2 JPS6235710 B2 JP S6235710B2
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- 239000000872 buffer Substances 0.000 claims description 42
- 230000002457 bidirectional effect Effects 0.000 claims description 27
- 230000000295 complement effect Effects 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 8
- 238000003860 storage Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 27
- 230000007704 transition Effects 0.000 description 11
- 241000282376 Panthera tigris Species 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 230000001934 delay Effects 0.000 description 7
- 238000010606 normalization Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 210000000988 bone and bone Anatomy 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 241000283690 Bos taurus Species 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 229910001374 Invar Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 206010016531 fetishism Diseases 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 239000010902 straw Substances 0.000 description 1
- 230000017105 transposition Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
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- Computing Systems (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
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Description
本発明は、高性能のマイクロプロセツサ集積回
路に関するものである。更に詳細には、本発明
は、トランジスタ・トランジスタ論理（以下
TTL又はT2Lとも呼称する）と集積注入論理（以
下I2Lとも呼称する）との両方を組み込んだマイ
クロプロセツサ集積回路に関するものである。尚
一層詳細には、本発明は、TTL部分とI2L部分と
の間の区分化を改善し、同一の集積回路内に２つ
のタイプの論理が存在することを完全に有効とし
たマイクロプロセツサ集積回路に関するものであ
る。 従来、単一の集積回路内にT2LとI2Lの両方の
論理を組み込んだマイクロプロセツサは公知であ
る。例えば、米国カリフオルニア州、マウンテン
ビユーのフエアチアイルド カメラ アンド イ
ンストルメント コーポレーシヨンから品番9440
として市販されているマイクロプロセツサはこれ
ら両方のタイプの回路を組み込んだものである。
この9440マイクロプロセツサのシステム構成に関
する説明は米国特許第4106090号に記載されてい
る。 本伴出願人の先の出願に係る特願昭56−81925
号は、上掲米国特許に開示されたシステムの性能
特性を著しく改善することを可能にした新たなシ
ステムを提案するものである。本発明は、更に、
この様な新たなシステムをT2L回路とI2L回路と
の両方を組み込んだ集積回路として構成し、T2L
とI2Lとを結合した集積回路の性能を最大限に活
用することを可能とした集積回路を提供するもの
である。 従つて、本発明の目的とするところは、単一の
入力から複数個の出力を与えるI2L回路において
改良した回路及びトランジスタ構成を提供するこ
とである。 本発明の別の目的とするところは、１個のT2L
出力と複数個のI2L入力との間に改良したインタ
ーフエースを提供することである。 本発明の更に別の目的とするところは、集積回
路内部のバス構成内における配線数を減少させた
マイクロプロセツサ集積回路を提供することであ
る。 本発明の更に別の目的とするところは、プログ
ラマブル・ロジツク・アレイ（PLAとも呼称す
る）を組み込むと共に、温度及び電力源変化の影
響を受けにくくしたマイクロプロセツサ集積回路
を提供することである。 本発明の更に別の目的とするところは、基本的
にマイクロプロセツサのレジスタに使用すべく構
成され入力と出力との間の時間遅れを減少させた
フリツプフロツプ回路を提供することである。 本発明の更に別の目的とするところは、記憶回
路を組み込んだレジスタの各ビツトに選択的に指
示可能な出力を有するレジスタ記憶回路を提供す
ることである。 本発明の更に別の目的とするところは、マイク
ロプロセツサ集積回路のタイミング部分に使用す
るマスタースレーブ型フリツプフロツプ回路であ
つて、より広範囲の温度及び電力源に対し改良さ
れた操作上の信頼性を有し、入力側においてより
大きな雑音余裕を有するフリツプフロツプ回路を
提供することである。 本発明の更に別の目的とするところは、最小数
のゲートで構成したサイクル・カウンタを有し、
サイクル数が一定であるか又は可変の多重サイク
ル命令を能率的に実行することを可能としたマイ
クロプロセツサを提供することである。 これらの目的及びそれらと関連する目的は、こ
こに開示するマイクロプロセツサ集積回路及び該
マイクロプロセツサ集積回路内に組み込むべき
種々の回路を使用することによつて達成可能であ
る。本発明の１特徴としては、マイクロプロセツ
サ集積回路が独立したアドレスデータパス及び独
立した演算論理装置（ALUとも呼称する）デー
タパスを具備した中央処理装置（CPUとも呼称
する）を有し、これら両データパスはクロツクサ
イクルの期間中に各々同時操作が可能なものであ
る。各々のデータパスへ及び各々のデータパスか
らアドレス及びデータ情報を入出力する様に情報
バスが接続されている。この情報バスは双方向性
入出力（Ｉ／Ｏ）バツフアを有し、本集積回路の
外部から情報を受けたり送つたりすることを可能
としている。双方向性Ｉ／Ｏマルチプレクサが該
双方向性Ｉ／Ｏバツフアから情報入力を受けかつ
該双方向性Ｉ／Ｏバツフアへ情報出力を供給する
ように接続されている。この双方向性Ｉ／Ｏマル
チプレクサは、更に、前記２つのデータパスで共
用される入力マルチプレクサに情報を供給し、前
記２つのデータパスで共用される出力マルチプレ
クサから情報を受ける様に接続されている。この
双方向性Ｉ／Ｏマルチプレクサは、又、前記共用
される入力マルチプレクサとは別に独立して前記
ALUデータパス内のステータスレジスタへ情報
を供給するように接続されることが望ましい。上
記Ｉ／Ｏバツフアも、又、本マイクロプロセツサ
用の制御装置内のPLAに情報入力を供給する様
に接続されることが望ましい。このＩ／Ｏバツフ
アは、本マイクロプロセツサ内のI2L要素で使用
する為に、T2Lレベル信号をI2Lレベル信号に変
換し、更に本マイクロプロセツサ内のT2L回路で
使用する為、及び、本マイクロプロセツサの外部
で使用する為に本マイクロプロセツサ内のI2L回
路からI2Lレベル出力をT2Lレベル信号に変換す
る。更に、Ｉ／Ｏバツフアは、本マイクロプロセ
ツサ内のT2L論理要素へかつT2L論理要素から
T2Lレベル入力及び出力を受けたり供給したりす
る。 本発明の別の特徴としては、本マイクロプロセ
ツサは、T2L回路とI2L回路との間の改良したイ
ンターフエースを有する点である。該インターフ
エースはT2L出力段を有する。複数個のI2L回路
入力段が前記T2L出力段からの出力を受ける様に
接続されている。この入力段の各々は、ベース
と、所定電位に接続されたエミツタと、複数個の
コレクタとを具備したバイポーラトランジスタを
有している。このバイポーラトランジスタのベー
スは、T2L出力段から出力信号を受ける様に接続
されている。T2L出力段とバイポーラトランジス
タのベースとの間の接続にはベース内に内蔵され
た抵抗要素が含まれている。この抵抗要素は、所
定の導電型の半導体物質から構成された第１ベー
ス部分及び第２ベース部分を有すると共に、前記
第１及び第２ベース部分の横断面積と比較してよ
り制限された横断面積を有し前記所定の導電型の
半導体物質から構成された第３ベース部分を有す
る。この様な構成とすることにより、I2L入力段
の何れかが各入力段に供給されるべき電流を優先
的に流すようにすることを防止することが可能で
ある。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路のALUデータパス内の記憶レジスタ
が複数個の相互接続されたフリツプフロツプ回路
を有する点である。各フリツプフロツプ回路は、
各フリツプフロツプの出力を該出力を受けるべく
接続された２つの位置（ロケーシヨン）の内の所
望の１方に選択的に指示ないし接続させる出力制
御回路を有している。要するに、該出力を受ける
べく接続された前記２つの位置がALUのソース
及びデステイネーシヨン入力端である場合には、
該ALU用のソースマルチプレクサ及びデステイ
ネーシヨンマルチプレクサは各フリツプフロツプ
回路におけるソース及びデステイネーシヨンマル
チプレクサ部分に分割される。記憶レジスタを汎
用の左シフト右シフト用シフトレジスタで構成す
る場合には、複数個のデータ入力トランジスタ及
び各フリツプフロツプ回路に対し関連した制御ト
ランジスタを設けることによつて該レジスタの各
フリツプフロツプ回路へのデータ入力に類似の構
成を与えることができる。 本発明の更に別の特徴は、高速のフイードホワ
ードＤ型フリツプフロツプ回路は、速度が最も重
要である本マイクロプロセツサ集積回路の１部と
して使用されるフリツプフロツプ内の装置遅れを
減少させるという点である。この回路は、第１、
第２及び第３の３個のラツチを有する。第１ラツ
チに対しデータ入力があり、第１ラツチ及び第２
ラツチに対しクロツク入力がある。第３ラツチの
第１出力及び第２出力は、前記Ｄ型フリツプフロ
ツプ回路から信号及びその補数を与える。前記第
１ラツチ内において、第１トランジスタの入力端
は第２トランジスタの入力端と並列接続されてお
り、クロツク入力及びデータ入力と相補的な信号
を受ける。この第１トランジスタの出力端は第３
ラツチの第１出力端に接続されている。第２ラツ
チ内で第３トランジスタの入力端を第４トランジ
スタの入力端に並列接続させることによつて、第
３ラツチの第２出力端に対しても同様のフイード
ホワード構成を与えている。第３トランジスタの
出力端は第３ラツチの第２出力端に接続されてい
る。 本発明の更に別の特徴は、変化することのある
予定電位から調整した電圧を供給すべく接続され
た電圧調整器を設けることによつて、本マイクロ
プロセツサ集積回路内のPLA回路は従来のPLA
回路の温度及び電源依存性を取り除いた点であ
る。予定電位と複数個の並列接続したANDゲー
トの出力端との間に電流源が接続されている。こ
れら複数個のANDゲートの出力の内で選択した
ものが少くとも１個のORゲートへの入力として
与えられる。該少なくとも１個のORゲートの出
力は入力として、該少なくとも１個のORゲート
の出力端とPLA回路の出力端との間に接続され
た出力トランジスタへ供給される。PLAのプロ
グラミングは、ANDゲートとORゲートとの選択
した組み合わせで構成される。この電流源は、制
御入力として電圧調整器から調整した電圧を受け
るべく接続された電流源トランジスタと、該電流
源トランジスタに接続された抵抗とを有する。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路が、マスターフリツプフロツプの１部
を形成する第１及び第２のI2Lトランジスタをク
ロツクパルス源とスレーブフリツプフロツプとの
間に接続させたT2Lマスタースレーブフリツプフ
ロツプ回路を有する点である。この様なI2Lトラ
ンジスタをマスターフリツプフロツプ回路内に使
用することによつて、これらトランジスタのベー
スと本回路の及び入力ダイオードとが容量結
合されてこれらのトランジスタを偶発的にオンさ
せることを防止している。この結合は、電源変動
や高温度状態で悪化する。従来のトランジスタの
代わりにI2Lを使用することによつて、回路の感
度を減少させると共により広範囲の温度範囲に渡
つて操作することを可能とする。このマスタース
レーブフリツプフロツプ回路は、本マイクロプロ
セツサ集積回路を操作する為のタイミング信号を
与える。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路がALUデータパス内に改良したサイ
クルカウンタを有する点である。このサイクルカ
ウンタは、リツプルダウンカウンタとして操作す
べく相互接続された複数個のフリツプフロツプ回
路を有する。各フリツプフロツプ回路の出力端
は、次のフリツプフロツプ回路に接続されてい
て、該次のフリツプフロツプ回路へ２つのクロツ
ク入力を供給する。本マイクロプロセツサ集積回
路は、ALUデータパス内で実行される繰返し操
作の為の少なくとも１個の一定な所定値に前記カ
ウンタをセツトすべく接続された手段と、ALU
データパス内で実行すべき操作に依存する可変値
に前記カウンタをセツトする為の別の手段とを有
する。 以下、添付の図面を参考に本発明の具体的実施
の態様に付き説明する。図面、特に第１図には、
本発明に基づくマイクロプロセツサをブロツク線
図で示してある。該マイクロプロセツサはデータ
パスユニツト１００、制御ユニツト２００、タイ
ミングユニツト３００を有している。情報バス１
０２がデータパスユニツト１００と制御ユニツト
２００とを接続している。制御線３０２がタイミ
ングユニツト３００を制御ユニツト２００に接続
している。制御線２０２及び２０４は制御ユニツ
ト２００とデータパスユニツト１００とを接続し
ており、その詳細に付いては後述する。 データパスユニツト１００は２つの別々のデー
タパス１０４及び１０６を有している。データパ
ス１０４は配線１０８の左側にありALU１１０
を有している。従つて、データパス１０４はその
中を循環する情報に付いて演算及び関連操作を実
行する。便宜上、データパス１０４のことを
ALUデータパスとも呼称する。データパス１０
６は配線１０８の右側にあり、プログラムカウン
タ１１２及びインクリメンタ１１４を有してい
る。データパス１０６は、ALUデータパス１０
４によつてある操作を実行中の所定のマシンサイ
クルの期間中に次の命令のアドレスを選択するこ
とが主要な目的である。従つて、データパス１０
６のことを便宜上アドレスデータパスとも呼称す
る。ALUデータパス１０４とアドレスデータパ
ス１０６とを別々に設けることによつて同一のマ
シンサイクルにおいてフエツチ操作及びALU操
作とをオーバーラツプさせて行なうことができ、
従つて、本マイクロプロセツサの操作の実行速度
を上げることができる。 ALUデータパス１０４に注目すると、情報バ
ス１０２はバス１１８によつてバスレジスタマル
チプレクサ１１６に接続されている。バスレジス
タマルチプレクサ１１６はバス１２２によつてバ
スレジスタ１２０に接続されている。バスレジス
タ１２０及びバスレジスタマルチプレクサ１１６
はALUデータパス１０４とアドレスデータパス
１０６とで共用されており、バスレジスタマルチ
プレクサ１１６の機能はバス１０２上の適当な情
報信号を各データパス１０４及び１０６に送給す
ることである。バス１２４，１２６，１２８及び
１３０はバスレジスタ１２０をソースマルチプレ
クサ１３２及びデステイネーシヨンマルチプレク
サ１３４に接続している。これらのソース及びデ
ステイネーシヨンマルチプレクサ１３２及び１３
４は、種々の入力から夫々のバス１３６及び１３
８を通じてオペランドをALU１１０に供給す
る。バス１４０はALU１１０の出力端１４２と
シフタ１４８とを接続している。シフタ１４８の
１出力端はバス１５２によつてステータスレジス
タ１５０に接続されている。ステータスレジスタ
１５０の別の入力端には情報バス１０２からのバ
ス１５４が接続されている。バス１５６はステー
タスレジスタ１５０の出力端をアドレスデータパ
ス１０６内のバスマルチプレクサ１５８に接続し
ている。シフタ１４８の別の出力端はバス１６０
によつてバスレジスタマルチプレクサ１１６に接
続されると共に、バス１６４によつて５ビツトカ
ウンタ１６２、又バス１６８によつてレジスタフ
アイル１６６に接続されている。５ビツトカウン
タ１６２の出力端は、バス１７０及び１７２によ
つて、夫々、ソースマルチプレクサ１３２及びデ
ステイネーシヨンマルチプレクサ１３４に接続さ
れている。レジスタフアイル１６６の出力端は、
バス１７４及び１７６によつて、夫々、ソースマ
ルチプレクサ１３２及びデステイネーシヨンマル
チプレクサ１３４に接続されている。 バスレジスタ１２０はバス１７８によつてアド
レスデータパス１０６内のバスマルチプレクサ１
５８に接続されている。。バスマルチプレクサ１
５８はバス１８２によつて３状態バツフア１８０
に接続され、かつ、バス１８４によつてインクリ
メンタ１１４に接続されている。３状態バツフア
１８０の出力端はバス１８６によつて情報バス１
０２に接続されている。インクリメンタ１１４の
出力端はバス１８８によつてプログラムカウンタ
１１２に接続されている。プログラムカウンタ１
１２の出力端はバス１９０によつてバスマルチプ
レクサ１５８に接続されており、かつバス１９２
によつてALUデータパス１０４内のソースマル
チプレクサ１３２に接続されている。ALU１１
０の出力端１４２はバス１９４によつてバスマル
チプレクサ１５８に接続されている。後述する或
る種操作に使用される定数は、後述するその目的
の為に特別に設けられたロジツク（論理）回路か
らバス１９６を介してバスマルチプレクサ１５８
に入力として供給される。 制御ユニツト２００は、本マイクロプロセツサ
の操作の為の適当な制御プログラムを内蔵するプ
ログラマブル・ロジツク・アレイ（PLA）２０
６を有する。PLA２０６はバス２０８によつて
情報バス１０２に接続されており、かつバス２１
０によつて39ビツトマイクロプログラムレジスタ
２１２に接続されている。マイクロプログラムレ
ジスタからの制御線２０４は、図示の如く、デー
タパスユニツト１００の種々の機能要素に接続さ
れており、バス２１０を介してレジスタ２１２に
供給される制御プログラム命令に応答して適当な
制御信号を供給する。バス２１４はレジスタ２１
２の別の出力端に接続されてPLA２０６の別の
入力端を形成している。リクエスト線２１６は
PLA２０６の付加的入力端を形成している。命
令レジスタ２１８はバス２２０によつて情報バス
１０２に接続されている。命令レジスタ２１８か
らの出力端を形成している制御信号線２０２は、
図示の如く、データパスユニツト１００の適当な
機能要素に接続されている。命令レジスタ２１８
は、情報バス１０２を介してレジスタ２１８に入
れられたユーザプログラムからの命令に応答して
配線２０２上に制御信号を発生させ、情報バス１
０２、バスレジスタマルチプレクサ１１６及びバ
スレジスタ１２０を介してALUデータパス１０
４内に導入されたデータに関し操作を実行する。 タイミングユニツト３００は所要のタイミング
信号を発生し、データパスユニツト１００や制御
ユニツト２００から受けた制御信号やステータス
信号に応答して、データパスユニツト１００及び
制御ユニツト２００の種々の機能要素を共に機能
させる。タイミングユニツト３００は、タイミン
グ・ストローブ発生器３０６を有している。基本
周波数は、水晶発振器又はその他の適当なクロツ
クパルス源（クロツク３０３で示してある）から
配線３０４上にクロツクパルスとして供給する。
タイミング・ストローブ信号は、発生器３０６内
の基本クロツク周波数を適当に周波数分割するこ
とによつて発生される。内部タイミング信号は、
発生器３０６からバス３０８上に供給される。メ
モリ及びバス制御信号は発生器３０６からバス３
１０上に供給される。制御ユニツト２００及びデ
ータパスユニツト１００の機能要素からのステー
タス信号はバス３１２から発生器３０６に供給さ
れる。 第１図に示した如きシステムの或る特徴は、本
発明のマイクロプロセツサに特別の効果を与える
ものである。バス１６０を介してシフタ１４８に
接続されているので、バスレジスタマルチプレク
サ１１６及びバスレジスタ１２０はジヤンプ操作
の為のアドレス源として機能するこことができ
る。バスレジスタマルチプレクサ１１６が必要で
ある理由は、バスレジスタ１２０がALUデータ
パス１０４とアドレスデータパス１０６の両方の
１部を構成しているからである。第１図に示す如
く、レジスタフアイル１６６は、４個の汎用レジ
スタ、即ちアキユムレータAC０乃至AC３と、２
個の特別目的レジスタ、即ちスタツクポインタ
（SP）とフレームポイタ（FP）から構成されて
いる。浮動小数点操作には32ビツトの数を処理す
る必要がある。この為に、AC0及びAC1レジスタ
は１つとして取り扱われる。１マシンサイクルで
浮動小数点操作を実行する為に、AC1レジスタは
典型的なレジスタとは異なつた構造を有してい
る。このAC1レジスタは汎用左シフト右シフトレ
ジスタで、従来のシフトレジスタと同様の動作を
行なう。又、AC0とAC1レジスタの間に或るロジ
ツクを設ける必要があるが、その詳細については
後述する。このAC0とAC1レジスタ間の関係によ
つて、乗算（MUL）、除算（DIV）、正規化
（NORM）及びパラメータ二重シフトの如き32ビ
ツトのシフトを行なう繰返し命令に対し、極めて
早い実時間を可能としている。AC2とAC3レジス
タは、汎用レジスタとして使用するのみならず、
インデツクスレジスタとしても使用し、又AC3レ
ジスタはサブルーチン結合レジスタとしても使用
される。MUL、DIV、二重シフト及びNORM命
令の如き多重サイクルパラメータ命令は、又、カ
ウンタ１６２がデータパスの１部を形成している
という事によつて簡単化されている。カウンタ１
６２をデータパス内に組み込むということは、こ
の様な繰返し操作を16回PLA２０６内に書き込
むということと比べ、より能率的な乗算及び除算
を行なう為に使用することができるということを
意味する。カウンタ１６２をデータパス内に設け
るということは、現在のサイクルの結果のみなら
ず前のサイクルの結果も演算に使用することが出
来、より能率的な乗算及び除算を行なうことがで
きることを意味するものであつて、その詳細につ
いては後述する。16ビツトバスレジスタ１２０は
２つの８ビツト（１バイト）レジスタに分割され
ており、夫々別個の制御が行なわれる。その結
果、バイト命令の非常に早い実行を行なう為に交
換操作を使用することが可能である。情報バス１
０２及びPLA２０６を使用し、更にリクエスト
線２１６のCON REQを使用することによつた
て、コンソール操作を行なうことができる様に本
システムは構成されている。従来のマイクロプロ
セツサでは、PLAに接続されたコンソールから
制御信号を供給する為の付加線を使用すること、
又はＩ／Ｏないしはメモリ命令を使用することを
必要としていた。コンソール操作の１部には
PLA２０６に内蔵された小さなプログラムを有
しており、該プログラムはPLA２０６の７つの
内部端子を使用して本システム内のデータパスの
約90％のテストを行なう。このテスト機能は、本
システムのユーザがテストを行なう場合、及び第
１図のシステムを有するマイクロプロセツサ集積
回路の製造中にテストを行なう場合の両場面で有
用である。 ソースマルチプレクサ１３２は、マイクロプロ
グラムレジスタ２１２のマイクロプログラム制御
の下で、バス１３６を介してALU１１０に16ビ
ツトのオペランドを供給するソースレジスタを選
択する。このソースレジスタとしては、レジスタ
フアイル１６６中の任意のレジスタ又はアキユム
レータでも良いし、バスレジスタ１２０、プログ
ラムカウンタ１１２、５ビツトカウンタ１６２、
又は16個のゼロであつても良い。デステイネーシ
ヨンマルチプレクサ１３４も又、マイクロプログ
ラムレジスタ２１２によるマイクロプログラム制
御の下で、デステイネーシヨンレジスタを選択
し、このデステイネーシヨンレジスタは別の16ビ
ツトのオペランドをALU１１０に供給し、ALU
操作の結果のデステイネーシヨン、即ち行き先き
を決定する。このデステイネーシヨンレジスタ
も、レジスタフアイル１６６内の任意のレジスタ
又はアキユムレータとすることが可能であり、又
バスレジスタ１２０又は５ビツトカウンタ１６２
とすることも可能である。ユーナリ操作（一義的
な結果を得るのに１個のオペランドのみが必要で
ある演算操作で、例えば否定、補集合の生成、平
方根、移項、逆数等）の場合には、デステイネー
シヨン・オペランドはゼロである。 演算論理ユニツト１１０は２つの16ビツトオペ
ランドに関し９つの異なつた操作を実行し、16ビ
ツトの結果及び４つのステータスフラツグ（キヤ
リー、ゼロ、オーバーフロー及び符号）を発生さ
せる。このうちキヤリー（CARRY）、ゼロ
（ZERO）及び符号のステータスフラツグはシフ
タ１４８で修正される。９つの操作とは、ムーブ
（move）、補数取り（complement；特に１の補
数）、加算（add）、減算（subtract）、インクリメ
ント（increment）、１の補数の加算（add one′s
complement）、否定（negate；特に２の補数）、
アンド（and）及びオア（or）であり、夫々、記
号MOV，COMP，ADD，SUB，INC，ADC，
NEG，AND及びORで表わされる。ALU１１０
の17ビツト出力（即ち、16ビツト及びキヤリー）
はバス１４０を介してシフタ１４８に転送され
る。ALU１１０の16ビツト出力は、更に、書き
込みサイクルにおけるオペランドとしてバスマル
チプレクサ１５８にも送られる。 シフタ１４８は17ビツトの４入力対１出力のマ
ルチプレクサで、ALU１１０からの17ビツト出
力に関し以下の操作の内の１つを実行することが
可能である。即ち、夫等の操作とは、17ビツトと
シフトさせずに通過させること、17ビツトをキヤ
リーによつて左側にローテイト（rotate）させる
こと、17ビツトをキヤリーによつて右側にローテ
イトさせること、16ビツトのワードの２つのバイ
トを交換しキヤリーを変更せずに通過させること
である。禁止（インヒビツト）されない限り、サ
イクルの終端において、シフタ１４８の出力はレ
ジスタフアイル１６６内のデステイネーシヨンレ
ジスタ及びステータスレジスタ１５０のキヤリー
フラツグ内にロード（load）される。 ステータスレジスタ１５０は４個の別々になつ
た１ビツトレジスタを有しており、夫等は、キヤ
リー、オーバーフロー、レジスタを表示する32K
ないし64Kのメモリサイズ、及びトラツプ・エネ
ーブル／デイスエーブル・レジスタである。マイ
クロプロセツサにおいてトラツプ機能をデイスエ
ーブルすることによつて、トラツプ機能無しのシ
ステム用に書かれたプログラムを本システムにか
けることが可能となる。ステータスレジスタ１５
０内のこれらのフラツグの各々は、関連する命令
に特定されたのとは異なつた影響を受ける。これ
らのフラツグはプツシユ・フラツグ（push
flag；PSHF）命令及びポツプ・フラツグ（pop
flag；POPF）命令に関してのみ１つのレジスタ
として扱われる。マスターリセツトによつて導入
されるステータスレジスタ１５０のデフオルト状
態（default state）は32K／64L＝32Kでエネー
ブルトラツプ（ETRP）＝１である。 ５ビツトカウンタ１６２は、乗算、除算、正規
化、及び二重シフト命令の如き同一のマイクロ命
令を多数回繰返さねばならない場合の多重サイク
ル命令に使用される。カウンタ１６２はこれらの
各命令の開始時に適当なカウンタ数と共にロード
され、その回数だけ同一のマイクロ命令を繰返さ
せる。乗算、除算、及び正規化等の命令の場合に
は、その命令によつてカウント数を16又は32等に
固定させることも可能であり、一方パラメータシ
フト命令等の場合には、カウント数をプログラム
化ないし制御可能とすることも可能であるレジス
タフアイル１６６内のカウンタ１６２へ連結する
リンクレジスタは常にAC2レジスタである。パラ
メータシフトの場合には、５ビツトカウンタ１６
２はAC2から入力を受け、一方正規化命令の場合
には、カウンタ１６２はその内容をレジスタAC
２へ供給する。 バスレジスタマルチプレクサ１１６は、バスレ
ジスタ１２０内に格納されるべきデータを選択す
る。バスレジスタ１２０用の２つのデータソース
は情報バス１０２とシフタ１４８である。情報バ
ス１０２はデータソースがマイクロプロセツサの
外部である場合、例えば読み出し、フエツチ、又
はＩ／Ｏデバイス入力サイクルの場合に選択され
る。シフタ１４８が選択されるのは、データソー
スがALUデータパス１０４内のレジスタの１つ
である場合である。 マイクロプログラムの制御下にある場合、任意
の関連サイクルの終端において、バスレジスタ１
２０は、バスレジスタマルチプレクサ１１６によ
つて供給されたデータをラツチする。バスレジス
タ１２０は、ALUデータパス１０４内におい
て、情報バス１０２からデータを直接格納可能な
唯一のレジスタである。 マイクロプログラム制御下において、バスマル
チプレクサ１５８は、バス１８６を介して情報バ
ス１０２に供給されるべきデータを選択する。情
報バス１０２に供給されるべきデータのソースと
しては、殆んどのフエツチサイクルでアドレスを
供給するプログラムカウンタ１１２、メモリサイ
クルにおいてアドレスを供給するバスレジスタ１
２０、メモリ及びＩ／Ｏサイクルにおいてオペラ
ンドを供給するALU１１０、及びプツシユフラ
ツグ型命令においてデータを供給するステータス
レジスタ１５０等がある。バスマルチプレクサ１
５８がデータ又はアドレスを情報バス１０２に供
給している場合には、３状態バツフア１８０はエ
ネーブルされる。そうでない場合には、バツフア
１８０はデイスエーブルされる。 プログラムカウンタ１１２は16ビツトレジスタ
であつて、次の命令のアドレスを保有している。
カウンタ１１２はバス１８８を介してインクリメ
ンタ１１４からアドレスを得る。典型的な、フエ
ツチサイクルにおいて、バスマルチプレクサ１５
８はプログラムカウンタ１１２をその入力として
選択し、プログラムカウンタ１１２の内容はバス
マルチプレクサ１５８及び３状態バツフア１８０
を通つて伝播し、メモリアドレスとして解釈され
る。同時に、その同一のアドレスはインクリメン
タ１１４によつて１だけ増加（インクリメント）
され、サイクルの終端において、インクリメンタ
（PC＋１）の出力はプログラムカウンタ１１２の
中にラツチされる。この時点において、プログラ
ムカウンタは再び次の命令のアドレスを保有す
る。 データパスユニツト１００の構成部品の操作は
制御ユニツト２００によつて支配されている。
PLA２０６はマイクロプログラムを保有してお
り、パイプラインないしマイクロプログラムレジ
スタ２１２は使用中のサイクルで実行中のマイク
ロ命令をラツチし、命令レジスタ２１８は何等か
の命令中に付加的な制御ビツトを供給する。 第１Ａ図は、第１図に示したシステムの１部の
変形例を示している。第１図に示したシステムの
内で第１Ａ図に示していない部分も実際には存在
しており第１図に示した如く接続されている。可
能な場合には、第１Ａ図においても第１図に使用
したものに対応する参照番号を使用してある。第
１Ａ図に示した如く、情報バス１０２は４つのセ
グメント４００，４０２，４０４、及び４０６に
区分されている。双方向性３状態Ｉ／Ｏバツフア
４０５が情報バスセグメント４００と４０２との
間に接続されている。更に、この双方向性Ｉ／Ｏ
バツフア４０５はセグメント４００と４０４との
間にも接続されている。セグメント４０２は、双
方向性Ｉ／Ｏバツフア４０５を双方向性Ｉ／Ｏマ
ルチプレクサ４０８に接続させている。同様に、
セグメント４０４は、双方向性Ｉ／Ｏバツフア４
０５をPLA２０６に接続している。双方向性
Ｉ／Ｏバツフア４０５はセグメント４００を介し
てT2L信号を受けたり供給したりする。バツフア
４０５はT2Lレベル入力信号をI2Lレベル信号に
変換し、セグメント４０２を介して該信号をＩ／
Ｏマルチプレクサ４０８に供給する。バツフア４
０５は、又、I2Lレベル出力信号をT2Lレベル信
号に変換し、該信号をセグメント４００を介して
本発明のマイクロプロセツサ集積回路を有するシ
ステムで該集積回路の外部部分に供給する。バツ
フア４０５は更に、T2Lレベル信号をセグメント
４０４を介してPLA２０６に供給する。Ｉ／Ｏ
マルチプレクサ４０８は、I2Lレベル入力信号を
セグメント４０６、更にバス１１８を介してバス
レジスタマルチプレクサ１１６に供給し、又バス
１５４を介してステータスレジスタ１５０に供給
すると共にバス２２０を介して命令レジスタ２１
８に供給する。バスレジスタマルチプレクサ１１
６、ステータスレジスタ１５０、及び命令レジス
タ２１８は第１図における如く入力情報信号に基
づいて動作する。バスマルチプレクサ１５８はバ
ス４１０によつてＩ／Ｏマルチプレクサ４０８に
接続されている。バスマルチプレクサ１５８は
I2Lレベル出力情報信号をＩ／Ｏマルチプレクサ
４０８に供給してセグメント４０２を介してＩ／
Ｏバツフア４０５に転送し、そこでT2Lレベルに
変換して出力される。 この様に情報バス１０２をセグメント化、即ち
部分化し、双方向性Ｉ／Ｏバツフア及び双方向性
Ｉ／Ｏマルチプレクサを設けることにより、16ビ
ツト幅のバスを情報入力及び出力の両方に対して
本集積回路チツプ内で内部的に使用することがで
き、この目的の為に別々の16ビツトバスを必要と
することがない。この様な構成とすることによつ
て、以下第３図に関し詳説する如く、本集積回路
をT2L部分とI2L部分とにより明確に区分させて
いる。制御線２０４からのBE信号は、Ｉ／Ｏバ
ツフア４０５に指向性制御を与えており、信
号はＩ／Ｏマルチプレクサ４０８に指向性制御を
与えている。 第２図は、単一のマイクロプロセツサ集積回路
５００としての本発明の好適実施例の平面図であ
る。この様な集積回路は、第１図に示したシステ
ム機能を与えるに必要な全ての回路を、１側部が
約0.64cmの寸法を有する単一シリコンチツプ内に
収納している。集積回路５００の端子IB０乃至
IB１５は、第１図にも示した如く情報バス１０
２を構成している。バス制御５２０は、端子Ｗ，
Ｍ，O1、及びO0を有する。外部リクエストバス
５２２はアボート（ABORT）リクエスト端子、
コンソールリクエスト端子、データチヤンネルリ
クエスト端子、及び割込リクエスト端子を有す
る。バスハンドシエイク信号が、バスハンドシエ
イク端子群５２４を構成するクロツク端子CP、
レデイーデータ端子RDYD、バス許可端子BUS
GNT、レデイーアドレス端子RDYA、及びメモリ
レデイー端子MRに供給される。端子５２６は＋
ＶCC電位に接続されている。端子５２８は電流源
ＩINJに接続されている。端子５３０は接地され
ている。ステータス端子５３２は信号を受けてラ
ン、キヤリー、及び割込操作を与える。多重プロ
セサ信号端子群５３４は、マイクロプロセツサ５
００を多重処理モードで操作する場合に必要とさ
れるバスリクエスト信号及びバスロツク信号を供
給する。タイミングストローブ端子５３６は、同
期信号SYN、アドレスストローブ信号STRBA、
及びデータストローブ信号STRBDを与える。 第３図は、本発明のマイクロプロセツサ集積回
路５００の写真複写図である。該回路５００は１
側部が約0.64cmであるが、細部を示す為に拡大し
てある。図示する如く、情報バス１０２が回路５
００の上部右側部に垂直に延在して設けられてい
る。バスマルチプレクサ１５８、プログラムカウ
ンタ１１２、及びインクリメンタ１１４がチツプ
の上部右側角部近傍に配設されている。レジスタ
フアイル１６６がバスマルチプレクサ１５８、プ
ログラムカウンタ１１２及びインクリメンタ１１
４の直下に配設されている。ALU１１０はレジ
スタフアイル１６６の下に設けられている。タイ
ミングユニツト３００はALU１１０の下に設け
てある。制御ユニツト２００は情報バス１０２の
下で上述した他の要素の左側に設けてある。
PLA２０６は、制御ユニツト２００の左側部分
に設けてある。命令レジスタ２１８はチツプ５０
０の上部中央に設けてある。制御ユニツト２００
用の種々の制御回路５０２は、バスマルチプレク
サ１５８、プログラムカウンタ１１２、インクリ
メンタ１１４、レジスタフアイル１６６、ALU
１１０、及びタイミングユニツト３００の直ぐ左
側に配設してある。又、マイクロプログラムレジ
スタ２１２は、Ａレジスタ及びＢレジスタに分割
されている。これら２つのレジスタは、マイクロ
プログラムレジスタ２１２を構成し、夫々、
PLA２０６の右側及び左側に配設されている。 図示した如く、集積回路チツプ５００は、点線
５０４で示したT2L部分と、チツプ５００の残部
から構成されるI2L部分５０８とに分割されてい
る。この様に単一集積回路チツプ内に２つの論理
構成を結合させて存在させることにより、T2L論
理の速度及びパワー上の利点を享有可能であると
共に、I2L論理の集積度上の利点をも享有可能で
ある。これら２つの論理グループの間に独特なイ
ンターフエース回路を設けてあるので、チツプ５
００内で夫等論理同志が互いに働きかける。この
インターフエース回路構成の詳細は第４Ａ図乃至
第４Ｃ図に示してある。T2L出力段５４０は配線
５４２を介してその出力をI2L入力段５４４に供
給する。I2L段５４４の２つを図示してあるが、
この様なI2L入力段５４４は、集積回路チツプ５
００（第３図）内のT2L―I2Lインターフエース
の幾つかに設けられている様にT2L出力段５４０
の出力を受けるべく並列接続されて、例えば、60
個迄設けることが可能である。T2L出力段５４０
のトランジスタＱ１はその第１エミツタをベース
に接続しており、第２エミツタを接地している。
トランジスタＱ１のコレクタはレジスタＲ１によ
つて＋５ボルトのＶCC電位に接続されている。
T2L出力段５４０の出力線５４２は抵抗Ｒ２及び
Ｒ３を介してトランジスタＱ２及びＱ３のベース
に接続されている。トランジスタＱ２及びＱ３の
エミツタは接地されている。トランジスタＱ２及
びＱ３のコレレクタは各々I2Lレベル信号を与え
る。第４Ｂ図は集積回路５００内に設けたトラン
ジスタＱ２の平面図である。Ｎ型領域５４６は、
トランジスタＱ２のエミツタを有しており、該ト
ランジスタの残部を囲撓している。Ｐ型領域Ｑ２
はトランジスタ５４８のベースを有しており、ベ
ース接点５５０によつて配線５４２に接続されて
いる。ベース領域５４８は、図示の如く「犬の
骨」形状をしており、部分５５３及び５５５に比
べ断面積の減少した部分５５２を有している。部
分５５２は、第４Ａ図に示す如く抵抗Ｒ２を形成
するのに十分な抵抗を与えている。「犬の骨」構
造は、抵抗R2，R2、及び点線５５７で示した如
く接続されたその他の同様の抵抗間の相対的差異
を減少させている。Ｎ型領域５５４，５５６、及
び５５８は、夫々、トランジスタＱ２の第１、第
２、及び第３コレクタを形成している。I2L入力
段５４４内にトランジスタＱ２及びその他の同様
なトランジスタを第４Ｂ図に示した如く「犬の
骨」構造にレイアウトすることによつて、トラン
ジスタＱ２，Ｑ３及びその他の同様のトランジス
タのマルチコレクタから供給される出力信号レベ
ルの変動は最小とされている。この様に、単一の
T2L出力端から変動を最小におさえた多数のI2L
レベル信号が得られるので、第３図に示した程度
に複雑なチツプ５００内で信号が「動揺」するこ
とを回避可能である。この様な「犬の骨」構造
は、例えば、第５図のトランジスタＱ１，Ｑ８，
Ｑ１０、及びＱ１２に、又第６図のトランジスタ
Ｑ１（特に、第６Ａ図に示したトランジスタＱ１
のレイアウトに注意）や、第８図のトランジスタ
Ｑ１１に用いられている。これらのトランジスタ
については、更に後述する。 本発明の集積回路を製造するには、例えば発明
者Peltzerの米国特許第3648125号、名称：酸化絶
縁層を有する集積回路の製造方法及びその結果得
られる構造（Method of Fabricating Integrated
Circuits with Oxidized Isolation and The
Resulting Structure）；発明者O′Brienの米国特
許第3962717号、名称：選択的保護環を有し酸化
物分離された集積注入論理（Oxide Isolated
Integrated Injection Logic With Selective
Guard Ring）；発明者O′Brienの米国特許第
3993513号、名称：酸化物分離された縦型バイポ
ーラトランジスタ及び相補型の酸化物分離された
横型バイポーラトランジスタを製造する結合した
方法及びその結果得られる構造（Combined
Method for Fabricating Oxidc―Isolated
Vertical Bipolar Transistors and
Complementary Oxide―Isolated Lateral
Bipolar Transiotors and The Resulting
Structures）等に記載された集積回路製造プロセ
スを基本的に適用可能である。然しながら、同一
の集積回路５００内にT2L部分５０４とI2L部分
５０８とを設ける為にはこれらのプロセスを或る
程度修正する必要がある。特に、拡散、接点及び
相互接続パターンを画定する為に使用されるホト
マスクのセツトは、T2Lの基本原則に従つてレイ
アウトされた集積回路のT2L部分５０４に対応す
る第１部分と、I2L基本原則に従つてレイアウト
された集積回路のI2L部分５０８に対応する第２
部分とを有する。又、本回路におけるT2L部分と
I2L部分に適切な拡散寸法を与える為に拡散温度
及び時間を多少修正する必要性もあり得る。勿
論、この寸法は或る程度I2LやT2Lの基本原則に
よつても規制される。 第５図は、第１図に示したレジスタフアイル１
６６内の双方向性シフトレジスタAC１に使用さ
れる新規な記憶回路６００を示している。トラン
ジスタＱ１のベースは、信号を受ける様に
接続されている。トランジスタＱ１のコレクタ
は、トランジスタＱ２Ａのベース及びトランジス
タＱ１４のコレクタに接続されている。トランジ
スタＱ２Ａのマルチコレクタ、即ち複数コレクタ
を有し、その内の第１マルチコレクタは、トラン
ジスタＱ２Ｂ及びＱ２Ｃの各々の第１マルチコレ
クタに接続されている。トランジスタＱ２Ａの第
２マルチコレクタは、トランジスタＱ２Ｂ及びＱ
２Ｃの各々の第２マルチコレクタに接続されてい
る。トランジスタＱ２Ａのベースは、トランジス
タＱ３の第３マルチコレクタに接続されている。
トランジスタＱ３の第２マルチコレクタはトラン
ジスタＱ２Ｂのベースに接続されており、該ベー
スは更にトランジスタＱ１５のコレクタに接続さ
れている。トランジスタＱ３の第１マルチコレク
タはトランジスタＱ２Ｃのベースに接続されてお
り、該ベースはトランジスタＱ１６のコレクタに
も接続されている。トランジスタＱ３の第４マル
チコレクタはトランジスタＱ６のベースに接続さ
れており、該ベースはトランジスタＱ７の第１マ
ルチコレクタにも接続されている。トランジスタ
Ｑ２Ａ，Ｑ２Ｂ、及びＱ２Ｃの第２マルチコレク
タは、全て、トランジスタＱ４及びＱ８の第１マ
ルチコレクタ及びトランジスタＱ３のベースに接
続されている。トランジスタＱ４の第２マルチコ
レクタ、及びトランジスタＱ２Ａ，Ｑ２Ｂ、及び
Ｑ２Ｃの第１マルチコレクタは全てトランジスタ
Ｑ５のベースに接続されている。トランジスタＱ
４の第３マルチコレクタは、トランジスタＱ６の
第２マルチコレクタとトランジスタＱ７のベース
との共通接続点に接続されている。トランジスタ
Ｑ５のコレクタは、トランジスタＱ８の第２コレ
クタとトランジスタＱ４のベースとの共通接続点
に接続されている。トランジスタＱ７の第１マル
チコレクタは、トランジスタＱ３の第４マルチコ
レクタとトランジスタＱ６のベースとの共通接続
点に接続されている。トランジスタＱ７の第２マ
ルチコレクタは、トランジスタＱ１０のコレクタ
とトランジスタＱ９のベースとの共通接続点に接
続されている。トランジスタＱ７の第３マルチコ
レクタは、トランジスタＱ１２のコレクタとトラ
ンジスタＱ１１のベースとの共通接続点に接続さ
れている。トランジスタＱ１３の第１マルチコレ
クタは、第５図に示したトランジスタＱ２Ｂに対
応するレジスタAC１のビツト０位置におけるト
ランジスタのベースに接続されている。トランジ
スタＱ１３の第２マルチコレクタは、第５図に示
したトランジスタＱ２Ｃに対応するレジスタAC1
のビツト２位置におけるトランジスタのベースに
接続されている。第５図中、幾つかのトランジス
タのベースに接続された接続線６０１の各々は、
注入電流源に接続されており、この様な注入電流
源としては、第４Ａ図に示した抵抗電流源や、従
来公知なタイプのPNP電流源がある。 配線６０２を介してクロツク信号１がビ
ツト６００におけるトランジスタＱ８のベースに
与えられる。配線６０４は、トランジスタＱ１４
のベースを入力マルチプレクサ（不図示）に接続
しており、該入力マルチプレクサは配線６０４を
介して1制御信号を供給する。配線６０６
は、トランジスタＱ１５のベースに接続されてお
り、ビツト６００に供給されるべきデータの１つ
のタイプを表わす制御信号を供給する。配
線６０８は、トランジスタＱ１６のベースに接続
されており、制御信号を供給する。配線６
１０は、トランジスタＱ２Ｃのベースを図示した
トランジスタＱ１３に対応するレジスタAC１の
ビツト０位置におけるトランジスタの第２コレク
タに接続させている。配線６１２及び６１４は、
トランジスタＱ１０及びＱ１２のベースをデユア
ルセレクト信号１及び１の信号源に
夫々接続させている。配線６１６及び６１８は、
図示したAC１ビツト６００からのデユアルポー
トのマルチプレクスされる出力端を形成してい
る。これらの配線はアキユムレータ間においても
共有され、別個のマルチプレクサ群を使用する代
わりに出力リード線の数を２つに迄減少させてい
る。配線６２０は、トランジスタＱ２Ｂのベース
をレジスタAC１のビツト２位置におけるトラン
ジスタＱ１３のコレクタに接続させている。トラ
ンジスタＱ１乃至Ｑ１６のエミツタは全て接地さ
れている。トランジスタＱ１は、配線６２１を介
して入力に対するインバータを形成してい
る。トランジスタＱ２Ａ乃至Ｑ２Ｃ及びＱ１４乃
至Ｑ１６は、ビツト６００に対する入力データマ
ルチプレクサ６２２を形成している。トランジス
タＱ３乃至Ｑ８は、米国カリフオルニア州マウン
テンビユーのフエアチアイルド カメラ アンド
インストルメント コーポレーシヨンからも購
入可能であり市販されている74LS74型フリツプ
フロツプ集積回路に用いられているものに対応
し、フエアチアイルドから1978年に出版された
“TTLデータブツク（TTL Data Book）”に記載
されているＤフリツプフロツプ回路を形成してい
る。トランジスタＱ９乃至Ｑ１２はビツト６００
に対する出力マルチプレクサ６２３を形成してい
る。１個の入力情報源のみを有する第５図の回路
は、レジスタフアイル１６６（第１図）内のAC
０，AC2，AC３、スタツクポインタ及びフレー
ムポインタレジスタにも使用されている。 第５Ａ図は１組の波形線図を示しており、第５
図に示したビツト６００の動作を理解する上で有
用である。1波形６３０は、トランジスタＱ
３乃至Ｑ８から成るＤフリツプフロツプへのクロ
ツクパルス入力を示している。内部的には、この
フリツプフロツプは74LS74型フリツプフロツプ
と同じ動作を行うが、その動作に付いてはこれ以
上詳説しない。入力及び出力マルチプレクサ６２
２及び６２３が存在するので、ビツト６００内に
格納された信号の信号源及びそれら信号のデステ
イネーシヨン（行き先き）はAC1レジスタの動作
の必要に応じて可変である。1信号、
信号、信号は夫々配線６０４，６０
６、及び６０８を介して供給される信号で波形６
３２で表わしてある。これらの信号は、ビツト６
００の入力データマルチプレクサ６２２へのデー
タ入力を制御する為の制御信号である。各場合
に、活性状態においては選択された制御線は低状
態にあり、選択されない制御線は両方共高状態に
ある。波形６３４は、波形６３２で表わされた制
御信号の何れかが入力データマルチプレクサ６２
２に供給されたかによつて、配線６２１，６２０
又は６１０を介してのデータ入力を表わす。これ
らのデータ入力とは、シフトされた和
（）、AC1レジスタのビツト２位置における
トランジスタＱ１３に対応するトランジスタから
の出力、又はAC1レジスタのビツト０位置におけ
る対応するトランジスタのデータ出力である。波
形６３６及び６３８は、夫々、Ｄフリツプフロツ
プのトランジスタＱ６のコレクタにおけるＱ出力
及びトランジスタＱ７のコレクタにおける出力
を表わしている。波形６４０は、Ｄフリツプフロ
ツプの出力が第１図に示したソースマルチプレ
クサ１３２か又はデステイネーシヨンマルチプレ
クサ１３４のどちらに供給されるかによつて、配
線６１２上のソース出力制御信号１か又は
配線６１４上のデステイネーシヨン出力制御信号
１かを表わす。波形６４２は、ソース出力
かデステイネーシヨン出力のどちらかが選択され
ることによつて、トランジスタＱ９か又はＱ１１
かのコレクタにおける出力を表わす。 第６図は、PLA２０６の出力側に使用される
高速フイードホワードＤ型フリツプフロツプの回
路図である。この回路７００は、制御論理５０２
及びＡレジスタ２１２（第３図）内のＤ型フリツ
プフロツプにも使用されている。トランジスタＱ
１は、そのベースがクロツクタイミングストロー
ブ発生器３００からクロツク信号を受ける
様に接続されている。トランジスタＱ１の第１マ
ルチコレクタは、トランジスタＱ４及びＱ９のベ
ースに接続されている。第２マルチコレクタは、
トランジスタＱ３及びＱ８のベースに接続されて
いる。フリツプフロツプ７００のＤ入力端は、ト
ランジスタＱ２のベースに接続されている。フリ
ツプフロツプ７００が集積回路５００内のどこに
使用されるかによつて、Ｄ入力は信号DCON，
SCON，SL８９，INC，MAR，μRR／Ｗ，０
２，０１，００の内から適宜選択される。トラン
ジスタＱ２の第１マルチコレクタは、トランジス
タＱ３及びＱ８のベースに接続されている。トラ
ンジスタＱ４の第１マルチコレクタは、トランジ
スタＱ３及びＱ８のベースに接続されている。ト
ランジスタＱ４の第２マルチコレクタ及びトラン
ジスタＱ２の第２マルチコレクタは、トランジス
タＱ５のベースに接続されている。トランジスタ
Ｑ５のコレクタはトランジスタＱ４のベースに接
続されている。トランジスタＱ６のベースは、ト
ランジスタＱ７及びＱ８の第１マルチコレクタか
ら入力を受けるべく接続されている。トランジス
タＱ６の第１マルチコレクタはトランジスタＱ７
のベースに接続されている。トランジスタＱ９の
第２マルチコレクタは、トランジスタＱ７のベー
スに接続されている。トランジスタＱ６の第２マ
ルチコレクタは、トランジスタＱ９の第１マルチ
コレクタと共にフリツプフロツプ７００の出力
端を形成している。トランジスタＱ７の第２マル
チコレクタは、トランジスタＱ８の第２マルチコ
レクタと共に、Ｄフリツプフロツプ７００のＱ出
力端を形成している。トランジスタＱ１乃至Ｑ７
のエミツタは、配線７０２で接続されている。ト
ランジスタＱ８及びＱ９のエミツタも接地されて
いる。トランジスタＱ２乃至Ｑ８のベースは各々
番号７０３で示した如く注入電流源に接続されて
いる。 この回路においては、トランジスタＱ３と並列
接続してトランジスタＱ８を設けることにより、
Ｄフリツプフロツプ７００のＱ出力はフイードホ
ワードされ、かつトランジスタＱ１のベースにお
けるクロツク信号のＱ出力端への転送を高値から
低値への信号遷移に関し２つの装置遅れ（即ち、
トランジスタＱ１及びＱ８）に減少させている。
トランジスタＱ８を設けない場合には、４つの装
置遅れがあることになる。出力端に関しても、
トランジスタＱ４と並列接続してトランジスタＱ
９を設けることによつて同様の速度上の効果が得
られる。 集積回路５００内のどこにフリツプフロツプ回
路７００を使用するかによつて、Ｑ出力と出力
とは、夫々μRDCONと信号、μ
RSCONと信号、μRSL８９と８
９信号、信号（この場合には端子不使
用）、μRMARと信号、μＲ／RWと
Ｒ／RW信号、μRO２と２信号、μRO１
と１信号、又はμRO０と０信号とを
表わす。 第６Ａ図は、集積回路５００内のＤ型フリツプ
フロツプ回路７００のレイアウトを示す平面図で
ある。トランジスタＱ１乃至Ｑ９の各々を表示し
てある。トランジスタＱ２とＱ４の第２マルチコ
レクタは夫等の第１マルチコレクタの大きさの２
倍の大きさであり、トランジスタＱ１及びＱ５の
コレクタ７０４は、例えば、トランジスタＱ３の
コレクタの大きさの２倍の大きさであることに注
意すべきである。更に、トランジスタＱ６乃至Ｑ
９の第２マルチコレクタ７０６は、夫等の第１マ
ルチコレクタの大きさの６倍の大きさである。 ２倍の大きさのコレクタを設けてある箇所は、
１個のデバイスないしトランジスタが他の２個以
上のデバイスを駆動する箇所である。６倍の大き
さのコレクタはバス型の構造を駆動する為であ
る。同様のレイアウトを本発明におけるその他の
I2L回路にも用いている。 第６Ｂ図に示した波形線図は、高速フイードホ
ワードＤ型フリツプフロツプ回路７００の動作を
更に理解する為に有用である。波形７１０はこの
フリツプフロツプ回路内のトランジスタＱ１のベ
ースに印加されるクロツク信号を表わして
いる。波形７１２はこのフリツプフロツプへのデ
ータ入力でトランジスタＱ２のベースに供給され
る。波形７１４及び７１６は、夫々、フリツプフ
ロツプ７００のＱ出力及び出力を表わしてい
る。図示した如く、波形７１０の高値から低値へ
の遷移７１８でデータ波形７１２のサンプリング
を開始する。この時にＱ出力７１４は低値でデー
タ入力７１２は高値であるので、低値から高値へ
の遷移７２０は３装置遅れ後にＱ出力波形７１４
上に現われる。同様に、出力波形７１６は、波
形７１０の高値から低値への遷移７１８よりも２
装置遅れ後に高値から低値への遷移７２２を有す
る。クロツク波形７１０の次の高値から低値への
遷移７２４はデータの別のサンプリングを開始さ
せる。この時点で、データ波形７１２は低値であ
り、Ｑ出力波形７１４における高値から低値への
遷移７２６が２装置遅れ後に発生する。出力波
形７１６内の低値から高値への遷移７２８は、ク
ロツク波形７１０の高値から低値への遷移７２４
後３装置遅れで発生する。フイードホワードデバ
イスＱ８及びＱ９を設けない場合には、波形７１
４及び７１６は前述した如く更に装置遅れがある
ので全体として右側にシフトされることになる。 第７図は、チツプのPLA２０６及び種々のそ
の他の部分の入力バツフア８００を示している。
前の場合と異なり、回路８００はT2L技術を用い
て構成してある。ダイオードＤ１は、端子８０２
からトランジスタＱ５のベースへ入力を供給すべ
く接続されている。トランジスタＱ５への別の入
力は抵抗Ｒ１を介してそのベースに供給される。
トランジスタＱ５の第１エミツタはそのベースに
接続されている。トランジスタＱ５の第２エミツ
タはトランジスタＱ６のベースに接続されてお
り、かつ抵抗Ｒ２を介して接地されている。トラ
ンジスタＱ５の出力はそのコレクタからトランジ
スタＱ４のベースに供給される。トランジスタＱ
４のベースへの別の入力は端子８０８から抵抗Ｒ
３を介して供給される。トランジスタＱ６の第１
エミツタはそのベースに接続されている。抵抗Ｒ
４は接地とトランジスタＱ６の第２エミツタとの
間に接続されている。トランジスタＱ６のコレク
タは、抵抗Ｒ５を介して端子８０９に接続される
一方、トランジスタＱ７のベースに接続されてい
る。抵抗Ｒ４は接地とトランジスタＱ１のベース
との間に接続されている。トランジスタＱ１の第
１エミツタはそのベースに接続されており、その
第２エミツタは接地接続されている。トランジス
タＱ１のコレクタはPLA２０６へTBX信号を供
給すべく接続されている。ダイオードＤ２はトラ
ンジスタＱ１のコレクタをトランジスタＱ３のエ
ミツタに接続している。トランジスタＱ３のエミ
ツタは抵抗Ｒ６を介してベースに接続されてい
る。トランジスタＱ４のエミツタも又トランジス
タＱ３のベースに接続されている。トランジスタ
Ｑ３及びＱ４のコレクタは端子８１０に接続され
ている。トランジスタＱ７の第１エミツタはその
ベースに接続されている。抵抗Ｒ７は接地とトラ
ンジスタＱ７の第２エミツタとの間に接続されて
いる。トランジスタＱ７のコレクタはトランジス
タＱ８のベースに接続されている。端子８１２
は、抵抗Ｒ１１を介してトランジスタＱ８のベー
スに接続されている。トランジスタＱ８のエミツ
タはトランジスタＱ９のベースに接続されてい
る。トランジスタＱ９のエミツタは、抵抗Ｒ８を
介してベースに接続されている。トランジスタＱ
８及びＱ９のコレクタは共に端子８１４に接続さ
れている。トランジスタＱ７の第２エミツタはト
ランジスタＱ２のベースに接続されている。トラ
ンジスタＱ２の第１エミツタはそのベースに接続
されており、第２エミツタは接地されている。ト
ランジスタＱ２のコレクタは配線８１６に接続さ
れており、該配線８１６は入力をPLA２０
６に供給する。配線８１６は、ダイオードＤ３及
び抵抗Ｒ９を介して端子８１８に接続されてい
る。ダイオードＤ４及び抵抗Ｒ９を介して信
号が端子８１８に供給される。抵抗Ｒ９、ダイオ
ードＤ５及び抵抗Ｒ１０は接地と端子８１８との
間に接続されている。トランジスタＱ１０のベー
スは抵抗Ｒ１０とダイオードＤ５との間に接続さ
れている。トランジスタＱ１０の第１エミツタは
そのベースに接続されている。トランジスタＱ１
０の第２エミツタは接地されている。トランジス
タＱ１０のコレクタは、制御論理５０２、バスマ
ルチプレクサ１５８、及びデータ入力端の各々の
内のI2L回路要素にIBX信号を供給する。 第７Ａ図の波形線図は、第７図の回路の動作を
理解するのに有用である。波形８３０は該回路の
端子８０２における入力を表わしている。波形８
３２はこの回路からPLA２０６に供給される
出力を表わしており、該波形８３２は端子
８０２で２装置遅れ後に入力８３０をトラツクす
る。波形８３４は回路８００のPLA２０６への
TBBX出力を表わしている。波形８３４は３装置
遅れをもつて波形８３０を逆極性でトラツクす
る。波形８３６は信号を表わしており、該信
号は低値状態で活性である。波形８３８は回路８
００からのIBX出力信号を表わしており、第８図
の回路９００に供給される。 第８図は、TTL出力バツフアセル９００の回
路を示している。IBX信号は配線９０２を介して
トランジスタＱ１１のベースに供給される。端子
９０４は抵抗Ｒ１２を介してトランジスタＱ１１
のベースに接地されている。トランジスタＱ１１
のエミツタは接地されている。トランジスタＱ１
１のコレクタはトランジスタＱ１６のベースに接
続されている。端子９０６は抵抗Ｒ１３を介して
トランジスタＱ１６のベースに接続されている。
トランジスタＱ１６の第１エミツタはそのベース
に接続されており、第２エミツタは接地されてい
る。トランジスタＱ１６のコレクタはトランジス
タＱ１２のベースに接続されている。配線９０８
はダイオードＤ７を介してトランジスタＱ１２の
ベースにBE信号を供給する。端子９１０は抵抗
Ｒ１４を介してトランジスタＱ１２のベースに接
続されている。トランジスタＱ１２の第１エミツ
タはそのベースに接続されており、第２エミツタ
はトランジスタＱ１５のベースに接続されてい
る。トランジスタＱ１２の第２エミツタは抵抗Ｒ
１５を介して接地接続されている。トランジスタ
Ｑ１２のコレクタはトランジスタＱ１３のベース
に接続されている。トランジスタＱ１３のベース
及びトランジスタＱ１２のコレクタはダイオード
Ｄ８を介してBE信号を受けるべく接続されてお
り、かつ抵抗Ｒ１６によつて端子９１２に接続さ
れている。トランジスタＱ１３の第１エミツタは
そのベースに接続されている。トランジスタＱ１
３の第２エミツタはトランジスタＱ１４のベース
に接続されると共に、抵抗Ｒ１７を介して接地接
続されている。トランジスタＱ１３のコレクタ及
びトランジスタＱ１４のコレクタは共に接続さ
れ、抵抗Ｒ１８を介して端子９１４に接続されて
いる。トランジスタＱ１４のエミツタはトランジ
スタＱ１５のコレクタに接続されている。トラン
ジスタＱ１５の第１エミツタはそのベースに接続
されており、第２エミツタは接地されている。端
子９１６は回路９００からの出力として与えられ
た信号を供給する。 第８Ａ図に示した波形線図は出力セル９００の
動作を理解する上で有用である。波形９５０は入
力IBX信号である。波形９５２は出力信号
で、IBX入力波形９５０を逆極性でトラツクして
おり、BE波形９５４が低値状態にある場合には
出力９５２は３状態にある。 第９図は、PLA２０６に使用するPLA回路１
０００を示している。第７図に示した端子８１８
はダイオードＤ１を介してトランジスタＱ１のベ
ースに入力を供給する。トランジスタＱ１のベー
スへの入力は更にトランジスタＱ２のエミツタか
ら抵抗Ｒ４を介して供給される。トランジスタＱ
２のベース及びトランジスタＱ３のベースはトラ
ンジスタＱ４のコレクタに接続されている。トラ
ンジスタＱ４のエミツタは接地されている。トラ
ンジスタＱ４のベースは抵抗Ｒ３を介して接地接
続されており、抵抗Ｒ２及びダイオードＤ２，Ｄ
３，Ｄ４を介してトランジスタＱ２のベースに接
続されている。抵抗Ｒ１は、トランジスタＱ２及
びＱ３のコレクタと夫等のベースとの間に接続さ
れている。トランジスタＱ１の第１エミツタは抵
抗Ｒ５によつてトランジスタＱ５のベースに接続
されている。トランジスタＱ５のエミツタの１方
はそのベースに接続されており、他方のエミツタ
は接地されている。トランジスタＱ１の第１エミ
ツタは抵抗Ｒ５及びＲ６を介して接地接続されて
いる。 PLA回路１０００の部分１００２は電圧調整
器として動作する。部分１００４は電流源として
動作する。抵抗Ｒ４乃至Ｒ４Ｎは高温度抵抗係数
を有し、電圧調整器部分１００２は出力線１００
５での電圧を調整し、抵抗で何が起こつているか
をトラツクし、ダイオードＤ１での電圧降下を制
御する。ダイオードＤ１，Ｄ５及びDXはANDゲ
ートを形成し、同様なANDゲートを１００６で
示してある。PLA内に、これらのANDゲートを
形成する為のデバイスの選択はPLAプログラム
に依存する。トランジスタＱ１及びＱ１Ｎの第１
エミツタは互いに接続されてORゲートを形成し
ている。PLAプログラムに応じてこの様な接続
は選択的になされ得る。トランジスタＱ５のコレ
クタは、PLA回路からの出力をマイクロプログ
ラムレジスタＡ又はＢ（第３図中の２１２）に供
給する。 第１０図は、第１図に示したクロツクタイミン
グ・ストローブ発生器３００及びマイクロプログ
ラムレジスタ２１２内に使用されるマスタースレ
ーブフリツプフロツプ回路１１００を示してい
る。端子１１０１における入力はダイオードＤ
３を介してトランジスタＱ１のベースに供給され
る。端子１１０３における同様の入力はダイオ
ードＤ４を介してトランジスタＱ２のベースに供
給される。入力が端子１１０２に供給され
てトランジスタＱ１及びＱ２のエミツタに供給さ
れる。トランジスタＱ１のコレクタはダイオード
Ｄ１９を介してトランジスタＱ１７のベースに出
力を与える。トランジスタＱ１のコレクタはダイ
オードＤ８及び抵抗Ｒ１によつてＶCC端子１１０
４に接続されている。ダイオードＤ６は抵抗Ｒ１
を介してトランジスタＱ２のベースをＶCC端子１
１０４に接続している。同様に、トランジスタＱ
２のコレクタはダイオードＤ２０を介してトラン
ジスタＱ１８のベースに入力を供給する。トラン
ジスタＱ２のコレクタはダイオードＤ７及び抵抗
Ｒ２を介してＶCC端子に接続されている。ダイオ
ードＤ５は抵抗Ｒ２を介してトランジスタＱ１の
ベースをＶCC端子１１０４に接続している。トラ
ンジスタＱ１７の第１エミツタはそのベースに接
続され、その第２エミツタはトランジスタＱ１１
のに接続され、更に、抵抗Ｒ３を介して接地接続
されている。トランジスタＱ１７のコレクタはト
ランジスタＱ１５のベースに接続されている。ト
ランジスタＱ１１の第１エミツタはそのベースに
接続されている。トランジスタＱ１１の第２エミ
ツタは接地されている。トランジスタＱ１１のコ
レクタは本回路のＱ出力端子１１０６に接続され
ており、ダイオードＤ１３を介してトランジスタ
Ｑ１５のエミツタに接続されると共に、ダイオー
ドＤ２１を介してトランジスタＱ１８のベースに
接続されている。トランジスタＱ１５のコレクタ
はＶCC端子１１０８に接続されている。抵抗Ｒ４
は、ＶCC端子１１０８をトランジスタＱ１５のベ
ースにかつトランジスタＱ１７のコレクタに接続
させている。抵抗Ｒ５はＶCC端子をトランジスタ
Ｑ１７のベースに接続している。ダイオードＤ２
１及びＤ２２はスレーブフリツプフロツプを形成
する為のフイードバツク路を与えている。 トランジスタＱ１８の第１エミツタはそのベー
スに接続されている。トランジスタＱ１８の第２
エミツタはトランジスタＱ１２のベースに接続さ
れ、又抵抗Ｒ６を介して接地接続されている。ト
ランジスタＱ１８のコレクタはトランジスタＱ１
６のベースに接続されている。トランジスタＱ１
２の第１エミツタはそのベースに接続されてい
る。トランジスタＱ１２の第２エミツタは接地さ
れている。トランジスタＱ１２のコレクタはフリ
ツプフロツプ１１００の出力端子１１１０に接
続されている。トランジスタＱ１２のコレクタは
ダイオードＤ１４を介してトランジスタＱ１６の
エミツタに接続されており、かつダイオードＤ２
２を介してトランジスタＱ１７のベースに接続さ
れている。トランジスタＱ１６のコレクタはＶCC
端子１１０８に接続されている。抵抗Ｒ７はＶCC
端子１１０８をトランジスタＱ１６のベースに接
続している。抵抗Ｒ８はＶCC端子１１０８をトラ
ンジスタＱ１８のベースに接続している。 第１０Ａ図の波形線図は、第１０図のマスター
スレーブフリツプフロツプ回路１００の動作を理
解する上で有用である。波形１１２０及び１１２
２は、夫々、フリツプフロツプ回路１１００への
入力及び入力である。波形１１２４は本フリ
ツプフロツプ回路の端子１１０２におけるクロツ
ク入力である。波形１１２６及び１１２８は、
夫々、本フリツプフロツプ回路の端子１１１０及
び１１０６における出力及びＱ出力である。
入力が低値の場合にＱ出力は高値になり、入力
が低値の場合に出力が高値になる。 第１１Ａ図及び第１１Ｂ図は、集積回路チツプ
５００（第３図）の形に構成されたカウンタ１６
２（第１図）を示している。カウンタ１６２は、
正端でトリガーされリツプルダウンカウンタとし
て相互に接続された５つのＴ型フリツプフロツプ
回路１２００，１２０２，１２０４，１２０６，
１２０８、及び最大桁ビツトとして使用されるラ
ツチ１２１０を有する。Ｔ型フリツプフロツプ１
２００乃至１２０８の各々は、夫々の関連した論
理回路１２１２，１２１４，１２１６，１２１
８，１２２０を有している。論理回路１２１２乃
至１２２０の各々はNANDゲート１２２２を有し
ており、NANDゲート１２２２の出力端はそれに
関連したフリツプフロツプ回路１２００乃至１２
０８のセツト端子に接続されている。NANDゲー
ト１２２２の１入力はインバータ１２２４の出力
で与えられる。他の入力はインバータ１２２６の
出力で与えられる。ORゲート１２２８の出力端
はそれに関連したフリツプフロツプ１２００乃至
１２０８のリセツト端子に接続されている。OR
ゲート１２２８への１入力はインバータ１２３０
の出力で与えられ、第２の入力はインバータ１２
３２の出力で与えられ、又第３の入力はNANDゲ
ート１２３４の出力で与えられる。インバータ１
２２６及び１２３６はNANDゲート１２３４へ入
力を供給する。インバータ１２３６の入力端はイ
ンバータ１２２４の出力を受ける様に接続されて
いる。インバータ１２２４の入力端は15信
号を受ける様に接続されている。インバータ１２
２６の入力端は信号を受ける様に接続され
ている。インバータ１２３０の入力端は、
LDC32信号を受ける様に接続されており、イン
バータ１２３２の入力端はLDC16信号を受ける
様に接続されている。論理回路１２１４乃至１２
２０内の対応するインバータは同様に接続されて
いるが、論理回路１２１４内のインバータ１２２
４は14信号を受ける様に接続されており、
論理回路１２１６内のインバータ１２２４は
13信号を受ける様に接続されており、論理
回路１２１８内のインバータ１２２４は12
信号を受ける様に接続されており、論理回路１２
２０内のインバータ１２２４は１１信号を
受ける様に接続されている。又、論理回路１２２
０内のNANDゲート１２２２の出力はORゲート
１２４０の１入力を形成している。ORゲート１
２４０へのもう１つの入力端はインバータ１２４
２の出力を受けるべく接続されており、該インバ
ータ１２４２の入力端は16信号を受けるべ
く接続されている。ORゲート１２４０の出力端
はフリツプフロツプ１２０８のセツト端子に接続
されている。フリツプフロツプ１２００の端子
T1及びT2はインバータ１２４４の出力を受ける
べく接続されており、該インバータ１２４４への
入力は信号である。フリツプフロツプ１
２００のＱ出力端はフリツプフロツプ１２０２へ
入力Ｔ１及びＴ２を供給する。フリツプフロツプ
１２００の出力端はインバータ１２４６への入
力を与える。インバータ１２４６の出力端は
NANDゲート１２４８の１入力端に接続されてい
る。NANDゲート１２４８へのもう１つの入力は
インバータ１２５０の出力で与えられ、該インバ
ータ１２５０は信号を受ける様に接続され
ている。NANDゲート１２４８の出力は15信号
である。インバータ１２４６の出力は又インバー
タ１２５５への入力として供給される。インバー
タ１２５５の出力端はインバータ１２５９の入力
端に接続されている。フリツプフロツプ１２０２
のＱ出力は、フリツプフロツプ１２０４への入力
Ｔ１及びＴ２として供給される。フリツプフロツ
プ１２０２の出力はインバータ１２５４への入
力として供給される。フリツプフロツプ１２０２
の出力は又NANDゲート１２５２への入力とし
て供給される。インバータ１２５４の出力は
NANDゲート１２５６への１入力を形成する。
NANDゲート１２５６へのもう１つの入力は、イ
ンバータ１２５８の出力で与えられ、該インバー
タ１２５８の入力端は信号を受ける様に接
続されている。フリツプフロツプ１２０４のＱ出
力端はフリツプフロツプ１２０６へ入力Ｔ１及び
Ｔ２を与える。フリツプフロツプ１２０４の出
力はインバータ１２６０に供給され、又１入力と
してNANDゲート１２５２へ供給される。インバ
ータ１２６０の出力はNANDゲート１２６２への
１入力を形成する。NANDゲート１２６２へのも
う１つの入力はインバータ１２６４の出力で与え
られ、該インバータ１２６４は信号を受け
る様に接続されている。インバータ１２６２の出
力は13信号である。インバータ１２０６のＱ出
力はフリツプフロツプ１２０８へT1入力及びT2
入力を与える。フリツプフロツプ１２０６の出
力はインバータ１２６６へ入力を与え、第３の入
力としてNANDゲート１２５２に供給される。イ
ンバータ１２６６の出力はNANDゲート１２６８
への１入力を与える。NANDゲート１２６８への
もう１つの入力はインバータ１２７０の出力で与
えられ、該インバータ１２７０の入力は信
号である。NANDゲート１２６８の出力は12信
号である。フリツプフロツプ１２０８の出力は
インバータ１２７２へ入力を与えると共に、
NANDゲート１２５２へもう１つの入力を与え
る。インバータ１２７２の出力はNANDゲート１
２７４への１入力を形成する。NANDゲート１２
７４へのもう１つの入力はインバータ１２７６の
出力で与えられ、該インバータ１２７６の入力は
信号である。NANDゲート１２７４の出力
は11信号である。 第１２図は、Ｔフリツプフロツプ１２００乃至
１２０８の詳細を示した論理回路図である。これ
らのフリツプフロツプは正端でトリガーされる。
Ｔ１入力及びＴ２入力は、夫々、NANDゲート１
２８０及び１２８２に供給される。NANDゲート
１２８０への別の入力はQRゲート１２８４の出
力で与えられる。NANDゲート１２８０の第３の
入力端はフリツプフロツプのリセツト端子に接続
されている。ORゲート１２８４への１入力は
NANDゲート１２８０の出力で与えられる。第２
の入力はフリツプフロツプのセツト端子から与え
られる。第３の入力はORゲート１２８６の出力
で与えられる。ORゲート１２８６への１入力は
フリツプフロツプのリセツト端子で与えられる。
第２の入力はフリツプフロツプの出力で与えら
れ、第３の入力はNANDゲート１２８２の出力で
与えられる。NANDゲート１２８０の出力は
NANDゲート１２８２への第２の入力を与える。
NANDゲート１２８２へのもう１つの入力はOR
ゲート１２８６の出力で与えられる。NANDゲー
ト１２８０の出力はORゲート１２８８への１入
力を与える。ORゲート１２８８への第２の入力
はフリツプフロツプのセツト端子で与えられる。
第３の入力はフリツプフロツプの出力で与えら
れる。ORゲート１２８８の出力はフリツプフロ
ツプのＱ出力であり、該Ｑ出力は入力としてOR
ゲート１２９０に供給される。ORゲート１２９
０への第２の入力はNANDゲート１２８２の出力
で与えられ、ORゲート１２９０への第３の入力
はフリツプフロツプのリセツト端子から与えられ
る。ORゲート１２９０の出力はフリツプフロツ
プの出力である。 第１１Ａ図及び第１１Ｂ図に示した如く、ラツ
チ１２１０はインバータ１２９２及び１２９４を
有する。インバータ１２９２の入力端はLDC３
２信号を受ける様に接続されている。インバータ
１２９２の出力はORゲート１２９６の１入力を
形成する。インバータ１２９４の入力端はインバ
ータ１２４４の出力を受ける様に接続されてい
る。インバータ１２９４の出力はORゲート１２
９８への１入力を形成する。ORゲート１２９８
の出力は前記ラツチの出力で、ORゲート１２
９６への第２の入力を形成する。ORゲート１２
９６の出力は前記ラツチのＱ出力であり、第２の
入力としてORゲート１２９８へ供給される。OR
ゲート１２９８の出力はNANDゲート１３００へ
の１入力として供給される。NANDゲート１３０
０への第２の入力はインバータ１３０２の出力で
与えられ、該インバータの入力端は信号を
受けるべく接続されている。NANDゲート１３０
０の出力はインバータ１３０４への入力を与え
る。インバータ１３０４の出力はバス１７２、デ
ステイネーシヨン・マルチプレクサ１３４、及び
バス１３８を介してALU１１０に供給される。
（第１図参照） LDC32信号はカウンタ１６２を値3210にプリセ
ツトさせる機能を有する。LDC16信号はカウン
タ１６２を値1610にプリセツトさせる機能を有す
る。信号はカウンタ１６２をバス１６４を
介して供給される所望の値にロードさせる。（第
１図）インバータ１２４６，１２５４，１２６
６，１２７２，１２５０，１２５８，１２６４，
１２７０，１２７６、NANDゲート１２４８，１
２５６，１２６２，１２６８、及び１２７４、イ
ンバータ１３０２，NANDゲート１３００、及び
インバータ１３０４は、ALU１１０に供給する
為にカウンタ１６２の最終符号を拡張したデステ
イネーシヨン・バス１７２上に読み込ませる機能
を行なう。 ゲート１２５２は、カウンタ１６２の00000又
は00001のどらかの状態を検知するものであり、
インバータ１２５３の入力端に接続されている。
インバータ１２５３の出力端はNANDゲート１２
６１の１入力端に接続されている。NANDゲート
１２６１のもう１つの入力端はインバータ１２５
９の出力端に接続されている。NANDゲート１２
６１の出力は、カウンタ１６２が状態00001にあ
ることを示す信号を有する。インバータ１
２５３はANDゲート１２５７の１入力端に接続
されている。ANDゲート１２５７へのもう１つ
の入力はインバータ１１２５５からくる。AND
ゲート１２５７の出力は、カウンタが状態00000
にあることを示すCZERO信号である。 種々の命令の繰返しサイクルが本マイクロプロ
セツサによつて実行されている間に行なわれるべ
き操作数はゼロ乃至3110の間の正数としてカウン
タ１６２に供給される。従つて、カウンタはゼロ
に向かつて順次計数を行ない、自動的に所要数の
ステツプを実行する。カウンタ１６２は完全同期
型並列式カウンタとして構成することも可能であ
るが、図示した如く本実施例では直列式リツプル
カウンタとして構成してある。リツプルカウンタ
は、同期型カウンタと比べゲートの必要数が約半
分であるので、同期型カウンタよりも有利であ
る。本実施例では、各フリツプフロツプ内のトラ
ンジスタ１２８８のＱ出力端をクロツク入力端、
即ち次段のトランジスタ１２８０及び１２８２に
相互接続させることによつてリツプルカウンタに
おける直列式の場合の遅れを最小としている。こ
のことは、カスケード段構成とした場合には、段
当り２つのゲート遅れが存在するだけであること
を意味する。 第１１図及び第１２図に示した構成では、カウ
ンタの２状態、即ち00001及び00000を個別的にデ
コードすれば良い。カウンタが210（00010）から
１（00001）へ順次計数する場合に、カウンタの
最小２桁のビツトのみが変化するだけであるか
ら、カウンタの出力端に正しい信号が現われる迄
に４つのゲート遅れがあるだけである。１から０
への遷移ではカウンタの最小桁ビツトのみが変化
するだけであるから、遅れの数は２であり、同期
型構成と比べ少なくなつている。 カウンタ１６２は、正規化命令の実行に除して
は33個の個別的状態を取り得ることが可能でなけ
ればならない。既に正規化されている場合には
AC0又はAC1レジスタ内の32ビツトの数を正規化
する為に０シフトをとり、カウンタ１６２は3210
と等値のままである。一方、数を正規化する為に
１から31シフトを取ることができ、この場合には
カウンタ3210から１へカウントダウンする。数が
最初０の場合は、32シフトに達した後にはカウン
タが０になるのでプロセスは終了する。又、25＝
32であるから、33個の個別的状態を表わす為には
最小６段必要である。カウンタ１６２の第６段は
ラツチ１２１０で構成され、該ラツチは、カウン
タが初期値の3210状態にされるとセツトされ、カ
ウンタに何等かのカウント信号が印加されるると
クリアされる。このことは、前記ラツチの状態を
使つて状態3210と０とを区別していることを意味
する。この様な構成とすることによつて、前段５
段における直列遅れを省き、６段目にＴフリツプ
フロツプを付加するよりもゲート数を減少させる
ことが可能である。 カウンタ１６２は特定された操作に対し以下の
如く動作される。符号付き及び符号無しの乗算命
令に対しては、総計1610サイクル必要である。カ
ウンタは1610でプリセツトされ、カウントダウン
されて、カウンタが０に達すると命令は終了され
る。符号付き乗算の場合には、カウンタが１に達
するとデコードが行なわれ、最終サイクルが修正
される。符号付き及び符号無し除算命令に対して
は、16サイクル必要である。カウンタは1610でプ
リセツトされ、カウントダウンされて、カウンタ
が０に達すると命令は終了される。正規化命令
は、０サイクルと3110サイクルとの間の可変数を
必要とする。カウンタは3210でプリセツトされ、
カウントダウンされて、外部条件又はカウンタが
０に達した場合に終了される。シフト数が１と
3110との間にある場合には、シフト数の２の補数
が読み戻される。この数が初期的に正規化される
場合には０が読み戻される。カウンタが０に達す
ると−3110が読み戻される。パラメータシフト命
令の場合には、０サイクルから3110サイクル迄の
可変数が必要である。カウンタは可変数にセツト
され、カウントダウンされ、カウンタが０に達す
ると命令は終了される。 第３図に示した如く、集積回路として実施化さ
れる場合には、本発明のマイクロプロセツサ集積
回路は、従来のマイクロプロセツサ集積回路と比
較し速度及び性能上の著しい利点を与えるもので
ある。本発明の性能上の利点は次表に要約してあ
り、その表では本発明の性能特性を各々製品型式
番号で表示した如く市販されている従来のマイク
ロプロセツサ集積回路５種類のものと比較してい
る。表から明らかな如く、本発明は掲記した従来
のマイクロプロセツサ集積回路の何れのものより
も全ての共通に使用された操作分野において著し
い速度上の利点を有するものである。その結果、
本発明の集積回路は、特に高性能が要求される環
境におけるマイクロプロセツサの利用を著しく増
加たらしめることを可能にするものである。
路に関するものである。更に詳細には、本発明
は、トランジスタ・トランジスタ論理（以下
TTL又はT2Lとも呼称する）と集積注入論理（以
下I2Lとも呼称する）との両方を組み込んだマイ
クロプロセツサ集積回路に関するものである。尚
一層詳細には、本発明は、TTL部分とI2L部分と
の間の区分化を改善し、同一の集積回路内に２つ
のタイプの論理が存在することを完全に有効とし
たマイクロプロセツサ集積回路に関するものであ
る。 従来、単一の集積回路内にT2LとI2Lの両方の
論理を組み込んだマイクロプロセツサは公知であ
る。例えば、米国カリフオルニア州、マウンテン
ビユーのフエアチアイルド カメラ アンド イ
ンストルメント コーポレーシヨンから品番9440
として市販されているマイクロプロセツサはこれ
ら両方のタイプの回路を組み込んだものである。
この9440マイクロプロセツサのシステム構成に関
する説明は米国特許第4106090号に記載されてい
る。 本伴出願人の先の出願に係る特願昭56−81925
号は、上掲米国特許に開示されたシステムの性能
特性を著しく改善することを可能にした新たなシ
ステムを提案するものである。本発明は、更に、
この様な新たなシステムをT2L回路とI2L回路と
の両方を組み込んだ集積回路として構成し、T2L
とI2Lとを結合した集積回路の性能を最大限に活
用することを可能とした集積回路を提供するもの
である。 従つて、本発明の目的とするところは、単一の
入力から複数個の出力を与えるI2L回路において
改良した回路及びトランジスタ構成を提供するこ
とである。 本発明の別の目的とするところは、１個のT2L
出力と複数個のI2L入力との間に改良したインタ
ーフエースを提供することである。 本発明の更に別の目的とするところは、集積回
路内部のバス構成内における配線数を減少させた
マイクロプロセツサ集積回路を提供することであ
る。 本発明の更に別の目的とするところは、プログ
ラマブル・ロジツク・アレイ（PLAとも呼称す
る）を組み込むと共に、温度及び電力源変化の影
響を受けにくくしたマイクロプロセツサ集積回路
を提供することである。 本発明の更に別の目的とするところは、基本的
にマイクロプロセツサのレジスタに使用すべく構
成され入力と出力との間の時間遅れを減少させた
フリツプフロツプ回路を提供することである。 本発明の更に別の目的とするところは、記憶回
路を組み込んだレジスタの各ビツトに選択的に指
示可能な出力を有するレジスタ記憶回路を提供す
ることである。 本発明の更に別の目的とするところは、マイク
ロプロセツサ集積回路のタイミング部分に使用す
るマスタースレーブ型フリツプフロツプ回路であ
つて、より広範囲の温度及び電力源に対し改良さ
れた操作上の信頼性を有し、入力側においてより
大きな雑音余裕を有するフリツプフロツプ回路を
提供することである。 本発明の更に別の目的とするところは、最小数
のゲートで構成したサイクル・カウンタを有し、
サイクル数が一定であるか又は可変の多重サイク
ル命令を能率的に実行することを可能としたマイ
クロプロセツサを提供することである。 これらの目的及びそれらと関連する目的は、こ
こに開示するマイクロプロセツサ集積回路及び該
マイクロプロセツサ集積回路内に組み込むべき
種々の回路を使用することによつて達成可能であ
る。本発明の１特徴としては、マイクロプロセツ
サ集積回路が独立したアドレスデータパス及び独
立した演算論理装置（ALUとも呼称する）デー
タパスを具備した中央処理装置（CPUとも呼称
する）を有し、これら両データパスはクロツクサ
イクルの期間中に各々同時操作が可能なものであ
る。各々のデータパスへ及び各々のデータパスか
らアドレス及びデータ情報を入出力する様に情報
バスが接続されている。この情報バスは双方向性
入出力（Ｉ／Ｏ）バツフアを有し、本集積回路の
外部から情報を受けたり送つたりすることを可能
としている。双方向性Ｉ／Ｏマルチプレクサが該
双方向性Ｉ／Ｏバツフアから情報入力を受けかつ
該双方向性Ｉ／Ｏバツフアへ情報出力を供給する
ように接続されている。この双方向性Ｉ／Ｏマル
チプレクサは、更に、前記２つのデータパスで共
用される入力マルチプレクサに情報を供給し、前
記２つのデータパスで共用される出力マルチプレ
クサから情報を受ける様に接続されている。この
双方向性Ｉ／Ｏマルチプレクサは、又、前記共用
される入力マルチプレクサとは別に独立して前記
ALUデータパス内のステータスレジスタへ情報
を供給するように接続されることが望ましい。上
記Ｉ／Ｏバツフアも、又、本マイクロプロセツサ
用の制御装置内のPLAに情報入力を供給する様
に接続されることが望ましい。このＩ／Ｏバツフ
アは、本マイクロプロセツサ内のI2L要素で使用
する為に、T2Lレベル信号をI2Lレベル信号に変
換し、更に本マイクロプロセツサ内のT2L回路で
使用する為、及び、本マイクロプロセツサの外部
で使用する為に本マイクロプロセツサ内のI2L回
路からI2Lレベル出力をT2Lレベル信号に変換す
る。更に、Ｉ／Ｏバツフアは、本マイクロプロセ
ツサ内のT2L論理要素へかつT2L論理要素から
T2Lレベル入力及び出力を受けたり供給したりす
る。 本発明の別の特徴としては、本マイクロプロセ
ツサは、T2L回路とI2L回路との間の改良したイ
ンターフエースを有する点である。該インターフ
エースはT2L出力段を有する。複数個のI2L回路
入力段が前記T2L出力段からの出力を受ける様に
接続されている。この入力段の各々は、ベース
と、所定電位に接続されたエミツタと、複数個の
コレクタとを具備したバイポーラトランジスタを
有している。このバイポーラトランジスタのベー
スは、T2L出力段から出力信号を受ける様に接続
されている。T2L出力段とバイポーラトランジス
タのベースとの間の接続にはベース内に内蔵され
た抵抗要素が含まれている。この抵抗要素は、所
定の導電型の半導体物質から構成された第１ベー
ス部分及び第２ベース部分を有すると共に、前記
第１及び第２ベース部分の横断面積と比較してよ
り制限された横断面積を有し前記所定の導電型の
半導体物質から構成された第３ベース部分を有す
る。この様な構成とすることにより、I2L入力段
の何れかが各入力段に供給されるべき電流を優先
的に流すようにすることを防止することが可能で
ある。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路のALUデータパス内の記憶レジスタ
が複数個の相互接続されたフリツプフロツプ回路
を有する点である。各フリツプフロツプ回路は、
各フリツプフロツプの出力を該出力を受けるべく
接続された２つの位置（ロケーシヨン）の内の所
望の１方に選択的に指示ないし接続させる出力制
御回路を有している。要するに、該出力を受ける
べく接続された前記２つの位置がALUのソース
及びデステイネーシヨン入力端である場合には、
該ALU用のソースマルチプレクサ及びデステイ
ネーシヨンマルチプレクサは各フリツプフロツプ
回路におけるソース及びデステイネーシヨンマル
チプレクサ部分に分割される。記憶レジスタを汎
用の左シフト右シフト用シフトレジスタで構成す
る場合には、複数個のデータ入力トランジスタ及
び各フリツプフロツプ回路に対し関連した制御ト
ランジスタを設けることによつて該レジスタの各
フリツプフロツプ回路へのデータ入力に類似の構
成を与えることができる。 本発明の更に別の特徴は、高速のフイードホワ
ードＤ型フリツプフロツプ回路は、速度が最も重
要である本マイクロプロセツサ集積回路の１部と
して使用されるフリツプフロツプ内の装置遅れを
減少させるという点である。この回路は、第１、
第２及び第３の３個のラツチを有する。第１ラツ
チに対しデータ入力があり、第１ラツチ及び第２
ラツチに対しクロツク入力がある。第３ラツチの
第１出力及び第２出力は、前記Ｄ型フリツプフロ
ツプ回路から信号及びその補数を与える。前記第
１ラツチ内において、第１トランジスタの入力端
は第２トランジスタの入力端と並列接続されてお
り、クロツク入力及びデータ入力と相補的な信号
を受ける。この第１トランジスタの出力端は第３
ラツチの第１出力端に接続されている。第２ラツ
チ内で第３トランジスタの入力端を第４トランジ
スタの入力端に並列接続させることによつて、第
３ラツチの第２出力端に対しても同様のフイード
ホワード構成を与えている。第３トランジスタの
出力端は第３ラツチの第２出力端に接続されてい
る。 本発明の更に別の特徴は、変化することのある
予定電位から調整した電圧を供給すべく接続され
た電圧調整器を設けることによつて、本マイクロ
プロセツサ集積回路内のPLA回路は従来のPLA
回路の温度及び電源依存性を取り除いた点であ
る。予定電位と複数個の並列接続したANDゲー
トの出力端との間に電流源が接続されている。こ
れら複数個のANDゲートの出力の内で選択した
ものが少くとも１個のORゲートへの入力として
与えられる。該少なくとも１個のORゲートの出
力は入力として、該少なくとも１個のORゲート
の出力端とPLA回路の出力端との間に接続され
た出力トランジスタへ供給される。PLAのプロ
グラミングは、ANDゲートとORゲートとの選択
した組み合わせで構成される。この電流源は、制
御入力として電圧調整器から調整した電圧を受け
るべく接続された電流源トランジスタと、該電流
源トランジスタに接続された抵抗とを有する。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路が、マスターフリツプフロツプの１部
を形成する第１及び第２のI2Lトランジスタをク
ロツクパルス源とスレーブフリツプフロツプとの
間に接続させたT2Lマスタースレーブフリツプフ
ロツプ回路を有する点である。この様なI2Lトラ
ンジスタをマスターフリツプフロツプ回路内に使
用することによつて、これらトランジスタのベー
スと本回路の及び入力ダイオードとが容量結
合されてこれらのトランジスタを偶発的にオンさ
せることを防止している。この結合は、電源変動
や高温度状態で悪化する。従来のトランジスタの
代わりにI2Lを使用することによつて、回路の感
度を減少させると共により広範囲の温度範囲に渡
つて操作することを可能とする。このマスタース
レーブフリツプフロツプ回路は、本マイクロプロ
セツサ集積回路を操作する為のタイミング信号を
与える。 本発明の更に別の特徴は、本マイクロプロセツ
サ集積回路がALUデータパス内に改良したサイ
クルカウンタを有する点である。このサイクルカ
ウンタは、リツプルダウンカウンタとして操作す
べく相互接続された複数個のフリツプフロツプ回
路を有する。各フリツプフロツプ回路の出力端
は、次のフリツプフロツプ回路に接続されてい
て、該次のフリツプフロツプ回路へ２つのクロツ
ク入力を供給する。本マイクロプロセツサ集積回
路は、ALUデータパス内で実行される繰返し操
作の為の少なくとも１個の一定な所定値に前記カ
ウンタをセツトすべく接続された手段と、ALU
データパス内で実行すべき操作に依存する可変値
に前記カウンタをセツトする為の別の手段とを有
する。 以下、添付の図面を参考に本発明の具体的実施
の態様に付き説明する。図面、特に第１図には、
本発明に基づくマイクロプロセツサをブロツク線
図で示してある。該マイクロプロセツサはデータ
パスユニツト１００、制御ユニツト２００、タイ
ミングユニツト３００を有している。情報バス１
０２がデータパスユニツト１００と制御ユニツト
２００とを接続している。制御線３０２がタイミ
ングユニツト３００を制御ユニツト２００に接続
している。制御線２０２及び２０４は制御ユニツ
ト２００とデータパスユニツト１００とを接続し
ており、その詳細に付いては後述する。 データパスユニツト１００は２つの別々のデー
タパス１０４及び１０６を有している。データパ
ス１０４は配線１０８の左側にありALU１１０
を有している。従つて、データパス１０４はその
中を循環する情報に付いて演算及び関連操作を実
行する。便宜上、データパス１０４のことを
ALUデータパスとも呼称する。データパス１０
６は配線１０８の右側にあり、プログラムカウン
タ１１２及びインクリメンタ１１４を有してい
る。データパス１０６は、ALUデータパス１０
４によつてある操作を実行中の所定のマシンサイ
クルの期間中に次の命令のアドレスを選択するこ
とが主要な目的である。従つて、データパス１０
６のことを便宜上アドレスデータパスとも呼称す
る。ALUデータパス１０４とアドレスデータパ
ス１０６とを別々に設けることによつて同一のマ
シンサイクルにおいてフエツチ操作及びALU操
作とをオーバーラツプさせて行なうことができ、
従つて、本マイクロプロセツサの操作の実行速度
を上げることができる。 ALUデータパス１０４に注目すると、情報バ
ス１０２はバス１１８によつてバスレジスタマル
チプレクサ１１６に接続されている。バスレジス
タマルチプレクサ１１６はバス１２２によつてバ
スレジスタ１２０に接続されている。バスレジス
タ１２０及びバスレジスタマルチプレクサ１１６
はALUデータパス１０４とアドレスデータパス
１０６とで共用されており、バスレジスタマルチ
プレクサ１１６の機能はバス１０２上の適当な情
報信号を各データパス１０４及び１０６に送給す
ることである。バス１２４，１２６，１２８及び
１３０はバスレジスタ１２０をソースマルチプレ
クサ１３２及びデステイネーシヨンマルチプレク
サ１３４に接続している。これらのソース及びデ
ステイネーシヨンマルチプレクサ１３２及び１３
４は、種々の入力から夫々のバス１３６及び１３
８を通じてオペランドをALU１１０に供給す
る。バス１４０はALU１１０の出力端１４２と
シフタ１４８とを接続している。シフタ１４８の
１出力端はバス１５２によつてステータスレジス
タ１５０に接続されている。ステータスレジスタ
１５０の別の入力端には情報バス１０２からのバ
ス１５４が接続されている。バス１５６はステー
タスレジスタ１５０の出力端をアドレスデータパ
ス１０６内のバスマルチプレクサ１５８に接続し
ている。シフタ１４８の別の出力端はバス１６０
によつてバスレジスタマルチプレクサ１１６に接
続されると共に、バス１６４によつて５ビツトカ
ウンタ１６２、又バス１６８によつてレジスタフ
アイル１６６に接続されている。５ビツトカウン
タ１６２の出力端は、バス１７０及び１７２によ
つて、夫々、ソースマルチプレクサ１３２及びデ
ステイネーシヨンマルチプレクサ１３４に接続さ
れている。レジスタフアイル１６６の出力端は、
バス１７４及び１７６によつて、夫々、ソースマ
ルチプレクサ１３２及びデステイネーシヨンマル
チプレクサ１３４に接続されている。 バスレジスタ１２０はバス１７８によつてアド
レスデータパス１０６内のバスマルチプレクサ１
５８に接続されている。。バスマルチプレクサ１
５８はバス１８２によつて３状態バツフア１８０
に接続され、かつ、バス１８４によつてインクリ
メンタ１１４に接続されている。３状態バツフア
１８０の出力端はバス１８６によつて情報バス１
０２に接続されている。インクリメンタ１１４の
出力端はバス１８８によつてプログラムカウンタ
１１２に接続されている。プログラムカウンタ１
１２の出力端はバス１９０によつてバスマルチプ
レクサ１５８に接続されており、かつバス１９２
によつてALUデータパス１０４内のソースマル
チプレクサ１３２に接続されている。ALU１１
０の出力端１４２はバス１９４によつてバスマル
チプレクサ１５８に接続されている。後述する或
る種操作に使用される定数は、後述するその目的
の為に特別に設けられたロジツク（論理）回路か
らバス１９６を介してバスマルチプレクサ１５８
に入力として供給される。 制御ユニツト２００は、本マイクロプロセツサ
の操作の為の適当な制御プログラムを内蔵するプ
ログラマブル・ロジツク・アレイ（PLA）２０
６を有する。PLA２０６はバス２０８によつて
情報バス１０２に接続されており、かつバス２１
０によつて39ビツトマイクロプログラムレジスタ
２１２に接続されている。マイクロプログラムレ
ジスタからの制御線２０４は、図示の如く、デー
タパスユニツト１００の種々の機能要素に接続さ
れており、バス２１０を介してレジスタ２１２に
供給される制御プログラム命令に応答して適当な
制御信号を供給する。バス２１４はレジスタ２１
２の別の出力端に接続されてPLA２０６の別の
入力端を形成している。リクエスト線２１６は
PLA２０６の付加的入力端を形成している。命
令レジスタ２１８はバス２２０によつて情報バス
１０２に接続されている。命令レジスタ２１８か
らの出力端を形成している制御信号線２０２は、
図示の如く、データパスユニツト１００の適当な
機能要素に接続されている。命令レジスタ２１８
は、情報バス１０２を介してレジスタ２１８に入
れられたユーザプログラムからの命令に応答して
配線２０２上に制御信号を発生させ、情報バス１
０２、バスレジスタマルチプレクサ１１６及びバ
スレジスタ１２０を介してALUデータパス１０
４内に導入されたデータに関し操作を実行する。 タイミングユニツト３００は所要のタイミング
信号を発生し、データパスユニツト１００や制御
ユニツト２００から受けた制御信号やステータス
信号に応答して、データパスユニツト１００及び
制御ユニツト２００の種々の機能要素を共に機能
させる。タイミングユニツト３００は、タイミン
グ・ストローブ発生器３０６を有している。基本
周波数は、水晶発振器又はその他の適当なクロツ
クパルス源（クロツク３０３で示してある）から
配線３０４上にクロツクパルスとして供給する。
タイミング・ストローブ信号は、発生器３０６内
の基本クロツク周波数を適当に周波数分割するこ
とによつて発生される。内部タイミング信号は、
発生器３０６からバス３０８上に供給される。メ
モリ及びバス制御信号は発生器３０６からバス３
１０上に供給される。制御ユニツト２００及びデ
ータパスユニツト１００の機能要素からのステー
タス信号はバス３１２から発生器３０６に供給さ
れる。 第１図に示した如きシステムの或る特徴は、本
発明のマイクロプロセツサに特別の効果を与える
ものである。バス１６０を介してシフタ１４８に
接続されているので、バスレジスタマルチプレク
サ１１６及びバスレジスタ１２０はジヤンプ操作
の為のアドレス源として機能するこことができ
る。バスレジスタマルチプレクサ１１６が必要で
ある理由は、バスレジスタ１２０がALUデータ
パス１０４とアドレスデータパス１０６の両方の
１部を構成しているからである。第１図に示す如
く、レジスタフアイル１６６は、４個の汎用レジ
スタ、即ちアキユムレータAC０乃至AC３と、２
個の特別目的レジスタ、即ちスタツクポインタ
（SP）とフレームポイタ（FP）から構成されて
いる。浮動小数点操作には32ビツトの数を処理す
る必要がある。この為に、AC0及びAC1レジスタ
は１つとして取り扱われる。１マシンサイクルで
浮動小数点操作を実行する為に、AC1レジスタは
典型的なレジスタとは異なつた構造を有してい
る。このAC1レジスタは汎用左シフト右シフトレ
ジスタで、従来のシフトレジスタと同様の動作を
行なう。又、AC0とAC1レジスタの間に或るロジ
ツクを設ける必要があるが、その詳細については
後述する。このAC0とAC1レジスタ間の関係によ
つて、乗算（MUL）、除算（DIV）、正規化
（NORM）及びパラメータ二重シフトの如き32ビ
ツトのシフトを行なう繰返し命令に対し、極めて
早い実時間を可能としている。AC2とAC3レジス
タは、汎用レジスタとして使用するのみならず、
インデツクスレジスタとしても使用し、又AC3レ
ジスタはサブルーチン結合レジスタとしても使用
される。MUL、DIV、二重シフト及びNORM命
令の如き多重サイクルパラメータ命令は、又、カ
ウンタ１６２がデータパスの１部を形成している
という事によつて簡単化されている。カウンタ１
６２をデータパス内に組み込むということは、こ
の様な繰返し操作を16回PLA２０６内に書き込
むということと比べ、より能率的な乗算及び除算
を行なう為に使用することができるということを
意味する。カウンタ１６２をデータパス内に設け
るということは、現在のサイクルの結果のみなら
ず前のサイクルの結果も演算に使用することが出
来、より能率的な乗算及び除算を行なうことがで
きることを意味するものであつて、その詳細につ
いては後述する。16ビツトバスレジスタ１２０は
２つの８ビツト（１バイト）レジスタに分割され
ており、夫々別個の制御が行なわれる。その結
果、バイト命令の非常に早い実行を行なう為に交
換操作を使用することが可能である。情報バス１
０２及びPLA２０６を使用し、更にリクエスト
線２１６のCON REQを使用することによつた
て、コンソール操作を行なうことができる様に本
システムは構成されている。従来のマイクロプロ
セツサでは、PLAに接続されたコンソールから
制御信号を供給する為の付加線を使用すること、
又はＩ／Ｏないしはメモリ命令を使用することを
必要としていた。コンソール操作の１部には
PLA２０６に内蔵された小さなプログラムを有
しており、該プログラムはPLA２０６の７つの
内部端子を使用して本システム内のデータパスの
約90％のテストを行なう。このテスト機能は、本
システムのユーザがテストを行なう場合、及び第
１図のシステムを有するマイクロプロセツサ集積
回路の製造中にテストを行なう場合の両場面で有
用である。 ソースマルチプレクサ１３２は、マイクロプロ
グラムレジスタ２１２のマイクロプログラム制御
の下で、バス１３６を介してALU１１０に16ビ
ツトのオペランドを供給するソースレジスタを選
択する。このソースレジスタとしては、レジスタ
フアイル１６６中の任意のレジスタ又はアキユム
レータでも良いし、バスレジスタ１２０、プログ
ラムカウンタ１１２、５ビツトカウンタ１６２、
又は16個のゼロであつても良い。デステイネーシ
ヨンマルチプレクサ１３４も又、マイクロプログ
ラムレジスタ２１２によるマイクロプログラム制
御の下で、デステイネーシヨンレジスタを選択
し、このデステイネーシヨンレジスタは別の16ビ
ツトのオペランドをALU１１０に供給し、ALU
操作の結果のデステイネーシヨン、即ち行き先き
を決定する。このデステイネーシヨンレジスタ
も、レジスタフアイル１６６内の任意のレジスタ
又はアキユムレータとすることが可能であり、又
バスレジスタ１２０又は５ビツトカウンタ１６２
とすることも可能である。ユーナリ操作（一義的
な結果を得るのに１個のオペランドのみが必要で
ある演算操作で、例えば否定、補集合の生成、平
方根、移項、逆数等）の場合には、デステイネー
シヨン・オペランドはゼロである。 演算論理ユニツト１１０は２つの16ビツトオペ
ランドに関し９つの異なつた操作を実行し、16ビ
ツトの結果及び４つのステータスフラツグ（キヤ
リー、ゼロ、オーバーフロー及び符号）を発生さ
せる。このうちキヤリー（CARRY）、ゼロ
（ZERO）及び符号のステータスフラツグはシフ
タ１４８で修正される。９つの操作とは、ムーブ
（move）、補数取り（complement；特に１の補
数）、加算（add）、減算（subtract）、インクリメ
ント（increment）、１の補数の加算（add one′s
complement）、否定（negate；特に２の補数）、
アンド（and）及びオア（or）であり、夫々、記
号MOV，COMP，ADD，SUB，INC，ADC，
NEG，AND及びORで表わされる。ALU１１０
の17ビツト出力（即ち、16ビツト及びキヤリー）
はバス１４０を介してシフタ１４８に転送され
る。ALU１１０の16ビツト出力は、更に、書き
込みサイクルにおけるオペランドとしてバスマル
チプレクサ１５８にも送られる。 シフタ１４８は17ビツトの４入力対１出力のマ
ルチプレクサで、ALU１１０からの17ビツト出
力に関し以下の操作の内の１つを実行することが
可能である。即ち、夫等の操作とは、17ビツトと
シフトさせずに通過させること、17ビツトをキヤ
リーによつて左側にローテイト（rotate）させる
こと、17ビツトをキヤリーによつて右側にローテ
イトさせること、16ビツトのワードの２つのバイ
トを交換しキヤリーを変更せずに通過させること
である。禁止（インヒビツト）されない限り、サ
イクルの終端において、シフタ１４８の出力はレ
ジスタフアイル１６６内のデステイネーシヨンレ
ジスタ及びステータスレジスタ１５０のキヤリー
フラツグ内にロード（load）される。 ステータスレジスタ１５０は４個の別々になつ
た１ビツトレジスタを有しており、夫等は、キヤ
リー、オーバーフロー、レジスタを表示する32K
ないし64Kのメモリサイズ、及びトラツプ・エネ
ーブル／デイスエーブル・レジスタである。マイ
クロプロセツサにおいてトラツプ機能をデイスエ
ーブルすることによつて、トラツプ機能無しのシ
ステム用に書かれたプログラムを本システムにか
けることが可能となる。ステータスレジスタ１５
０内のこれらのフラツグの各々は、関連する命令
に特定されたのとは異なつた影響を受ける。これ
らのフラツグはプツシユ・フラツグ（push
flag；PSHF）命令及びポツプ・フラツグ（pop
flag；POPF）命令に関してのみ１つのレジスタ
として扱われる。マスターリセツトによつて導入
されるステータスレジスタ１５０のデフオルト状
態（default state）は32K／64L＝32Kでエネー
ブルトラツプ（ETRP）＝１である。 ５ビツトカウンタ１６２は、乗算、除算、正規
化、及び二重シフト命令の如き同一のマイクロ命
令を多数回繰返さねばならない場合の多重サイク
ル命令に使用される。カウンタ１６２はこれらの
各命令の開始時に適当なカウンタ数と共にロード
され、その回数だけ同一のマイクロ命令を繰返さ
せる。乗算、除算、及び正規化等の命令の場合に
は、その命令によつてカウント数を16又は32等に
固定させることも可能であり、一方パラメータシ
フト命令等の場合には、カウント数をプログラム
化ないし制御可能とすることも可能であるレジス
タフアイル１６６内のカウンタ１６２へ連結する
リンクレジスタは常にAC2レジスタである。パラ
メータシフトの場合には、５ビツトカウンタ１６
２はAC2から入力を受け、一方正規化命令の場合
には、カウンタ１６２はその内容をレジスタAC
２へ供給する。 バスレジスタマルチプレクサ１１６は、バスレ
ジスタ１２０内に格納されるべきデータを選択す
る。バスレジスタ１２０用の２つのデータソース
は情報バス１０２とシフタ１４８である。情報バ
ス１０２はデータソースがマイクロプロセツサの
外部である場合、例えば読み出し、フエツチ、又
はＩ／Ｏデバイス入力サイクルの場合に選択され
る。シフタ１４８が選択されるのは、データソー
スがALUデータパス１０４内のレジスタの１つ
である場合である。 マイクロプログラムの制御下にある場合、任意
の関連サイクルの終端において、バスレジスタ１
２０は、バスレジスタマルチプレクサ１１６によ
つて供給されたデータをラツチする。バスレジス
タ１２０は、ALUデータパス１０４内におい
て、情報バス１０２からデータを直接格納可能な
唯一のレジスタである。 マイクロプログラム制御下において、バスマル
チプレクサ１５８は、バス１８６を介して情報バ
ス１０２に供給されるべきデータを選択する。情
報バス１０２に供給されるべきデータのソースと
しては、殆んどのフエツチサイクルでアドレスを
供給するプログラムカウンタ１１２、メモリサイ
クルにおいてアドレスを供給するバスレジスタ１
２０、メモリ及びＩ／Ｏサイクルにおいてオペラ
ンドを供給するALU１１０、及びプツシユフラ
ツグ型命令においてデータを供給するステータス
レジスタ１５０等がある。バスマルチプレクサ１
５８がデータ又はアドレスを情報バス１０２に供
給している場合には、３状態バツフア１８０はエ
ネーブルされる。そうでない場合には、バツフア
１８０はデイスエーブルされる。 プログラムカウンタ１１２は16ビツトレジスタ
であつて、次の命令のアドレスを保有している。
カウンタ１１２はバス１８８を介してインクリメ
ンタ１１４からアドレスを得る。典型的な、フエ
ツチサイクルにおいて、バスマルチプレクサ１５
８はプログラムカウンタ１１２をその入力として
選択し、プログラムカウンタ１１２の内容はバス
マルチプレクサ１５８及び３状態バツフア１８０
を通つて伝播し、メモリアドレスとして解釈され
る。同時に、その同一のアドレスはインクリメン
タ１１４によつて１だけ増加（インクリメント）
され、サイクルの終端において、インクリメンタ
（PC＋１）の出力はプログラムカウンタ１１２の
中にラツチされる。この時点において、プログラ
ムカウンタは再び次の命令のアドレスを保有す
る。 データパスユニツト１００の構成部品の操作は
制御ユニツト２００によつて支配されている。
PLA２０６はマイクロプログラムを保有してお
り、パイプラインないしマイクロプログラムレジ
スタ２１２は使用中のサイクルで実行中のマイク
ロ命令をラツチし、命令レジスタ２１８は何等か
の命令中に付加的な制御ビツトを供給する。 第１Ａ図は、第１図に示したシステムの１部の
変形例を示している。第１図に示したシステムの
内で第１Ａ図に示していない部分も実際には存在
しており第１図に示した如く接続されている。可
能な場合には、第１Ａ図においても第１図に使用
したものに対応する参照番号を使用してある。第
１Ａ図に示した如く、情報バス１０２は４つのセ
グメント４００，４０２，４０４、及び４０６に
区分されている。双方向性３状態Ｉ／Ｏバツフア
４０５が情報バスセグメント４００と４０２との
間に接続されている。更に、この双方向性Ｉ／Ｏ
バツフア４０５はセグメント４００と４０４との
間にも接続されている。セグメント４０２は、双
方向性Ｉ／Ｏバツフア４０５を双方向性Ｉ／Ｏマ
ルチプレクサ４０８に接続させている。同様に、
セグメント４０４は、双方向性Ｉ／Ｏバツフア４
０５をPLA２０６に接続している。双方向性
Ｉ／Ｏバツフア４０５はセグメント４００を介し
てT2L信号を受けたり供給したりする。バツフア
４０５はT2Lレベル入力信号をI2Lレベル信号に
変換し、セグメント４０２を介して該信号をＩ／
Ｏマルチプレクサ４０８に供給する。バツフア４
０５は、又、I2Lレベル出力信号をT2Lレベル信
号に変換し、該信号をセグメント４００を介して
本発明のマイクロプロセツサ集積回路を有するシ
ステムで該集積回路の外部部分に供給する。バツ
フア４０５は更に、T2Lレベル信号をセグメント
４０４を介してPLA２０６に供給する。Ｉ／Ｏ
マルチプレクサ４０８は、I2Lレベル入力信号を
セグメント４０６、更にバス１１８を介してバス
レジスタマルチプレクサ１１６に供給し、又バス
１５４を介してステータスレジスタ１５０に供給
すると共にバス２２０を介して命令レジスタ２１
８に供給する。バスレジスタマルチプレクサ１１
６、ステータスレジスタ１５０、及び命令レジス
タ２１８は第１図における如く入力情報信号に基
づいて動作する。バスマルチプレクサ１５８はバ
ス４１０によつてＩ／Ｏマルチプレクサ４０８に
接続されている。バスマルチプレクサ１５８は
I2Lレベル出力情報信号をＩ／Ｏマルチプレクサ
４０８に供給してセグメント４０２を介してＩ／
Ｏバツフア４０５に転送し、そこでT2Lレベルに
変換して出力される。 この様に情報バス１０２をセグメント化、即ち
部分化し、双方向性Ｉ／Ｏバツフア及び双方向性
Ｉ／Ｏマルチプレクサを設けることにより、16ビ
ツト幅のバスを情報入力及び出力の両方に対して
本集積回路チツプ内で内部的に使用することがで
き、この目的の為に別々の16ビツトバスを必要と
することがない。この様な構成とすることによつ
て、以下第３図に関し詳説する如く、本集積回路
をT2L部分とI2L部分とにより明確に区分させて
いる。制御線２０４からのBE信号は、Ｉ／Ｏバ
ツフア４０５に指向性制御を与えており、信
号はＩ／Ｏマルチプレクサ４０８に指向性制御を
与えている。 第２図は、単一のマイクロプロセツサ集積回路
５００としての本発明の好適実施例の平面図であ
る。この様な集積回路は、第１図に示したシステ
ム機能を与えるに必要な全ての回路を、１側部が
約0.64cmの寸法を有する単一シリコンチツプ内に
収納している。集積回路５００の端子IB０乃至
IB１５は、第１図にも示した如く情報バス１０
２を構成している。バス制御５２０は、端子Ｗ，
Ｍ，O1、及びO0を有する。外部リクエストバス
５２２はアボート（ABORT）リクエスト端子、
コンソールリクエスト端子、データチヤンネルリ
クエスト端子、及び割込リクエスト端子を有す
る。バスハンドシエイク信号が、バスハンドシエ
イク端子群５２４を構成するクロツク端子CP、
レデイーデータ端子RDYD、バス許可端子BUS
GNT、レデイーアドレス端子RDYA、及びメモリ
レデイー端子MRに供給される。端子５２６は＋
ＶCC電位に接続されている。端子５２８は電流源
ＩINJに接続されている。端子５３０は接地され
ている。ステータス端子５３２は信号を受けてラ
ン、キヤリー、及び割込操作を与える。多重プロ
セサ信号端子群５３４は、マイクロプロセツサ５
００を多重処理モードで操作する場合に必要とさ
れるバスリクエスト信号及びバスロツク信号を供
給する。タイミングストローブ端子５３６は、同
期信号SYN、アドレスストローブ信号STRBA、
及びデータストローブ信号STRBDを与える。 第３図は、本発明のマイクロプロセツサ集積回
路５００の写真複写図である。該回路５００は１
側部が約0.64cmであるが、細部を示す為に拡大し
てある。図示する如く、情報バス１０２が回路５
００の上部右側部に垂直に延在して設けられてい
る。バスマルチプレクサ１５８、プログラムカウ
ンタ１１２、及びインクリメンタ１１４がチツプ
の上部右側角部近傍に配設されている。レジスタ
フアイル１６６がバスマルチプレクサ１５８、プ
ログラムカウンタ１１２及びインクリメンタ１１
４の直下に配設されている。ALU１１０はレジ
スタフアイル１６６の下に設けられている。タイ
ミングユニツト３００はALU１１０の下に設け
てある。制御ユニツト２００は情報バス１０２の
下で上述した他の要素の左側に設けてある。
PLA２０６は、制御ユニツト２００の左側部分
に設けてある。命令レジスタ２１８はチツプ５０
０の上部中央に設けてある。制御ユニツト２００
用の種々の制御回路５０２は、バスマルチプレク
サ１５８、プログラムカウンタ１１２、インクリ
メンタ１１４、レジスタフアイル１６６、ALU
１１０、及びタイミングユニツト３００の直ぐ左
側に配設してある。又、マイクロプログラムレジ
スタ２１２は、Ａレジスタ及びＢレジスタに分割
されている。これら２つのレジスタは、マイクロ
プログラムレジスタ２１２を構成し、夫々、
PLA２０６の右側及び左側に配設されている。 図示した如く、集積回路チツプ５００は、点線
５０４で示したT2L部分と、チツプ５００の残部
から構成されるI2L部分５０８とに分割されてい
る。この様に単一集積回路チツプ内に２つの論理
構成を結合させて存在させることにより、T2L論
理の速度及びパワー上の利点を享有可能であると
共に、I2L論理の集積度上の利点をも享有可能で
ある。これら２つの論理グループの間に独特なイ
ンターフエース回路を設けてあるので、チツプ５
００内で夫等論理同志が互いに働きかける。この
インターフエース回路構成の詳細は第４Ａ図乃至
第４Ｃ図に示してある。T2L出力段５４０は配線
５４２を介してその出力をI2L入力段５４４に供
給する。I2L段５４４の２つを図示してあるが、
この様なI2L入力段５４４は、集積回路チツプ５
００（第３図）内のT2L―I2Lインターフエース
の幾つかに設けられている様にT2L出力段５４０
の出力を受けるべく並列接続されて、例えば、60
個迄設けることが可能である。T2L出力段５４０
のトランジスタＱ１はその第１エミツタをベース
に接続しており、第２エミツタを接地している。
トランジスタＱ１のコレクタはレジスタＲ１によ
つて＋５ボルトのＶCC電位に接続されている。
T2L出力段５４０の出力線５４２は抵抗Ｒ２及び
Ｒ３を介してトランジスタＱ２及びＱ３のベース
に接続されている。トランジスタＱ２及びＱ３の
エミツタは接地されている。トランジスタＱ２及
びＱ３のコレレクタは各々I2Lレベル信号を与え
る。第４Ｂ図は集積回路５００内に設けたトラン
ジスタＱ２の平面図である。Ｎ型領域５４６は、
トランジスタＱ２のエミツタを有しており、該ト
ランジスタの残部を囲撓している。Ｐ型領域Ｑ２
はトランジスタ５４８のベースを有しており、ベ
ース接点５５０によつて配線５４２に接続されて
いる。ベース領域５４８は、図示の如く「犬の
骨」形状をしており、部分５５３及び５５５に比
べ断面積の減少した部分５５２を有している。部
分５５２は、第４Ａ図に示す如く抵抗Ｒ２を形成
するのに十分な抵抗を与えている。「犬の骨」構
造は、抵抗R2，R2、及び点線５５７で示した如
く接続されたその他の同様の抵抗間の相対的差異
を減少させている。Ｎ型領域５５４，５５６、及
び５５８は、夫々、トランジスタＱ２の第１、第
２、及び第３コレクタを形成している。I2L入力
段５４４内にトランジスタＱ２及びその他の同様
なトランジスタを第４Ｂ図に示した如く「犬の
骨」構造にレイアウトすることによつて、トラン
ジスタＱ２，Ｑ３及びその他の同様のトランジス
タのマルチコレクタから供給される出力信号レベ
ルの変動は最小とされている。この様に、単一の
T2L出力端から変動を最小におさえた多数のI2L
レベル信号が得られるので、第３図に示した程度
に複雑なチツプ５００内で信号が「動揺」するこ
とを回避可能である。この様な「犬の骨」構造
は、例えば、第５図のトランジスタＱ１，Ｑ８，
Ｑ１０、及びＱ１２に、又第６図のトランジスタ
Ｑ１（特に、第６Ａ図に示したトランジスタＱ１
のレイアウトに注意）や、第８図のトランジスタ
Ｑ１１に用いられている。これらのトランジスタ
については、更に後述する。 本発明の集積回路を製造するには、例えば発明
者Peltzerの米国特許第3648125号、名称：酸化絶
縁層を有する集積回路の製造方法及びその結果得
られる構造（Method of Fabricating Integrated
Circuits with Oxidized Isolation and The
Resulting Structure）；発明者O′Brienの米国特
許第3962717号、名称：選択的保護環を有し酸化
物分離された集積注入論理（Oxide Isolated
Integrated Injection Logic With Selective
Guard Ring）；発明者O′Brienの米国特許第
3993513号、名称：酸化物分離された縦型バイポ
ーラトランジスタ及び相補型の酸化物分離された
横型バイポーラトランジスタを製造する結合した
方法及びその結果得られる構造（Combined
Method for Fabricating Oxidc―Isolated
Vertical Bipolar Transistors and
Complementary Oxide―Isolated Lateral
Bipolar Transiotors and The Resulting
Structures）等に記載された集積回路製造プロセ
スを基本的に適用可能である。然しながら、同一
の集積回路５００内にT2L部分５０４とI2L部分
５０８とを設ける為にはこれらのプロセスを或る
程度修正する必要がある。特に、拡散、接点及び
相互接続パターンを画定する為に使用されるホト
マスクのセツトは、T2Lの基本原則に従つてレイ
アウトされた集積回路のT2L部分５０４に対応す
る第１部分と、I2L基本原則に従つてレイアウト
された集積回路のI2L部分５０８に対応する第２
部分とを有する。又、本回路におけるT2L部分と
I2L部分に適切な拡散寸法を与える為に拡散温度
及び時間を多少修正する必要性もあり得る。勿
論、この寸法は或る程度I2LやT2Lの基本原則に
よつても規制される。 第５図は、第１図に示したレジスタフアイル１
６６内の双方向性シフトレジスタAC１に使用さ
れる新規な記憶回路６００を示している。トラン
ジスタＱ１のベースは、信号を受ける様に
接続されている。トランジスタＱ１のコレクタ
は、トランジスタＱ２Ａのベース及びトランジス
タＱ１４のコレクタに接続されている。トランジ
スタＱ２Ａのマルチコレクタ、即ち複数コレクタ
を有し、その内の第１マルチコレクタは、トラン
ジスタＱ２Ｂ及びＱ２Ｃの各々の第１マルチコレ
クタに接続されている。トランジスタＱ２Ａの第
２マルチコレクタは、トランジスタＱ２Ｂ及びＱ
２Ｃの各々の第２マルチコレクタに接続されてい
る。トランジスタＱ２Ａのベースは、トランジス
タＱ３の第３マルチコレクタに接続されている。
トランジスタＱ３の第２マルチコレクタはトラン
ジスタＱ２Ｂのベースに接続されており、該ベー
スは更にトランジスタＱ１５のコレクタに接続さ
れている。トランジスタＱ３の第１マルチコレク
タはトランジスタＱ２Ｃのベースに接続されてお
り、該ベースはトランジスタＱ１６のコレクタに
も接続されている。トランジスタＱ３の第４マル
チコレクタはトランジスタＱ６のベースに接続さ
れており、該ベースはトランジスタＱ７の第１マ
ルチコレクタにも接続されている。トランジスタ
Ｑ２Ａ，Ｑ２Ｂ、及びＱ２Ｃの第２マルチコレク
タは、全て、トランジスタＱ４及びＱ８の第１マ
ルチコレクタ及びトランジスタＱ３のベースに接
続されている。トランジスタＱ４の第２マルチコ
レクタ、及びトランジスタＱ２Ａ，Ｑ２Ｂ、及び
Ｑ２Ｃの第１マルチコレクタは全てトランジスタ
Ｑ５のベースに接続されている。トランジスタＱ
４の第３マルチコレクタは、トランジスタＱ６の
第２マルチコレクタとトランジスタＱ７のベース
との共通接続点に接続されている。トランジスタ
Ｑ５のコレクタは、トランジスタＱ８の第２コレ
クタとトランジスタＱ４のベースとの共通接続点
に接続されている。トランジスタＱ７の第１マル
チコレクタは、トランジスタＱ３の第４マルチコ
レクタとトランジスタＱ６のベースとの共通接続
点に接続されている。トランジスタＱ７の第２マ
ルチコレクタは、トランジスタＱ１０のコレクタ
とトランジスタＱ９のベースとの共通接続点に接
続されている。トランジスタＱ７の第３マルチコ
レクタは、トランジスタＱ１２のコレクタとトラ
ンジスタＱ１１のベースとの共通接続点に接続さ
れている。トランジスタＱ１３の第１マルチコレ
クタは、第５図に示したトランジスタＱ２Ｂに対
応するレジスタAC１のビツト０位置におけるト
ランジスタのベースに接続されている。トランジ
スタＱ１３の第２マルチコレクタは、第５図に示
したトランジスタＱ２Ｃに対応するレジスタAC1
のビツト２位置におけるトランジスタのベースに
接続されている。第５図中、幾つかのトランジス
タのベースに接続された接続線６０１の各々は、
注入電流源に接続されており、この様な注入電流
源としては、第４Ａ図に示した抵抗電流源や、従
来公知なタイプのPNP電流源がある。 配線６０２を介してクロツク信号１がビ
ツト６００におけるトランジスタＱ８のベースに
与えられる。配線６０４は、トランジスタＱ１４
のベースを入力マルチプレクサ（不図示）に接続
しており、該入力マルチプレクサは配線６０４を
介して1制御信号を供給する。配線６０６
は、トランジスタＱ１５のベースに接続されてお
り、ビツト６００に供給されるべきデータの１つ
のタイプを表わす制御信号を供給する。配
線６０８は、トランジスタＱ１６のベースに接続
されており、制御信号を供給する。配線６
１０は、トランジスタＱ２Ｃのベースを図示した
トランジスタＱ１３に対応するレジスタAC１の
ビツト０位置におけるトランジスタの第２コレク
タに接続させている。配線６１２及び６１４は、
トランジスタＱ１０及びＱ１２のベースをデユア
ルセレクト信号１及び１の信号源に
夫々接続させている。配線６１６及び６１８は、
図示したAC１ビツト６００からのデユアルポー
トのマルチプレクスされる出力端を形成してい
る。これらの配線はアキユムレータ間においても
共有され、別個のマルチプレクサ群を使用する代
わりに出力リード線の数を２つに迄減少させてい
る。配線６２０は、トランジスタＱ２Ｂのベース
をレジスタAC１のビツト２位置におけるトラン
ジスタＱ１３のコレクタに接続させている。トラ
ンジスタＱ１乃至Ｑ１６のエミツタは全て接地さ
れている。トランジスタＱ１は、配線６２１を介
して入力に対するインバータを形成してい
る。トランジスタＱ２Ａ乃至Ｑ２Ｃ及びＱ１４乃
至Ｑ１６は、ビツト６００に対する入力データマ
ルチプレクサ６２２を形成している。トランジス
タＱ３乃至Ｑ８は、米国カリフオルニア州マウン
テンビユーのフエアチアイルド カメラ アンド
インストルメント コーポレーシヨンからも購
入可能であり市販されている74LS74型フリツプ
フロツプ集積回路に用いられているものに対応
し、フエアチアイルドから1978年に出版された
“TTLデータブツク（TTL Data Book）”に記載
されているＤフリツプフロツプ回路を形成してい
る。トランジスタＱ９乃至Ｑ１２はビツト６００
に対する出力マルチプレクサ６２３を形成してい
る。１個の入力情報源のみを有する第５図の回路
は、レジスタフアイル１６６（第１図）内のAC
０，AC2，AC３、スタツクポインタ及びフレー
ムポインタレジスタにも使用されている。 第５Ａ図は１組の波形線図を示しており、第５
図に示したビツト６００の動作を理解する上で有
用である。1波形６３０は、トランジスタＱ
３乃至Ｑ８から成るＤフリツプフロツプへのクロ
ツクパルス入力を示している。内部的には、この
フリツプフロツプは74LS74型フリツプフロツプ
と同じ動作を行うが、その動作に付いてはこれ以
上詳説しない。入力及び出力マルチプレクサ６２
２及び６２３が存在するので、ビツト６００内に
格納された信号の信号源及びそれら信号のデステ
イネーシヨン（行き先き）はAC1レジスタの動作
の必要に応じて可変である。1信号、
信号、信号は夫々配線６０４，６０
６、及び６０８を介して供給される信号で波形６
３２で表わしてある。これらの信号は、ビツト６
００の入力データマルチプレクサ６２２へのデー
タ入力を制御する為の制御信号である。各場合
に、活性状態においては選択された制御線は低状
態にあり、選択されない制御線は両方共高状態に
ある。波形６３４は、波形６３２で表わされた制
御信号の何れかが入力データマルチプレクサ６２
２に供給されたかによつて、配線６２１，６２０
又は６１０を介してのデータ入力を表わす。これ
らのデータ入力とは、シフトされた和
（）、AC1レジスタのビツト２位置における
トランジスタＱ１３に対応するトランジスタから
の出力、又はAC1レジスタのビツト０位置におけ
る対応するトランジスタのデータ出力である。波
形６３６及び６３８は、夫々、Ｄフリツプフロツ
プのトランジスタＱ６のコレクタにおけるＱ出力
及びトランジスタＱ７のコレクタにおける出力
を表わしている。波形６４０は、Ｄフリツプフロ
ツプの出力が第１図に示したソースマルチプレ
クサ１３２か又はデステイネーシヨンマルチプレ
クサ１３４のどちらに供給されるかによつて、配
線６１２上のソース出力制御信号１か又は
配線６１４上のデステイネーシヨン出力制御信号
１かを表わす。波形６４２は、ソース出力
かデステイネーシヨン出力のどちらかが選択され
ることによつて、トランジスタＱ９か又はＱ１１
かのコレクタにおける出力を表わす。 第６図は、PLA２０６の出力側に使用される
高速フイードホワードＤ型フリツプフロツプの回
路図である。この回路７００は、制御論理５０２
及びＡレジスタ２１２（第３図）内のＤ型フリツ
プフロツプにも使用されている。トランジスタＱ
１は、そのベースがクロツクタイミングストロー
ブ発生器３００からクロツク信号を受ける
様に接続されている。トランジスタＱ１の第１マ
ルチコレクタは、トランジスタＱ４及びＱ９のベ
ースに接続されている。第２マルチコレクタは、
トランジスタＱ３及びＱ８のベースに接続されて
いる。フリツプフロツプ７００のＤ入力端は、ト
ランジスタＱ２のベースに接続されている。フリ
ツプフロツプ７００が集積回路５００内のどこに
使用されるかによつて、Ｄ入力は信号DCON，
SCON，SL８９，INC，MAR，μRR／Ｗ，０
２，０１，００の内から適宜選択される。トラン
ジスタＱ２の第１マルチコレクタは、トランジス
タＱ３及びＱ８のベースに接続されている。トラ
ンジスタＱ４の第１マルチコレクタは、トランジ
スタＱ３及びＱ８のベースに接続されている。ト
ランジスタＱ４の第２マルチコレクタ及びトラン
ジスタＱ２の第２マルチコレクタは、トランジス
タＱ５のベースに接続されている。トランジスタ
Ｑ５のコレクタはトランジスタＱ４のベースに接
続されている。トランジスタＱ６のベースは、ト
ランジスタＱ７及びＱ８の第１マルチコレクタか
ら入力を受けるべく接続されている。トランジス
タＱ６の第１マルチコレクタはトランジスタＱ７
のベースに接続されている。トランジスタＱ９の
第２マルチコレクタは、トランジスタＱ７のベー
スに接続されている。トランジスタＱ６の第２マ
ルチコレクタは、トランジスタＱ９の第１マルチ
コレクタと共にフリツプフロツプ７００の出力
端を形成している。トランジスタＱ７の第２マル
チコレクタは、トランジスタＱ８の第２マルチコ
レクタと共に、Ｄフリツプフロツプ７００のＱ出
力端を形成している。トランジスタＱ１乃至Ｑ７
のエミツタは、配線７０２で接続されている。ト
ランジスタＱ８及びＱ９のエミツタも接地されて
いる。トランジスタＱ２乃至Ｑ８のベースは各々
番号７０３で示した如く注入電流源に接続されて
いる。 この回路においては、トランジスタＱ３と並列
接続してトランジスタＱ８を設けることにより、
Ｄフリツプフロツプ７００のＱ出力はフイードホ
ワードされ、かつトランジスタＱ１のベースにお
けるクロツク信号のＱ出力端への転送を高値から
低値への信号遷移に関し２つの装置遅れ（即ち、
トランジスタＱ１及びＱ８）に減少させている。
トランジスタＱ８を設けない場合には、４つの装
置遅れがあることになる。出力端に関しても、
トランジスタＱ４と並列接続してトランジスタＱ
９を設けることによつて同様の速度上の効果が得
られる。 集積回路５００内のどこにフリツプフロツプ回
路７００を使用するかによつて、Ｑ出力と出力
とは、夫々μRDCONと信号、μ
RSCONと信号、μRSL８９と８
９信号、信号（この場合には端子不使
用）、μRMARと信号、μＲ／RWと
Ｒ／RW信号、μRO２と２信号、μRO１
と１信号、又はμRO０と０信号とを
表わす。 第６Ａ図は、集積回路５００内のＤ型フリツプ
フロツプ回路７００のレイアウトを示す平面図で
ある。トランジスタＱ１乃至Ｑ９の各々を表示し
てある。トランジスタＱ２とＱ４の第２マルチコ
レクタは夫等の第１マルチコレクタの大きさの２
倍の大きさであり、トランジスタＱ１及びＱ５の
コレクタ７０４は、例えば、トランジスタＱ３の
コレクタの大きさの２倍の大きさであることに注
意すべきである。更に、トランジスタＱ６乃至Ｑ
９の第２マルチコレクタ７０６は、夫等の第１マ
ルチコレクタの大きさの６倍の大きさである。 ２倍の大きさのコレクタを設けてある箇所は、
１個のデバイスないしトランジスタが他の２個以
上のデバイスを駆動する箇所である。６倍の大き
さのコレクタはバス型の構造を駆動する為であ
る。同様のレイアウトを本発明におけるその他の
I2L回路にも用いている。 第６Ｂ図に示した波形線図は、高速フイードホ
ワードＤ型フリツプフロツプ回路７００の動作を
更に理解する為に有用である。波形７１０はこの
フリツプフロツプ回路内のトランジスタＱ１のベ
ースに印加されるクロツク信号を表わして
いる。波形７１２はこのフリツプフロツプへのデ
ータ入力でトランジスタＱ２のベースに供給され
る。波形７１４及び７１６は、夫々、フリツプフ
ロツプ７００のＱ出力及び出力を表わしてい
る。図示した如く、波形７１０の高値から低値へ
の遷移７１８でデータ波形７１２のサンプリング
を開始する。この時にＱ出力７１４は低値でデー
タ入力７１２は高値であるので、低値から高値へ
の遷移７２０は３装置遅れ後にＱ出力波形７１４
上に現われる。同様に、出力波形７１６は、波
形７１０の高値から低値への遷移７１８よりも２
装置遅れ後に高値から低値への遷移７２２を有す
る。クロツク波形７１０の次の高値から低値への
遷移７２４はデータの別のサンプリングを開始さ
せる。この時点で、データ波形７１２は低値であ
り、Ｑ出力波形７１４における高値から低値への
遷移７２６が２装置遅れ後に発生する。出力波
形７１６内の低値から高値への遷移７２８は、ク
ロツク波形７１０の高値から低値への遷移７２４
後３装置遅れで発生する。フイードホワードデバ
イスＱ８及びＱ９を設けない場合には、波形７１
４及び７１６は前述した如く更に装置遅れがある
ので全体として右側にシフトされることになる。 第７図は、チツプのPLA２０６及び種々のそ
の他の部分の入力バツフア８００を示している。
前の場合と異なり、回路８００はT2L技術を用い
て構成してある。ダイオードＤ１は、端子８０２
からトランジスタＱ５のベースへ入力を供給すべ
く接続されている。トランジスタＱ５への別の入
力は抵抗Ｒ１を介してそのベースに供給される。
トランジスタＱ５の第１エミツタはそのベースに
接続されている。トランジスタＱ５の第２エミツ
タはトランジスタＱ６のベースに接続されてお
り、かつ抵抗Ｒ２を介して接地されている。トラ
ンジスタＱ５の出力はそのコレクタからトランジ
スタＱ４のベースに供給される。トランジスタＱ
４のベースへの別の入力は端子８０８から抵抗Ｒ
３を介して供給される。トランジスタＱ６の第１
エミツタはそのベースに接続されている。抵抗Ｒ
４は接地とトランジスタＱ６の第２エミツタとの
間に接続されている。トランジスタＱ６のコレク
タは、抵抗Ｒ５を介して端子８０９に接続される
一方、トランジスタＱ７のベースに接続されてい
る。抵抗Ｒ４は接地とトランジスタＱ１のベース
との間に接続されている。トランジスタＱ１の第
１エミツタはそのベースに接続されており、その
第２エミツタは接地接続されている。トランジス
タＱ１のコレクタはPLA２０６へTBX信号を供
給すべく接続されている。ダイオードＤ２はトラ
ンジスタＱ１のコレクタをトランジスタＱ３のエ
ミツタに接続している。トランジスタＱ３のエミ
ツタは抵抗Ｒ６を介してベースに接続されてい
る。トランジスタＱ４のエミツタも又トランジス
タＱ３のベースに接続されている。トランジスタ
Ｑ３及びＱ４のコレクタは端子８１０に接続され
ている。トランジスタＱ７の第１エミツタはその
ベースに接続されている。抵抗Ｒ７は接地とトラ
ンジスタＱ７の第２エミツタとの間に接続されて
いる。トランジスタＱ７のコレクタはトランジス
タＱ８のベースに接続されている。端子８１２
は、抵抗Ｒ１１を介してトランジスタＱ８のベー
スに接続されている。トランジスタＱ８のエミツ
タはトランジスタＱ９のベースに接続されてい
る。トランジスタＱ９のエミツタは、抵抗Ｒ８を
介してベースに接続されている。トランジスタＱ
８及びＱ９のコレクタは共に端子８１４に接続さ
れている。トランジスタＱ７の第２エミツタはト
ランジスタＱ２のベースに接続されている。トラ
ンジスタＱ２の第１エミツタはそのベースに接続
されており、第２エミツタは接地されている。ト
ランジスタＱ２のコレクタは配線８１６に接続さ
れており、該配線８１６は入力をPLA２０
６に供給する。配線８１６は、ダイオードＤ３及
び抵抗Ｒ９を介して端子８１８に接続されてい
る。ダイオードＤ４及び抵抗Ｒ９を介して信
号が端子８１８に供給される。抵抗Ｒ９、ダイオ
ードＤ５及び抵抗Ｒ１０は接地と端子８１８との
間に接続されている。トランジスタＱ１０のベー
スは抵抗Ｒ１０とダイオードＤ５との間に接続さ
れている。トランジスタＱ１０の第１エミツタは
そのベースに接続されている。トランジスタＱ１
０の第２エミツタは接地されている。トランジス
タＱ１０のコレクタは、制御論理５０２、バスマ
ルチプレクサ１５８、及びデータ入力端の各々の
内のI2L回路要素にIBX信号を供給する。 第７Ａ図の波形線図は、第７図の回路の動作を
理解するのに有用である。波形８３０は該回路の
端子８０２における入力を表わしている。波形８
３２はこの回路からPLA２０６に供給される
出力を表わしており、該波形８３２は端子
８０２で２装置遅れ後に入力８３０をトラツクす
る。波形８３４は回路８００のPLA２０６への
TBBX出力を表わしている。波形８３４は３装置
遅れをもつて波形８３０を逆極性でトラツクす
る。波形８３６は信号を表わしており、該信
号は低値状態で活性である。波形８３８は回路８
００からのIBX出力信号を表わしており、第８図
の回路９００に供給される。 第８図は、TTL出力バツフアセル９００の回
路を示している。IBX信号は配線９０２を介して
トランジスタＱ１１のベースに供給される。端子
９０４は抵抗Ｒ１２を介してトランジスタＱ１１
のベースに接地されている。トランジスタＱ１１
のエミツタは接地されている。トランジスタＱ１
１のコレクタはトランジスタＱ１６のベースに接
続されている。端子９０６は抵抗Ｒ１３を介して
トランジスタＱ１６のベースに接続されている。
トランジスタＱ１６の第１エミツタはそのベース
に接続されており、第２エミツタは接地されてい
る。トランジスタＱ１６のコレクタはトランジス
タＱ１２のベースに接続されている。配線９０８
はダイオードＤ７を介してトランジスタＱ１２の
ベースにBE信号を供給する。端子９１０は抵抗
Ｒ１４を介してトランジスタＱ１２のベースに接
続されている。トランジスタＱ１２の第１エミツ
タはそのベースに接続されており、第２エミツタ
はトランジスタＱ１５のベースに接続されてい
る。トランジスタＱ１２の第２エミツタは抵抗Ｒ
１５を介して接地接続されている。トランジスタ
Ｑ１２のコレクタはトランジスタＱ１３のベース
に接続されている。トランジスタＱ１３のベース
及びトランジスタＱ１２のコレクタはダイオード
Ｄ８を介してBE信号を受けるべく接続されてお
り、かつ抵抗Ｒ１６によつて端子９１２に接続さ
れている。トランジスタＱ１３の第１エミツタは
そのベースに接続されている。トランジスタＱ１
３の第２エミツタはトランジスタＱ１４のベース
に接続されると共に、抵抗Ｒ１７を介して接地接
続されている。トランジスタＱ１３のコレクタ及
びトランジスタＱ１４のコレクタは共に接続さ
れ、抵抗Ｒ１８を介して端子９１４に接続されて
いる。トランジスタＱ１４のエミツタはトランジ
スタＱ１５のコレクタに接続されている。トラン
ジスタＱ１５の第１エミツタはそのベースに接続
されており、第２エミツタは接地されている。端
子９１６は回路９００からの出力として与えられ
た信号を供給する。 第８Ａ図に示した波形線図は出力セル９００の
動作を理解する上で有用である。波形９５０は入
力IBX信号である。波形９５２は出力信号
で、IBX入力波形９５０を逆極性でトラツクして
おり、BE波形９５４が低値状態にある場合には
出力９５２は３状態にある。 第９図は、PLA２０６に使用するPLA回路１
０００を示している。第７図に示した端子８１８
はダイオードＤ１を介してトランジスタＱ１のベ
ースに入力を供給する。トランジスタＱ１のベー
スへの入力は更にトランジスタＱ２のエミツタか
ら抵抗Ｒ４を介して供給される。トランジスタＱ
２のベース及びトランジスタＱ３のベースはトラ
ンジスタＱ４のコレクタに接続されている。トラ
ンジスタＱ４のエミツタは接地されている。トラ
ンジスタＱ４のベースは抵抗Ｒ３を介して接地接
続されており、抵抗Ｒ２及びダイオードＤ２，Ｄ
３，Ｄ４を介してトランジスタＱ２のベースに接
続されている。抵抗Ｒ１は、トランジスタＱ２及
びＱ３のコレクタと夫等のベースとの間に接続さ
れている。トランジスタＱ１の第１エミツタは抵
抗Ｒ５によつてトランジスタＱ５のベースに接続
されている。トランジスタＱ５のエミツタの１方
はそのベースに接続されており、他方のエミツタ
は接地されている。トランジスタＱ１の第１エミ
ツタは抵抗Ｒ５及びＲ６を介して接地接続されて
いる。 PLA回路１０００の部分１００２は電圧調整
器として動作する。部分１００４は電流源として
動作する。抵抗Ｒ４乃至Ｒ４Ｎは高温度抵抗係数
を有し、電圧調整器部分１００２は出力線１００
５での電圧を調整し、抵抗で何が起こつているか
をトラツクし、ダイオードＤ１での電圧降下を制
御する。ダイオードＤ１，Ｄ５及びDXはANDゲ
ートを形成し、同様なANDゲートを１００６で
示してある。PLA内に、これらのANDゲートを
形成する為のデバイスの選択はPLAプログラム
に依存する。トランジスタＱ１及びＱ１Ｎの第１
エミツタは互いに接続されてORゲートを形成し
ている。PLAプログラムに応じてこの様な接続
は選択的になされ得る。トランジスタＱ５のコレ
クタは、PLA回路からの出力をマイクロプログ
ラムレジスタＡ又はＢ（第３図中の２１２）に供
給する。 第１０図は、第１図に示したクロツクタイミン
グ・ストローブ発生器３００及びマイクロプログ
ラムレジスタ２１２内に使用されるマスタースレ
ーブフリツプフロツプ回路１１００を示してい
る。端子１１０１における入力はダイオードＤ
３を介してトランジスタＱ１のベースに供給され
る。端子１１０３における同様の入力はダイオ
ードＤ４を介してトランジスタＱ２のベースに供
給される。入力が端子１１０２に供給され
てトランジスタＱ１及びＱ２のエミツタに供給さ
れる。トランジスタＱ１のコレクタはダイオード
Ｄ１９を介してトランジスタＱ１７のベースに出
力を与える。トランジスタＱ１のコレクタはダイ
オードＤ８及び抵抗Ｒ１によつてＶCC端子１１０
４に接続されている。ダイオードＤ６は抵抗Ｒ１
を介してトランジスタＱ２のベースをＶCC端子１
１０４に接続している。同様に、トランジスタＱ
２のコレクタはダイオードＤ２０を介してトラン
ジスタＱ１８のベースに入力を供給する。トラン
ジスタＱ２のコレクタはダイオードＤ７及び抵抗
Ｒ２を介してＶCC端子に接続されている。ダイオ
ードＤ５は抵抗Ｒ２を介してトランジスタＱ１の
ベースをＶCC端子１１０４に接続している。トラ
ンジスタＱ１７の第１エミツタはそのベースに接
続され、その第２エミツタはトランジスタＱ１１
のに接続され、更に、抵抗Ｒ３を介して接地接続
されている。トランジスタＱ１７のコレクタはト
ランジスタＱ１５のベースに接続されている。ト
ランジスタＱ１１の第１エミツタはそのベースに
接続されている。トランジスタＱ１１の第２エミ
ツタは接地されている。トランジスタＱ１１のコ
レクタは本回路のＱ出力端子１１０６に接続され
ており、ダイオードＤ１３を介してトランジスタ
Ｑ１５のエミツタに接続されると共に、ダイオー
ドＤ２１を介してトランジスタＱ１８のベースに
接続されている。トランジスタＱ１５のコレクタ
はＶCC端子１１０８に接続されている。抵抗Ｒ４
は、ＶCC端子１１０８をトランジスタＱ１５のベ
ースにかつトランジスタＱ１７のコレクタに接続
させている。抵抗Ｒ５はＶCC端子をトランジスタ
Ｑ１７のベースに接続している。ダイオードＤ２
１及びＤ２２はスレーブフリツプフロツプを形成
する為のフイードバツク路を与えている。 トランジスタＱ１８の第１エミツタはそのベー
スに接続されている。トランジスタＱ１８の第２
エミツタはトランジスタＱ１２のベースに接続さ
れ、又抵抗Ｒ６を介して接地接続されている。ト
ランジスタＱ１８のコレクタはトランジスタＱ１
６のベースに接続されている。トランジスタＱ１
２の第１エミツタはそのベースに接続されてい
る。トランジスタＱ１２の第２エミツタは接地さ
れている。トランジスタＱ１２のコレクタはフリ
ツプフロツプ１１００の出力端子１１１０に接
続されている。トランジスタＱ１２のコレクタは
ダイオードＤ１４を介してトランジスタＱ１６の
エミツタに接続されており、かつダイオードＤ２
２を介してトランジスタＱ１７のベースに接続さ
れている。トランジスタＱ１６のコレクタはＶCC
端子１１０８に接続されている。抵抗Ｒ７はＶCC
端子１１０８をトランジスタＱ１６のベースに接
続している。抵抗Ｒ８はＶCC端子１１０８をトラ
ンジスタＱ１８のベースに接続している。 第１０Ａ図の波形線図は、第１０図のマスター
スレーブフリツプフロツプ回路１００の動作を理
解する上で有用である。波形１１２０及び１１２
２は、夫々、フリツプフロツプ回路１１００への
入力及び入力である。波形１１２４は本フリ
ツプフロツプ回路の端子１１０２におけるクロツ
ク入力である。波形１１２６及び１１２８は、
夫々、本フリツプフロツプ回路の端子１１１０及
び１１０６における出力及びＱ出力である。
入力が低値の場合にＱ出力は高値になり、入力
が低値の場合に出力が高値になる。 第１１Ａ図及び第１１Ｂ図は、集積回路チツプ
５００（第３図）の形に構成されたカウンタ１６
２（第１図）を示している。カウンタ１６２は、
正端でトリガーされリツプルダウンカウンタとし
て相互に接続された５つのＴ型フリツプフロツプ
回路１２００，１２０２，１２０４，１２０６，
１２０８、及び最大桁ビツトとして使用されるラ
ツチ１２１０を有する。Ｔ型フリツプフロツプ１
２００乃至１２０８の各々は、夫々の関連した論
理回路１２１２，１２１４，１２１６，１２１
８，１２２０を有している。論理回路１２１２乃
至１２２０の各々はNANDゲート１２２２を有し
ており、NANDゲート１２２２の出力端はそれに
関連したフリツプフロツプ回路１２００乃至１２
０８のセツト端子に接続されている。NANDゲー
ト１２２２の１入力はインバータ１２２４の出力
で与えられる。他の入力はインバータ１２２６の
出力で与えられる。ORゲート１２２８の出力端
はそれに関連したフリツプフロツプ１２００乃至
１２０８のリセツト端子に接続されている。OR
ゲート１２２８への１入力はインバータ１２３０
の出力で与えられ、第２の入力はインバータ１２
３２の出力で与えられ、又第３の入力はNANDゲ
ート１２３４の出力で与えられる。インバータ１
２２６及び１２３６はNANDゲート１２３４へ入
力を供給する。インバータ１２３６の入力端はイ
ンバータ１２２４の出力を受ける様に接続されて
いる。インバータ１２２４の入力端は15信
号を受ける様に接続されている。インバータ１２
２６の入力端は信号を受ける様に接続され
ている。インバータ１２３０の入力端は、
LDC32信号を受ける様に接続されており、イン
バータ１２３２の入力端はLDC16信号を受ける
様に接続されている。論理回路１２１４乃至１２
２０内の対応するインバータは同様に接続されて
いるが、論理回路１２１４内のインバータ１２２
４は14信号を受ける様に接続されており、
論理回路１２１６内のインバータ１２２４は
13信号を受ける様に接続されており、論理
回路１２１８内のインバータ１２２４は12
信号を受ける様に接続されており、論理回路１２
２０内のインバータ１２２４は１１信号を
受ける様に接続されている。又、論理回路１２２
０内のNANDゲート１２２２の出力はORゲート
１２４０の１入力を形成している。ORゲート１
２４０へのもう１つの入力端はインバータ１２４
２の出力を受けるべく接続されており、該インバ
ータ１２４２の入力端は16信号を受けるべ
く接続されている。ORゲート１２４０の出力端
はフリツプフロツプ１２０８のセツト端子に接続
されている。フリツプフロツプ１２００の端子
T1及びT2はインバータ１２４４の出力を受ける
べく接続されており、該インバータ１２４４への
入力は信号である。フリツプフロツプ１
２００のＱ出力端はフリツプフロツプ１２０２へ
入力Ｔ１及びＴ２を供給する。フリツプフロツプ
１２００の出力端はインバータ１２４６への入
力を与える。インバータ１２４６の出力端は
NANDゲート１２４８の１入力端に接続されてい
る。NANDゲート１２４８へのもう１つの入力は
インバータ１２５０の出力で与えられ、該インバ
ータ１２５０は信号を受ける様に接続され
ている。NANDゲート１２４８の出力は15信号
である。インバータ１２４６の出力は又インバー
タ１２５５への入力として供給される。インバー
タ１２５５の出力端はインバータ１２５９の入力
端に接続されている。フリツプフロツプ１２０２
のＱ出力は、フリツプフロツプ１２０４への入力
Ｔ１及びＴ２として供給される。フリツプフロツ
プ１２０２の出力はインバータ１２５４への入
力として供給される。フリツプフロツプ１２０２
の出力は又NANDゲート１２５２への入力とし
て供給される。インバータ１２５４の出力は
NANDゲート１２５６への１入力を形成する。
NANDゲート１２５６へのもう１つの入力は、イ
ンバータ１２５８の出力で与えられ、該インバー
タ１２５８の入力端は信号を受ける様に接
続されている。フリツプフロツプ１２０４のＱ出
力端はフリツプフロツプ１２０６へ入力Ｔ１及び
Ｔ２を与える。フリツプフロツプ１２０４の出
力はインバータ１２６０に供給され、又１入力と
してNANDゲート１２５２へ供給される。インバ
ータ１２６０の出力はNANDゲート１２６２への
１入力を形成する。NANDゲート１２６２へのも
う１つの入力はインバータ１２６４の出力で与え
られ、該インバータ１２６４は信号を受け
る様に接続されている。インバータ１２６２の出
力は13信号である。インバータ１２０６のＱ出
力はフリツプフロツプ１２０８へT1入力及びT2
入力を与える。フリツプフロツプ１２０６の出
力はインバータ１２６６へ入力を与え、第３の入
力としてNANDゲート１２５２に供給される。イ
ンバータ１２６６の出力はNANDゲート１２６８
への１入力を与える。NANDゲート１２６８への
もう１つの入力はインバータ１２７０の出力で与
えられ、該インバータ１２７０の入力は信
号である。NANDゲート１２６８の出力は12信
号である。フリツプフロツプ１２０８の出力は
インバータ１２７２へ入力を与えると共に、
NANDゲート１２５２へもう１つの入力を与え
る。インバータ１２７２の出力はNANDゲート１
２７４への１入力を形成する。NANDゲート１２
７４へのもう１つの入力はインバータ１２７６の
出力で与えられ、該インバータ１２７６の入力は
信号である。NANDゲート１２７４の出力
は11信号である。 第１２図は、Ｔフリツプフロツプ１２００乃至
１２０８の詳細を示した論理回路図である。これ
らのフリツプフロツプは正端でトリガーされる。
Ｔ１入力及びＴ２入力は、夫々、NANDゲート１
２８０及び１２８２に供給される。NANDゲート
１２８０への別の入力はQRゲート１２８４の出
力で与えられる。NANDゲート１２８０の第３の
入力端はフリツプフロツプのリセツト端子に接続
されている。ORゲート１２８４への１入力は
NANDゲート１２８０の出力で与えられる。第２
の入力はフリツプフロツプのセツト端子から与え
られる。第３の入力はORゲート１２８６の出力
で与えられる。ORゲート１２８６への１入力は
フリツプフロツプのリセツト端子で与えられる。
第２の入力はフリツプフロツプの出力で与えら
れ、第３の入力はNANDゲート１２８２の出力で
与えられる。NANDゲート１２８０の出力は
NANDゲート１２８２への第２の入力を与える。
NANDゲート１２８２へのもう１つの入力はOR
ゲート１２８６の出力で与えられる。NANDゲー
ト１２８０の出力はORゲート１２８８への１入
力を与える。ORゲート１２８８への第２の入力
はフリツプフロツプのセツト端子で与えられる。
第３の入力はフリツプフロツプの出力で与えら
れる。ORゲート１２８８の出力はフリツプフロ
ツプのＱ出力であり、該Ｑ出力は入力としてOR
ゲート１２９０に供給される。ORゲート１２９
０への第２の入力はNANDゲート１２８２の出力
で与えられ、ORゲート１２９０への第３の入力
はフリツプフロツプのリセツト端子から与えられ
る。ORゲート１２９０の出力はフリツプフロツ
プの出力である。 第１１Ａ図及び第１１Ｂ図に示した如く、ラツ
チ１２１０はインバータ１２９２及び１２９４を
有する。インバータ１２９２の入力端はLDC３
２信号を受ける様に接続されている。インバータ
１２９２の出力はORゲート１２９６の１入力を
形成する。インバータ１２９４の入力端はインバ
ータ１２４４の出力を受ける様に接続されてい
る。インバータ１２９４の出力はORゲート１２
９８への１入力を形成する。ORゲート１２９８
の出力は前記ラツチの出力で、ORゲート１２
９６への第２の入力を形成する。ORゲート１２
９６の出力は前記ラツチのＱ出力であり、第２の
入力としてORゲート１２９８へ供給される。OR
ゲート１２９８の出力はNANDゲート１３００へ
の１入力として供給される。NANDゲート１３０
０への第２の入力はインバータ１３０２の出力で
与えられ、該インバータの入力端は信号を
受けるべく接続されている。NANDゲート１３０
０の出力はインバータ１３０４への入力を与え
る。インバータ１３０４の出力はバス１７２、デ
ステイネーシヨン・マルチプレクサ１３４、及び
バス１３８を介してALU１１０に供給される。
（第１図参照） LDC32信号はカウンタ１６２を値3210にプリセ
ツトさせる機能を有する。LDC16信号はカウン
タ１６２を値1610にプリセツトさせる機能を有す
る。信号はカウンタ１６２をバス１６４を
介して供給される所望の値にロードさせる。（第
１図）インバータ１２４６，１２５４，１２６
６，１２７２，１２５０，１２５８，１２６４，
１２７０，１２７６、NANDゲート１２４８，１
２５６，１２６２，１２６８、及び１２７４、イ
ンバータ１３０２，NANDゲート１３００、及び
インバータ１３０４は、ALU１１０に供給する
為にカウンタ１６２の最終符号を拡張したデステ
イネーシヨン・バス１７２上に読み込ませる機能
を行なう。 ゲート１２５２は、カウンタ１６２の00000又
は00001のどらかの状態を検知するものであり、
インバータ１２５３の入力端に接続されている。
インバータ１２５３の出力端はNANDゲート１２
６１の１入力端に接続されている。NANDゲート
１２６１のもう１つの入力端はインバータ１２５
９の出力端に接続されている。NANDゲート１２
６１の出力は、カウンタ１６２が状態00001にあ
ることを示す信号を有する。インバータ１
２５３はANDゲート１２５７の１入力端に接続
されている。ANDゲート１２５７へのもう１つ
の入力はインバータ１１２５５からくる。AND
ゲート１２５７の出力は、カウンタが状態00000
にあることを示すCZERO信号である。 種々の命令の繰返しサイクルが本マイクロプロ
セツサによつて実行されている間に行なわれるべ
き操作数はゼロ乃至3110の間の正数としてカウン
タ１６２に供給される。従つて、カウンタはゼロ
に向かつて順次計数を行ない、自動的に所要数の
ステツプを実行する。カウンタ１６２は完全同期
型並列式カウンタとして構成することも可能であ
るが、図示した如く本実施例では直列式リツプル
カウンタとして構成してある。リツプルカウンタ
は、同期型カウンタと比べゲートの必要数が約半
分であるので、同期型カウンタよりも有利であ
る。本実施例では、各フリツプフロツプ内のトラ
ンジスタ１２８８のＱ出力端をクロツク入力端、
即ち次段のトランジスタ１２８０及び１２８２に
相互接続させることによつてリツプルカウンタに
おける直列式の場合の遅れを最小としている。こ
のことは、カスケード段構成とした場合には、段
当り２つのゲート遅れが存在するだけであること
を意味する。 第１１図及び第１２図に示した構成では、カウ
ンタの２状態、即ち00001及び00000を個別的にデ
コードすれば良い。カウンタが210（00010）から
１（00001）へ順次計数する場合に、カウンタの
最小２桁のビツトのみが変化するだけであるか
ら、カウンタの出力端に正しい信号が現われる迄
に４つのゲート遅れがあるだけである。１から０
への遷移ではカウンタの最小桁ビツトのみが変化
するだけであるから、遅れの数は２であり、同期
型構成と比べ少なくなつている。 カウンタ１６２は、正規化命令の実行に除して
は33個の個別的状態を取り得ることが可能でなけ
ればならない。既に正規化されている場合には
AC0又はAC1レジスタ内の32ビツトの数を正規化
する為に０シフトをとり、カウンタ１６２は3210
と等値のままである。一方、数を正規化する為に
１から31シフトを取ることができ、この場合には
カウンタ3210から１へカウントダウンする。数が
最初０の場合は、32シフトに達した後にはカウン
タが０になるのでプロセスは終了する。又、25＝
32であるから、33個の個別的状態を表わす為には
最小６段必要である。カウンタ１６２の第６段は
ラツチ１２１０で構成され、該ラツチは、カウン
タが初期値の3210状態にされるとセツトされ、カ
ウンタに何等かのカウント信号が印加されるると
クリアされる。このことは、前記ラツチの状態を
使つて状態3210と０とを区別していることを意味
する。この様な構成とすることによつて、前段５
段における直列遅れを省き、６段目にＴフリツプ
フロツプを付加するよりもゲート数を減少させる
ことが可能である。 カウンタ１６２は特定された操作に対し以下の
如く動作される。符号付き及び符号無しの乗算命
令に対しては、総計1610サイクル必要である。カ
ウンタは1610でプリセツトされ、カウントダウン
されて、カウンタが０に達すると命令は終了され
る。符号付き乗算の場合には、カウンタが１に達
するとデコードが行なわれ、最終サイクルが修正
される。符号付き及び符号無し除算命令に対して
は、16サイクル必要である。カウンタは1610でプ
リセツトされ、カウントダウンされて、カウンタ
が０に達すると命令は終了される。正規化命令
は、０サイクルと3110サイクルとの間の可変数を
必要とする。カウンタは3210でプリセツトされ、
カウントダウンされて、外部条件又はカウンタが
０に達した場合に終了される。シフト数が１と
3110との間にある場合には、シフト数の２の補数
が読み戻される。この数が初期的に正規化される
場合には０が読み戻される。カウンタが０に達す
ると−3110が読み戻される。パラメータシフト命
令の場合には、０サイクルから3110サイクル迄の
可変数が必要である。カウンタは可変数にセツト
され、カウントダウンされ、カウンタが０に達す
ると命令は終了される。 第３図に示した如く、集積回路として実施化さ
れる場合には、本発明のマイクロプロセツサ集積
回路は、従来のマイクロプロセツサ集積回路と比
較し速度及び性能上の著しい利点を与えるもので
ある。本発明の性能上の利点は次表に要約してあ
り、その表では本発明の性能特性を各々製品型式
番号で表示した如く市販されている従来のマイク
ロプロセツサ集積回路５種類のものと比較してい
る。表から明らかな如く、本発明は掲記した従来
のマイクロプロセツサ集積回路の何れのものより
も全ての共通に使用された操作分野において著し
い速度上の利点を有するものである。その結果、
本発明の集積回路は、特に高性能が要求される環
境におけるマイクロプロセツサの利用を著しく増
加たらしめることを可能にするものである。
【表】
以上、当業者等に明らかな如く、本発明の目的
を達成可能なマイクロプロセツサ集積回路の実施
例に付き詳細に説明した。本マイクロプロセツサ
内に用いられるT2LとI2Lとのインターフエース
回路及び構成はマイクロプロセツサ内のT2L回路
とI2L回路との間の一層効果的な区分化を容易た
らしめるものである。上述した情報バス構成を用
いることによつて、マイクロプロセツサの内部バ
ス構成内の配線数が減少される。本マイクロプロ
セツサのPLAは、従来のPLAと比較して信頼性
を保持しつつ一層高範囲の温度範囲で動作可能で
ある。本マイクロプロセツサのレジスタ内に用い
たフリツプフロツプ回路は時間遅れを減少させて
おり、速度が重要である適用場面において効果的
であり、又従来技術と比べてより能率的に入力及
び出力をマルチプレクサ操作する。本発明のサイ
クルカウンタは、最小数の回路要素でもつて一層
効果的に繰り返し命令を実行することを可能たら
しめるものである。本発明のマスタースレーブ・
フリツプフロツプ回路は、従来のタイミング回路
のノイズに対する敏感性を除去しており、特にこ
のことは高温度の場合に言えることである。 以上、本発明の具体的実施の態様に付き詳説し
たが、本発明はこれら具体的実施例に限定される
べきものではなく、特許請求の範囲の記載に基づ
く技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。
を達成可能なマイクロプロセツサ集積回路の実施
例に付き詳細に説明した。本マイクロプロセツサ
内に用いられるT2LとI2Lとのインターフエース
回路及び構成はマイクロプロセツサ内のT2L回路
とI2L回路との間の一層効果的な区分化を容易た
らしめるものである。上述した情報バス構成を用
いることによつて、マイクロプロセツサの内部バ
ス構成内の配線数が減少される。本マイクロプロ
セツサのPLAは、従来のPLAと比較して信頼性
を保持しつつ一層高範囲の温度範囲で動作可能で
ある。本マイクロプロセツサのレジスタ内に用い
たフリツプフロツプ回路は時間遅れを減少させて
おり、速度が重要である適用場面において効果的
であり、又従来技術と比べてより能率的に入力及
び出力をマルチプレクサ操作する。本発明のサイ
クルカウンタは、最小数の回路要素でもつて一層
効果的に繰り返し命令を実行することを可能たら
しめるものである。本発明のマスタースレーブ・
フリツプフロツプ回路は、従来のタイミング回路
のノイズに対する敏感性を除去しており、特にこ
のことは高温度の場合に言えることである。 以上、本発明の具体的実施の態様に付き詳説し
たが、本発明はこれら具体的実施例に限定される
べきものではなく、特許請求の範囲の記載に基づ
く技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。
第１図は本発明に基づくマイクロプロセツサシ
ステムのブロツク線図、第１Ａ図は第１図に示し
たブロツク線図の１部の変形例を示したブロツク
線図、第２図は外部接続ピンのレイアウトを示し
た本発明のマイクロプロセツサ集積回路の平面
図、第３図は本発明のマイクロプロセツサ集積回
路の内部詳細を示した構成図、第４Ａ図は本発明
のマイクロプロセツサ集積回路に使用したT2Lと
I2Lとのインターフエース回路の回路図、第４Ｂ
図は第４Ａ図に示した回路の１部の集積回路レイ
アウトを示した平面図、第４Ｃ図は第４Ｂ図中４
―４線に沿つた断面図、第５図は本発明のマイク
ロプロセツサ集積回路のレジスタの内の１つに使
用したフリツプフロツプ回路の回路図、第５Ａ図
は第５図の回路の動作を理解する上で有用な波形
線図、第６図は本発明のマイクロプロセツサ集積
回路に使用した高速フリツプフロツプ回路の回路
図、第６Ａ図は第６図の回路に対応した集積回路
レイアウトの平面図、第６Ｂ図は第６図及び第６
Ａ図に示した回路の動作を理解する上で有用な波
形線図、第７図及び第８図は夫々第１Ａ図に示し
たブロツク線図の１部の回路図、第７Ａ図及び第
８Ａ図は夫々第１図及び第８図に示した回路の動
作を理解する上で有用な波形線図、第９図は本発
明のマイクロプロセツサに用いたPLA回路の回
路図、第１０図は本発明のマイクロプロセツサ集
積回路に用いたマスタースレーブ・フリツプフロ
ツプ回路の回路図、第１０Ａ図は第１０図の回路
の動作を理解する上で有用な波形線図、第１１図
は第１１Ａ図と第１１Ｂ図との関係を示す説明
図、第１１Ａ図及び第１１Ｂ図は本発明のマイク
ロプロセツサ集積回路に用いたサイクルカウンタ
を部分的にブロツクで又部分的に論理記号で示し
た各回路図、第１２図は第１１Ａ図及び第１１Ｂ
図に示したサイクルカウンタの１部の論理回路
図、である。 （符号の説明）、１００：データパスユニツ
ト、１０２：情報バス、１１０：演算論理ユニツ
ト（ALU）、１１２：プログラムカウンタ、１１
４：インクリメンタ、１１６：バスレジスタマル
チプレクサ、１２０：バスレジスタ、１３２：ソ
ース・マルチプレクサ、１３４：デステイネーシ
ヨン・マルチプレクサ、１４８：シフタ、１５
０：ステータスレジスタ、１５８：バスマルチプ
レクサ、１６２：５ビツトカウンタ、１６６：レ
ジスタフアイル、１８０：３状態バツフア、２０
０：制御ユニツト、２０６：PLA、３００：タ
イミングユニツト。
ステムのブロツク線図、第１Ａ図は第１図に示し
たブロツク線図の１部の変形例を示したブロツク
線図、第２図は外部接続ピンのレイアウトを示し
た本発明のマイクロプロセツサ集積回路の平面
図、第３図は本発明のマイクロプロセツサ集積回
路の内部詳細を示した構成図、第４Ａ図は本発明
のマイクロプロセツサ集積回路に使用したT2Lと
I2Lとのインターフエース回路の回路図、第４Ｂ
図は第４Ａ図に示した回路の１部の集積回路レイ
アウトを示した平面図、第４Ｃ図は第４Ｂ図中４
―４線に沿つた断面図、第５図は本発明のマイク
ロプロセツサ集積回路のレジスタの内の１つに使
用したフリツプフロツプ回路の回路図、第５Ａ図
は第５図の回路の動作を理解する上で有用な波形
線図、第６図は本発明のマイクロプロセツサ集積
回路に使用した高速フリツプフロツプ回路の回路
図、第６Ａ図は第６図の回路に対応した集積回路
レイアウトの平面図、第６Ｂ図は第６図及び第６
Ａ図に示した回路の動作を理解する上で有用な波
形線図、第７図及び第８図は夫々第１Ａ図に示し
たブロツク線図の１部の回路図、第７Ａ図及び第
８Ａ図は夫々第１図及び第８図に示した回路の動
作を理解する上で有用な波形線図、第９図は本発
明のマイクロプロセツサに用いたPLA回路の回
路図、第１０図は本発明のマイクロプロセツサ集
積回路に用いたマスタースレーブ・フリツプフロ
ツプ回路の回路図、第１０Ａ図は第１０図の回路
の動作を理解する上で有用な波形線図、第１１図
は第１１Ａ図と第１１Ｂ図との関係を示す説明
図、第１１Ａ図及び第１１Ｂ図は本発明のマイク
ロプロセツサ集積回路に用いたサイクルカウンタ
を部分的にブロツクで又部分的に論理記号で示し
た各回路図、第１２図は第１１Ａ図及び第１１Ｂ
図に示したサイクルカウンタの１部の論理回路
図、である。 （符号の説明）、１００：データパスユニツ
ト、１０２：情報バス、１１０：演算論理ユニツ
ト（ALU）、１１２：プログラムカウンタ、１１
４：インクリメンタ、１１６：バスレジスタマル
チプレクサ、１２０：バスレジスタ、１３２：ソ
ース・マルチプレクサ、１３４：デステイネーシ
ヨン・マルチプレクサ、１４８：シフタ、１５
０：ステータスレジスタ、１５８：バスマルチプ
レクサ、１６２：５ビツトカウンタ、１６６：レ
ジスタフアイル、１８０：３状態バツフア、２０
０：制御ユニツト、２０６：PLA、３００：タ
イミングユニツト。
Claims (1)
- 【特許請求の範囲】 １ 独立のアドレスデータパスと独立の演算論理
ユニツトデータパスとを具備した中央処理装置を
設け、各データパスはクロツクサイクルの期間中
同時操作可能であり、各データパスにアドレス及
びデータ情報を供給しかつ各データパスからアド
レス及びデータ情報を受ける情報バスを設けたマ
イクロプロセツサ集積回路において、前記情報バ
スに双方向性入出力バツフアを設けて前記集積回
路の外部と情報の出し入れを行なうと共に、双方
向性入出力マルチプレクサを設けて、前記入出力
バツフアから入力情報を受け、前記入出力バツフ
アへ出力情報を供給し、前記両データパスに共用
される入力マルチプレクサに情報を供給し、前記
両データパスに共用される出力マルチプレクサか
ら情報を受けることを特徴とするマイクロプロセ
ツサ集積回路。 ２ 上記第１項において、前記入出力マルチプレ
クサは前記入力マルチプレクサとは独立して前記
演算論理ユニツトデータパス内のステータスレジ
スタに情報を供給することを特徴とするマイクロ
プロセツサ集積回路。 ３ 上記第１項又は第２項において、前記入出力
マルチプレクサは前記入力マルチプレクサとは独
立してマイクロプロセツサ集積回路用の制御ユニ
ツト内の命令レジスタに情報を供給することを特
徴とするマイクロプロセツサ集積回路。 ４ 上記第１項乃至第３項の何れか１項におい
て、前記入出力バツフアは前記制御ユニツト内の
プログラマブル・ロジツク・アレイに入力情報を
供給することを特徴とするマイクロプロセツサ集
積回路。 ５ 独立のアドレスデータパスと独立の演算論理
ユニツトデータパスとを具備した中央処理装置を
設け、各データパスはクロツクサイクルの期間中
同時操作可能であり、各データパスにアドレス及
びデータ情報を供給しかつ各データパスからアド
レス及びデータ情報を受ける情報バスを設けたマ
イクロプロセツサ集積回路において、前記情報バ
スに双方向性入出力バツフアを設けて前記集積回
路の外部と情報の出し入れを行なうと共に、双方
向性入出力マルチプレクサを設けて、前記入出力
バツフアから入力情報を受け、前記入出力バツフ
アへ出力情報を供給し、前記両データパスに共用
される入力マルチプレクサに情報を供給し、前記
両データパスに共用される出力マルチプレクサか
ら情報を受け、かつトランジスタ・トランジスタ
論理と集積注入論理との間にインターフエース回
路を設け、前記インターフエース回路がトランジ
スタ・トランジスタ論理出力段と複数個の集積注
入論理入力段とを有し、前記各集積注入論理入力
段が所定電圧に接続されたエミツタと、複数個の
コレクタと、前記出力段からの出力信号を受ける
べく抵抗要素を介して接続されたベースとを備え
たバイポーラ・トランジスタを有し、各抵抗要素
は所定の導電型の半導体物質から成る一対の部分
と前記所定の導電型の半導体物質から成りしかも
前記一対の部分のどちらよりも断面積が小さな第
３の部分とを有することを特徴とするマイクロプ
ロセツサ集積回路。 ６ 独立のアドレスデータパスと独立の演算論理
ユニツトデータパスとを具備した中央処理装置を
設け、各データパスはクロツクサイクルの期間中
同時操作可能であり、各データパスにアドレス及
びデータ情報を供給しかつ各データパスからアド
レス及びデータ情報を受ける情報バスを設けたマ
イクロプロセツサ集積回路において、前記情報バ
スに双方向性入出力バツフアを設けて前記集積回
路の外部と情報の出し入れを行なうと共に、双方
向性入出力マルチプレクサを設けて、前記入出力
バツフアから入力情報を受け、前記入出力バツフ
アへ出力情報を供給し、前記両データパスに共用
される入力マルチプレクサに情報を供給し、前記
両データパスに共用される出力マルチプレクサか
ら情報を受け、相互接続された複数個のフリツプ
フロツプ回路を有する第１記憶レジスタを設け、
出力制御回路を各フリツプフロツプ回路と連動さ
せてその出力信号を２つの位置の内の所望の１方
に選択的に指向させることを特徴とするマイクロ
プロセツサ集積回路。 ７ 独立のアドレスデータパスと独立の演算論理
ユニツトデータパスとを具備した中央処理装置を
設け、各データパスはクロツクサイクルの期間中
同時操作可能であり、各データパスにアドレス及
びデータ情報を供給しかつ各データパスからアド
レス及びデータ情報を受ける情報バスを設けたマ
イクロプロセツサ集積回路において、前記情報バ
スに双方向性入出力バツフアを設けて前記集積回
路の外部と情報の出し入れを行なうと共に、双方
向性入出力マルチプレクサを設けて、前記入出力
バツフアから入力情報を受け、前記入出力バツフ
アへ出力情報を供給し、前記両データパスに共用
される入力マルチプレクサに情報を供給し、前記
両データパスに共用される出力マルチプレクサか
ら情報を受け、複数個のフリツプフロツプ回路を
有する第２記憶レジスタを設け、前記フリツプフ
ロツプ回路の各々が、クロツク入力信号とデータ
入力信号とに応答する第１ラツチ、クロツク入力
信号とデータ入力信号の相補信号とに応答する第
２ラツチ、第１出力信号を供給する第１出力端子
と前記第１出力信号に相補する第２出力信号を供
給する第２出力端子とを有する第３ラツチ、前記
第１出力端子に接続された出力電極とクロツク入
力信号に応答し前記第１ラツチ内の交差接続され
たトランジスタの入力電極に並列接続された入力
電極とを有する第１トランジスタを有することを
特徴とするマイクロプロセツサ集積回路。 ８ 上記第７項において、前記フリツプフロツプ
回路の各々が、当該フリツプフロツプ回路の第２
出力端子に接続された出力電極と当該フリツプフ
ロツプ回路に対するクロツク入力信号に応答し当
該フリツプフロツプ回路の第２ラツチ内の交差接
続されたトランジスタの入力電極に並列接続され
た入力電極とを有する第２トランジスタを有する
ことを特徴とするマイクロプロセツサ集積回路。 ９ 独立のアドレスデータパスと独立の演算論理
ユニツトデータパスとを具備した中央処理装置を
設け、各データパスはクロツクサイクルの期間中
同時操作可能であり、各データパスにアドレス及
びデータ情報を供給しかつ各データパスからアド
レス及びデータ情報を受ける情報バスを設けたマ
イクロプロセツサ集積回路において、前記情報バ
スに双方向性入出力バツフアを設けて前記集積回
路の外部と情報の出し入れを行なうと共に、双方
向性入出力マルチプレクサを設けて、前記入出力
バツフアから入力情報を受け、前記入出力バツフ
アへ出力情報を供給し、前記両データパスに共用
される入力マルチプレクサに情報を供給し、前記
両データパスに共用される出力マルチプレクサか
ら情報を受け、変動することのある所定電圧に接
続して電圧調整器を設けて調整された電圧を供給
し、前記所定電圧に接続して電圧電流源を設け、
前記電圧電流源に出力端子を接続して複数個の
ANDゲートを設け、前記ANDゲートの前記出力
端子の内の選択した端子に入力端子を夫々接続さ
せてORゲートを設け、前記ORゲートの出力端子
に接続した入力電極とプログラマブル・ロジツ
ク・アレイ回路の出力信号を供給する出力電極と
を有する出力トランジスタを設けたことを特徴と
するマイクロプロセツサ集積回路。 １０ 独立のアドレスデータパスと独立の演算論
理ユニツトデータパスとを具備した中央処理装置
を設け、各データパスはクロツクサイクルの期間
中同時操作可能であり、各データパスにアドレス
及びデータ情報を供給しかつ各データパスからア
ドレス及びデータ情報を受ける情報バスを設けた
マイクロプロセツサ集積回路において、前記情報
バスに双方向性入出力バツフアを設けて前記集積
回路の外部と情報の出し入れを行なうと共に、双
方向性入出力マルチプレクサを設けて、前記入出
力バツフアから入力情報を受け、前記入出力バツ
フアへ出力情報を供給し、前記両データパスに共
用される入力マルチプレクサに情報を供給し、前
記両データパスに共用される出力マルチプレクサ
から情報を受け、マスターフリツプフロツプとス
レーブフリツプフロツプとを具備したトランジス
タ・トランジスタ論理マスタースレーブフリツプ
フロツプ回路を有するタイミングユニツトを設
け、前記マスターフリツプフロツプがクロツクパ
ルス源と前記スレーブフリツプフロツプとの間に
接続された一対のバイポーラトランジスタを有す
ることを特徴とするマイクロプロセツサ集積回
路。 １１ 独立のアドレスデータパスと独立の演算論
理ユニツトデータパスとを具備した中央処理装置
を設け、各データパスはクロツクサイクルの期間
中同時操作可能であり、各データパスにアドレス
及びデータ情報を供給しかつ各データパスからア
ドレス及びデータ情報を受ける情報バスを設け、
前記演算論理ユニツトデータパス内にサイクルカ
ウンタを設けたマイクロプロセツサ集積回路にお
いて、前記情報バスに双方向性入出力バツフアを
設けて前記集積回路の外部と情報の出し入れを行
なうと共に、双方向性入出力マルチプレクサを設
けて、前記入出力バツフアから入力情報を受け、
前記入出力バツフアへ出力情報を供給し、前記両
データパスに共用される入力マルチプレクサに情
報を供給し、前記両データパスに共用される出力
マルチプレクサから情報を受け、前記サイクルカ
ウンタはリツプルダウンカウンタとして動作すべ
く順次に相互接続された複数個のフリツプフロツ
プ回路を有し、前記フリツプフロツプ回路の連続
したものの内各一対の最初のものの出力端子を前
記対の他方のものの２つの入力端子に接続し夫等
に２つのクロツク信号を供給することを特徴とす
るマイクロプロセツサ集積回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/167,614 US4396980A (en) | 1980-07-11 | 1980-07-11 | Combined integrated injection logic and transistor-transistor logic microprocessor integrated circuit design |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748152A JPS5748152A (en) | 1982-03-19 |
| JPS6235710B2 true JPS6235710B2 (ja) | 1987-08-03 |
Family
ID=22608070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107613A Granted JPS5748152A (en) | 1980-07-11 | 1981-07-11 | Microprocessor integrated circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4396980A (ja) |
| JP (1) | JPS5748152A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2080583B (en) * | 1980-07-11 | 1985-01-09 | Fairchild Camera Instr Co | Cycle counter for microprocessor integrated circuit |
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| DE3247834A1 (de) * | 1982-12-23 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Schaltkreis-baustein |
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| WO2010060804A1 (en) * | 2008-11-25 | 2010-06-03 | Arcelik Anonim Sirketi | A level translation circuit |
| RU2678667C1 (ru) * | 2017-11-09 | 2019-01-30 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Устройство выдачи команд и сбора информации на основе семи универсальных регистров ввода/вывода с изменяемой логикой работы |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3757306A (en) * | 1971-08-31 | 1973-09-04 | Texas Instruments Inc | Computing systems cpu |
| US4181934A (en) * | 1976-12-27 | 1980-01-01 | International Business Machines Corporation | Microprocessor architecture with integrated interrupts and cycle steals prioritized channel |
| US4085450A (en) * | 1976-12-29 | 1978-04-18 | Burroughs Corporation | Performance invarient execution unit for non-communicative instructions |
| US4106090A (en) * | 1977-01-17 | 1978-08-08 | Fairchild Camera And Instrument Corporation | Monolithic microcomputer central processor |
| US4155118A (en) * | 1977-09-20 | 1979-05-15 | Burroughs Corporation | Organization for an integrated circuit calculator/controller |
-
1980
- 1980-07-11 US US06/167,614 patent/US4396980A/en not_active Expired - Lifetime
-
1981
- 1981-07-11 JP JP56107613A patent/JPS5748152A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5748152A (en) | 1982-03-19 |
| US4396980A (en) | 1983-08-02 |
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