JPH03203367A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03203367A JPH03203367A JP1342814A JP34281489A JPH03203367A JP H03203367 A JPH03203367 A JP H03203367A JP 1342814 A JP1342814 A JP 1342814A JP 34281489 A JP34281489 A JP 34281489A JP H03203367 A JPH03203367 A JP H03203367A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signals
- clock
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に半導体集積回路内
のフリップフロップに供給するクロックのスキュー低減
に関する。
のフリップフロップに供給するクロックのスキュー低減
に関する。
一般に集積回路の中には、複数ビットのフリップフロッ
プ回路（以下Ｆ／Ｆと呼ぶ）が設置されており、これら
のＦ／Ｆを動作させるためクロック信号（サイクルＴ
ＣＬＫ）が供給されている。
プ回路（以下Ｆ／Ｆと呼ぶ）が設置されており、これら
のＦ／Ｆを動作させるためクロック信号（サイクルＴ
ＣＬＫ）が供給されている。
論理ゲートが複数段台まれたＦ／Ｆ間の遅延時間をＴｐ
ｄとし、Ｆ／Ｆ間のクロックスキューをＴｓｋｅｗとす
ると、Ｔｐｄ（ｍａｘ）≦Ｔｓｋｅｗ＋ Ｔ ＣＬ Ｋ
及びＴｐｄ（ｍｉｎ）≧Ｔｓｋｅｗを満足させる必要が
ある。
ｄとし、Ｆ／Ｆ間のクロックスキューをＴｓｋｅｗとす
ると、Ｔｐｄ（ｍａｘ）≦Ｔｓｋｅｗ＋ Ｔ ＣＬ Ｋ
及びＴｐｄ（ｍｉｎ）≧Ｔｓｋｅｗを満足させる必要が
ある。
このため、Ｆ／Ｆにクロックを供給するクロックドライ
バからＦ／Ｆまでのクロック信号の遅延時間を、集積回
路内のＦ／Ｆの全てに対し合わせる必要がある。
バからＦ／Ｆまでのクロック信号の遅延時間を、集積回
路内のＦ／Ｆの全てに対し合わせる必要がある。
従来の集積回路においては、クロック信号は他の論理信
号と同一の配線チャネルを使って布設していた。
号と同一の配線チャネルを使って布設していた。
以上述べた従来の半導体集積回路は、クロック信号と他
の論理信号との交差の割合に差があると、配線容量が異
なってくる。そのため配線を等長にしたクロック信号間
にもスキューを生ずるという欠点を有していた。
の論理信号との交差の割合に差があると、配線容量が異
なってくる。そのため配線を等長にしたクロック信号間
にもスキューを生ずるという欠点を有していた。
本発明の半導体集積回路は、電源配線の直下にクロック
ドライバとフリップフロップとを接続するクロック信号
専用の配線チャネルを有している。
ドライバとフリップフロップとを接続するクロック信号
専用の配線チャネルを有している。
このように、クロック信号専用のチャネルを設けること
により、り□ツク信号の配線、容量を配線長だけで決定
できる。したがって各Ｆ／Ｆに供給するクロック信号の
配線長を合わせることにより、クロックスキューを低減
できる。
により、り□ツク信号の配線、容量を配線長だけで決定
できる。したがって各Ｆ／Ｆに供給するクロック信号の
配線長を合わせることにより、クロックスキューを低減
できる。
次に本発明について図面を参照して説明する。
第１図は、本発明の実施例を示す図、特にＦ／Ｆとクロ
ックドライバを含む集積回路のレイアウトの一部をあら
れしている。
ックドライバを含む集積回路のレイアウトの一部をあら
れしている。
第１図において、１０〜１１はＦ／Ｆ、１２〜１３はク
ロックドライバ１４はクロックドライバの入力クロック
信号、１５〜１６はＦ／Ｆへの入力クロック信号、１７
は電源配線である。
ロックドライバ１４はクロックドライバの入力クロック
信号、１５〜１６はＦ／Ｆへの入力クロック信号、１７
は電源配線である。
Ｆ／ＦＩＯ及び１１に供給されるクロック信号１５と１
６間のクロックスキューを小さくするためには、クロッ
ク信号１５と１６の遅延時間を極力台わせる必要がある
。
６間のクロックスキューを小さくするためには、クロッ
ク信号１５と１６の遅延時間を極力台わせる必要がある
。
一般に信号配線の遅延時間と、その信号配線につく配線
容量との相関は非常に大きい。注目した信号の配線容量
は、他の配線との交差率によって決まるので、交差率の
違いは遅延時間の差になってあられれる。
容量との相関は非常に大きい。注目した信号の配線容量
は、他の配線との交差率によって決まるので、交差率の
違いは遅延時間の差になってあられれる。
第１図の場合、クロック信号１５と１６は共に電源配線
の直下に布設されているので、電源配線との交差率は１
００％である。又、クロック信号１５と１６は他の信号
配線とも交差するが、その交差率は電源配線との交差率
に比べると格段に小さい。したがって、クロック信号１
５と１６の配線容量は、はぼ電源配線との間だけで決ま
ることとなる。この結果、クロック信号１５と１６の配
線長を等しくしておけば、両者配線遅延を合わせること
ができる。
の直下に布設されているので、電源配線との交差率は１
００％である。又、クロック信号１５と１６は他の信号
配線とも交差するが、その交差率は電源配線との交差率
に比べると格段に小さい。したがって、クロック信号１
５と１６の配線容量は、はぼ電源配線との間だけで決ま
ることとなる。この結果、クロック信号１５と１６の配
線長を等しくしておけば、両者配線遅延を合わせること
ができる。
以上説明したように、本発明はクロック信号専用の布設
エリアを設けることにより１、Ｆ／Ｆ間のクロックスキ
ューを低減できるという効果かある。
エリアを設けることにより１、Ｆ／Ｆ間のクロックスキ
ューを低減できるという効果かある。
第１図は本発明の詳細な説明する図である。
１０．１１・・・・・・フリップフロップ（Ｆ／Ｆ）、
１２．１３・・・・・・クロックドライバ、１４・・・
・・・クロックドライバの入力クロック信号、１５．１
６・・・・・・Ｆ／Ｆの入力クロック信号、１７・・・
・・・電源配線。
１２．１３・・・・・・クロックドライバ、１４・・・
・・・クロックドライバの入力クロック信号、１５．１
６・・・・・・Ｆ／Ｆの入力クロック信号、１７・・・
・・・電源配線。
Claims (1)
- 複数ビットのフリップフロップと、該フリップフロップ
にクロック信号を供給するクロックドライバを有する半
導体集積回路において、電源配線の直下にクロックドラ
イバとフリップフロップとを接続するクロック信号専用
の配線チャネルを含むことを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342814A JPH03203367A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342814A JPH03203367A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203367A true JPH03203367A (ja) | 1991-09-05 |
Family
ID=18356695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342814A Pending JPH03203367A (ja) | 1989-12-29 | 1989-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203367A (ja) |
-
1989
- 1989-12-29 JP JP1342814A patent/JPH03203367A/ja active Pending
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