JPS63253462A - マイクロプロセツサ集積回路 - Google Patents
マイクロプロセツサ集積回路Info
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- JPS63253462A JPS63253462A JP61309290A JP30929086A JPS63253462A JP S63253462 A JPS63253462 A JP S63253462A JP 61309290 A JP61309290 A JP 61309290A JP 30929086 A JP30929086 A JP 30929086A JP S63253462 A JPS63253462 A JP S63253462A
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Classifications
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高性能のマイクロプロセッサ集積回路に関す
るものである。更に詳細には、本発明は、トランジスタ
・トランジスタ論理Ｃ以下ＴＴＬ又はＴ２Ｌとも呼称す
る〕と集積注入論理ｃ以下■２Ｌとも呼称する）との両
方を組み込んだ一＝ｒイクロプロセッサ集積回路に関す
るものｔらる。尚一層詳細には、本発明は、ＴＴＬ部分
と工２Ｌ部分との間の区分化を改善し、同一の集積回路
内に２つのタイプの論理が存在することを完全に有効と
したマイクロプロセッサ集積回路に関するものである。
るものである。更に詳細には、本発明は、トランジスタ
・トランジスタ論理Ｃ以下ＴＴＬ又はＴ２Ｌとも呼称す
る〕と集積注入論理ｃ以下■２Ｌとも呼称する）との両
方を組み込んだ一＝ｒイクロプロセッサ集積回路に関す
るものｔらる。尚一層詳細には、本発明は、ＴＴＬ部分
と工２Ｌ部分との間の区分化を改善し、同一の集積回路
内に２つのタイプの論理が存在することを完全に有効と
したマイクロプロセッサ集積回路に関するものである。
従来、単一の集積回路内にＴ２Ｌと工２Ｌの両方の論理
を組み込んだマイクロプロセッサは公知ｆｆ１６る。例
えば、米国カリフォルニア州、マウンテンビューのフェ
アチアイルド カメラ アンド インストルメント コ
ーポレーションから品番９４４０として市販されている
マイクロプロセッサはこれら両方のタイプの回路を組み
込んだもの１ある。この９４４０マイクロプロセツサの
システム構成に関する説明は米国特許第４．１０６．０
９０号に記載されている。
を組み込んだマイクロプロセッサは公知ｆｆ１６る。例
えば、米国カリフォルニア州、マウンテンビューのフェ
アチアイルド カメラ アンド インストルメント コ
ーポレーションから品番９４４０として市販されている
マイクロプロセッサはこれら両方のタイプの回路を組み
込んだもの１ある。この９４４０マイクロプロセツサの
システム構成に関する説明は米国特許第４．１０６．０
９０号に記載されている。
本件出題人の先の出願に係る特願昭５６−８１９２５号
は、止揚米国特許に開示されたシステムの性能特性を著
しく改善することを可能にした新たなシステムを提案す
るもの１ある。本発明は、更に、この様な新たなシステ
ムを１２５回路と工２Ｌ回路との両方を組み込んだ集積
回路として構成し、 Ｔ２Ｌと工２Ｌとを結合した集積
回路の性能を最大限に活用することを可能とした集積回
路を提供するもの１ある。
は、止揚米国特許に開示されたシステムの性能特性を著
しく改善することを可能にした新たなシステムを提案す
るもの１ある。本発明は、更に、この様な新たなシステ
ムを１２５回路と工２Ｌ回路との両方を組み込んだ集積
回路として構成し、 Ｔ２Ｌと工２Ｌとを結合した集積
回路の性能を最大限に活用することを可能とした集積回
路を提供するもの１ある。
従って１本発明の目的とするところは、単一の入力から
複数個の出力を与えるＩＬ回路において改良した回路及
びトランジスタ構成を提供すること１ある。
複数個の出力を与えるＩＬ回路において改良した回路及
びトランジスタ構成を提供すること１ある。
本発明の別の目的とするところは、１個のＴ２Ｌ出力と
複数個のＩ２Ｌ入力との間に改良したインターフェース
を提供することｔある。
複数個のＩ２Ｌ入力との間に改良したインターフェース
を提供することｔある。
本発明の更に別の目的とするところは、集積回路内部の
バス構成内における配線数を減少さセフ’Ｃマイクロプ
ロセッサ集積回路を提供することである。
バス構成内における配線数を減少さセフ’Ｃマイクロプ
ロセッサ集積回路を提供することである。
本発明の更に別の目的とするところは、プログラマブル
・ロジック・アレイ（ＰＬＡとも呼称する）を組み込む
と共に、温度及び電力源変化の影響を受けに＜＜シたマ
イクロプロセッサ集積回路を提供することである。
・ロジック・アレイ（ＰＬＡとも呼称する）を組み込む
と共に、温度及び電力源変化の影響を受けに＜＜シたマ
イクロプロセッサ集積回路を提供することである。
本発明の更に別の目的とするところは、基本的にマイク
ロプロセッサのレジスタに使用すべく構成され入力と出
力との間の時間遅れを減少させたフリップフロップ回路
を提供することでおる。
ロプロセッサのレジスタに使用すべく構成され入力と出
力との間の時間遅れを減少させたフリップフロップ回路
を提供することでおる。
本発明の更に別の目的とするところは、記憶回路を組み
込んだレジスタの各ビットに選択的に指示可能な出力を
有するレジスタ記憶回路を提供することである。
込んだレジスタの各ビットに選択的に指示可能な出力を
有するレジスタ記憶回路を提供することである。
本発明の更に別の目的とするところは、マイクロプロセ
ッサ集積回路のタイミング部分に使用するマスタースレ
ーブ型フリップフロップ回路−Ｔ！あって、よシ広範囲
の温度及び電力源に対し改良された操作上の信頼性を有
し、入力側においてより大きな雑音余裕を有するフリッ
プフロップ回路を提供すること１ある。
ッサ集積回路のタイミング部分に使用するマスタースレ
ーブ型フリップフロップ回路−Ｔ！あって、よシ広範囲
の温度及び電力源に対し改良された操作上の信頼性を有
し、入力側においてより大きな雑音余裕を有するフリッ
プフロップ回路を提供すること１ある。
本発明の更に別の目的とするところは、最小数のゲート
１構成したサイクルΦカウンタを有し、サイクル数が一
定であるか又は可変の多重サイクル命令を能率的に実行
することを可能としたマイクロプロセッサを提供するこ
と′ｔ％ある。
１構成したサイクルΦカウンタを有し、サイクル数が一
定であるか又は可変の多重サイクル命令を能率的に実行
することを可能としたマイクロプロセッサを提供するこ
と′ｔ％ある。
これらの目的及びそれらと関連する目的は。
ここに開示するマイクロプロセッサ集積回路及び該マイ
クロプロセッサ集積回路内に組み込むべき種々の回路を
使用することによって達成可能−１％ある。本発明の１
特徴としては、マイクロプロセッサ集積回路が独立した
アドレスデータ・ぐス及び独立した演算論理装置（ＡＬ
Ｕとも呼称する）データ・ぞスを具備した中央処理装置
（ＣＰＵとも呼称する）を有し、これら両データ・ぐス
はクロックサイクルの期間中に各々同時操作が可能なも
のフある。各々のデータ・ぞスヘ及び各々のデータ・ぐ
スからアドレス及びデータ情報を入出力する様に情報バ
スが接続されている。この情報バスは双方向性入出力（
Ｉｌｏ）バッファを有し１本集積回路の外部から情報を
受けたり送ったりすることを可能としている。双方向性
Ｉ１０マルチプレクサが該双方向性Ｉ１０バッファから
情報入力を受けかつ該双方向性１１０バツフアへ情報出
力を供給するように接続されている。この双方向性Ｉ１
０マルチプレクサは。
クロプロセッサ集積回路内に組み込むべき種々の回路を
使用することによって達成可能−１％ある。本発明の１
特徴としては、マイクロプロセッサ集積回路が独立した
アドレスデータ・ぐス及び独立した演算論理装置（ＡＬ
Ｕとも呼称する）データ・ぞスを具備した中央処理装置
（ＣＰＵとも呼称する）を有し、これら両データ・ぐス
はクロックサイクルの期間中に各々同時操作が可能なも
のフある。各々のデータ・ぞスヘ及び各々のデータ・ぐ
スからアドレス及びデータ情報を入出力する様に情報バ
スが接続されている。この情報バスは双方向性入出力（
Ｉｌｏ）バッファを有し１本集積回路の外部から情報を
受けたり送ったりすることを可能としている。双方向性
Ｉ１０マルチプレクサが該双方向性Ｉ１０バッファから
情報入力を受けかつ該双方向性１１０バツフアへ情報出
力を供給するように接続されている。この双方向性Ｉ１
０マルチプレクサは。
更に、前記２つのデータノスフ共用される入力マルチプ
レクサに情報を供給し、前記２つのデータ／ミスで共用
される出力マルチプレクサカラ情報を受ける様に巌続さ
れている。この双方向性Ｉ１０マルチプレクサは、又、
前記共用される入力マルチプレクサとは別に独立して前
記ＡＬＵデーデーξス内のステータスレジスタへ情報を
供給するように接続されることが望ましい。上記Ｉ１０
バッファも、又１本マイクロプロセッサ用の制御装置内
のＰＬＡに情報入力を供給する様に接続されることが望
ましい。このＩ１０バッファは１本マイクロプロセッサ
内のＩ２Ｌ２部要素用する為に、Ｔ２Ｌし４ル信号ｔ
Ｉ２Ｌレベル信号に変換し、更に本マイクロプロセッサ
内のＴ２Ｌ２部フ使用する為、及び１本マイクロプロセ
ッサの外部で使用する為に本マイクロプロセッサ内のＩ
”Ｌ回路からの工２Ｌレベル出カをＴ”Ｌレベル信号に
変換する。更に、Ｉ１０パン７アは１本マイクロプロセ
ッサ内のＴ２Ｌ２部論理要素っＴ２Ｌ２部論理要素Ｔ２
Ｌ２部レベル及び出力を受けた夛供給したシする。
レクサに情報を供給し、前記２つのデータ／ミスで共用
される出力マルチプレクサカラ情報を受ける様に巌続さ
れている。この双方向性Ｉ１０マルチプレクサは、又、
前記共用される入力マルチプレクサとは別に独立して前
記ＡＬＵデーデーξス内のステータスレジスタへ情報を
供給するように接続されることが望ましい。上記Ｉ１０
バッファも、又１本マイクロプロセッサ用の制御装置内
のＰＬＡに情報入力を供給する様に接続されることが望
ましい。このＩ１０バッファは１本マイクロプロセッサ
内のＩ２Ｌ２部要素用する為に、Ｔ２Ｌし４ル信号ｔ
Ｉ２Ｌレベル信号に変換し、更に本マイクロプロセッサ
内のＴ２Ｌ２部フ使用する為、及び１本マイクロプロセ
ッサの外部で使用する為に本マイクロプロセッサ内のＩ
”Ｌ回路からの工２Ｌレベル出カをＴ”Ｌレベル信号に
変換する。更に、Ｉ１０パン７アは１本マイクロプロセ
ッサ内のＴ２Ｌ２部論理要素っＴ２Ｌ２部論理要素Ｔ２
Ｌ２部レベル及び出力を受けた夛供給したシする。
本発明の別の特徴としては、本マイクロプロセッサは、
Ｔ２Ｌ２部とＩ２Ｌ２部との間の改良しタインターフ
エースを有する点である。該インターフェースはＴ２Ｌ
２部出力有する。複数個のＩ２Ｌ２部入力段が前記Ｔ２
Ｌ出カ段がらの出力を受ける様に接続されてｂる。この
入力段の各々は、ベースと、所定電位に接続されたエミ
ッタと、複数個のコレクタとを具備したバイポーラトラ
ンジスタを有している。このバイポーラトランジスタの
ベースは、 Ｔ２Ｌ出カ段がら出カ信号全受ける様に接
続されている。Ｔ２Ｌ２部出方バイポーラトランジスタ
のは−スとの間の接続にはベース内に内蔵された抵抗要
素が含まれている。この抵抗要素は、所定の導電型の半
導体物質から構成された第１ベース部分及び第２ベース
部分を有すると共に、前記第１及び第２４−ス部分の横
断面積と比較してよシ制限された横＠■積を有し前記所
定の導電型の半導体物質から構成された第３ベース部分
を有する。この様な構成とすることにより、 Ｉ２Ｌ
２部入力何れかが各入力段に供給されるべき電流を優先
的に流すようにすることを防止することが可能である。
Ｔ２Ｌ２部とＩ２Ｌ２部との間の改良しタインターフ
エースを有する点である。該インターフェースはＴ２Ｌ
２部出力有する。複数個のＩ２Ｌ２部入力段が前記Ｔ２
Ｌ出カ段がらの出力を受ける様に接続されてｂる。この
入力段の各々は、ベースと、所定電位に接続されたエミ
ッタと、複数個のコレクタとを具備したバイポーラトラ
ンジスタを有している。このバイポーラトランジスタの
ベースは、 Ｔ２Ｌ出カ段がら出カ信号全受ける様に接
続されている。Ｔ２Ｌ２部出方バイポーラトランジスタ
のは−スとの間の接続にはベース内に内蔵された抵抗要
素が含まれている。この抵抗要素は、所定の導電型の半
導体物質から構成された第１ベース部分及び第２ベース
部分を有すると共に、前記第１及び第２４−ス部分の横
断面積と比較してよシ制限された横＠■積を有し前記所
定の導電型の半導体物質から構成された第３ベース部分
を有する。この様な構成とすることにより、 Ｉ２Ｌ
２部入力何れかが各入力段に供給されるべき電流を優先
的に流すようにすることを防止することが可能である。
本発明の更に別の特徴は、本マイクロプロセッサ集積回
路のＡＬＵデーデーｅス内の記憶レジスタが複数個の相
互接続されたフリップフロップ回路を有する点である。
路のＡＬＵデーデーｅス内の記憶レジスタが複数個の相
互接続されたフリップフロップ回路を有する点である。
各フリップフロップ回路は、各フリップフロップの出力
を該出力を受けるべく接続された２つの位＃（ロケーシ
ョン）の内の所望の１方罠選択的に指示ないし接続させ
る出力制御回路を有している。要するに、該出力を受け
るべく接続された前記２つの位置がＡＬＵへのソース及
びデスティネーション入力端である場合には、該ＡＬＵ
用のソースマルチプレクサ及びデスティネーションマル
チプレクサは各フリップフロップ回路におけるソース及
びデスティネーションマルチプレクサ部分に分割される
。記憶レジスタを汎用の左シフト右シフト用シフトレジ
スタで構成する場合には、複数個のデータ入力トランジ
スタ及び各フリップフロップ回路に対し関連した制御ト
ランジスタを設けることによって該レジスタの各フリッ
プフロップ回路へのデータ入力に類似の構成を与えるこ
とが１きる。
を該出力を受けるべく接続された２つの位＃（ロケーシ
ョン）の内の所望の１方罠選択的に指示ないし接続させ
る出力制御回路を有している。要するに、該出力を受け
るべく接続された前記２つの位置がＡＬＵへのソース及
びデスティネーション入力端である場合には、該ＡＬＵ
用のソースマルチプレクサ及びデスティネーションマル
チプレクサは各フリップフロップ回路におけるソース及
びデスティネーションマルチプレクサ部分に分割される
。記憶レジスタを汎用の左シフト右シフト用シフトレジ
スタで構成する場合には、複数個のデータ入力トランジ
スタ及び各フリップフロップ回路に対し関連した制御ト
ランジスタを設けることによって該レジスタの各フリッ
プフロップ回路へのデータ入力に類似の構成を与えるこ
とが１きる。
本発明の更に別の特徴は、高速のフィートポワードＤ型
フリップフロップ回路は、速度が最も重要である本マイ
クロプロセッサ集積回路の１部として使用されるフリッ
プフロップ内の装置遅れを減少させるという点である。
フリップフロップ回路は、速度が最も重要である本マイ
クロプロセッサ集積回路の１部として使用されるフリッ
プフロップ内の装置遅れを減少させるという点である。
この回路は、第１．第２及び第３の３個のラッチを有す
る。第１ラツチに対しデータ入力があり、第１ラッチ及
び笛２ラッチＧて対しクロック入力がある。第３ラツチ
の第１出力及び第２出力は、前記り型フリップ７０ツブ
回路から信号及びその補数を与える。前記第１ラツチ内
において、第１トランジスタの入力端は第２トランジス
タの入力端と並列接続されており、クロック入力及びデ
ータ入力と相補的な信号を受ける。この第１トランジス
タの出力端は第３ラツチの第１出力端に接続されている
。第２ラツチ内で第３トラン・ジスタの入力端を再４ト
ランジスタの入力端に並列接続させることによって、第
３ラツチの箕２出力端に対しても同様のフィードホワー
ド構成を与えている。第３トランジスタの出力端は第３
ランチの第２出力端に接続されている。
る。第１ラツチに対しデータ入力があり、第１ラッチ及
び笛２ラッチＧて対しクロック入力がある。第３ラツチ
の第１出力及び第２出力は、前記り型フリップ７０ツブ
回路から信号及びその補数を与える。前記第１ラツチ内
において、第１トランジスタの入力端は第２トランジス
タの入力端と並列接続されており、クロック入力及びデ
ータ入力と相補的な信号を受ける。この第１トランジス
タの出力端は第３ラツチの第１出力端に接続されている
。第２ラツチ内で第３トラン・ジスタの入力端を再４ト
ランジスタの入力端に並列接続させることによって、第
３ラツチの箕２出力端に対しても同様のフィードホワー
ド構成を与えている。第３トランジスタの出力端は第３
ランチの第２出力端に接続されている。
本発明の更に別の特徴は、変化することのおる予定電位
から調整した電圧を供給すべく凝視された紙圧調整器を
設けることによって１本マイクロプロセッサ集積回路内
のＰＬＡ回路は従来のＰＬＡ回路の温度及び電源依存性
を取り除いた点である。予定電位と複数個の並列接続し
たＡＮＤゲートの出力端との間に電流源が妥絖されてい
る。これら複数個のＡＮＤゲートの出力の内で選択した
ものが少くとも１個のＯＲゲートへの入力として与えら
れる。該少なくとも１個のＯＲゲートの出力は入力とし
て、該少なくとも１個のＯＲゲートの出力端とＰＬＡ回
路の出力端との間に接続された出力トランジスタへ供給
される。ＰＬＡのプログラミングは、ＡＮＤゲートとＯ
Ｒゲートとの選択した組み合わせ−ｒ！構成される。こ
の電流源は、制御入力として電圧調整器から調整した電
圧を受けるべく接続された電流源トランジスタと、該・
電流源トラン、ジスタに接続された抵抗とを有する。
から調整した電圧を供給すべく凝視された紙圧調整器を
設けることによって１本マイクロプロセッサ集積回路内
のＰＬＡ回路は従来のＰＬＡ回路の温度及び電源依存性
を取り除いた点である。予定電位と複数個の並列接続し
たＡＮＤゲートの出力端との間に電流源が妥絖されてい
る。これら複数個のＡＮＤゲートの出力の内で選択した
ものが少くとも１個のＯＲゲートへの入力として与えら
れる。該少なくとも１個のＯＲゲートの出力は入力とし
て、該少なくとも１個のＯＲゲートの出力端とＰＬＡ回
路の出力端との間に接続された出力トランジスタへ供給
される。ＰＬＡのプログラミングは、ＡＮＤゲートとＯ
Ｒゲートとの選択した組み合わせ−ｒ！構成される。こ
の電流源は、制御入力として電圧調整器から調整した電
圧を受けるべく接続された電流源トランジスタと、該・
電流源トラン、ジスタに接続された抵抗とを有する。
本発明の更に別の特徴は１本マイクロプロセッサ集積回
路が、マスターフリップ７０ツブの１部を形成する第１
及び第２の工しト７ノジスタをクロックツぐルス源とス
レーブフリップフロップとの間に接続させたＴＬマスタ
ースレーブ７リツプフロツプ回路を有する点″Ｉ１％お
る。この様なｌ２ＬＩ−ランジスタをマスターフリップ
フロップ回路内に徳用することによって、これらトラン
ジスタのき一スと本回路のＲ及びＳ入力ダイオードとが
容量結合されてこれらのトラン・ジスタを偶発的にオン
させることを防止している。
路が、マスターフリップ７０ツブの１部を形成する第１
及び第２の工しト７ノジスタをクロックツぐルス源とス
レーブフリップフロップとの間に接続させたＴＬマスタ
ースレーブ７リツプフロツプ回路を有する点″Ｉ１％お
る。この様なｌ２ＬＩ−ランジスタをマスターフリップ
フロップ回路内に徳用することによって、これらトラン
ジスタのき一スと本回路のＲ及びＳ入力ダイオードとが
容量結合されてこれらのトラン・ジスタを偶発的にオン
させることを防止している。
この結合は、電源変動や高温度状態で悪化する。
従来のトランジスタの代わりにＩ２Ｌを使用することに
よって１回路の感度を減少させると共により広範囲の温
度範囲に渡って操作すること全可能とする。このマスタ
ースレーブフリップフロップ回路は１本マイクロプロセ
ッサ集積回路を操作する為のタイミング信号を与える。
よって１回路の感度を減少させると共により広範囲の温
度範囲に渡って操作すること全可能とする。このマスタ
ースレーブフリップフロップ回路は１本マイクロプロセ
ッサ集積回路を操作する為のタイミング信号を与える。
本発明の更に別の特徴は１本マイクロプロセッサ集積回
路がＡＬＵデータ、ｅス内に改良したサイクルカウンタ
を有する点１ある。このサイクルカウンタは、リップル
ダウンカウンタとして操作すべく相互接続された複数個
のフリップフロップ回路を有する。各フリップフロップ
回路の出力端は１次のフリップフロップ回路に接続され
ていて、該次のフリップフロップ回路へ２つのクロック
入力を供給する。本マイクロプロセッサ集積回路は、Ａ
ＬＵデーデース内で実行される繰返し操作の為の少なく
とも１個の一定な所定値に前記カウンタをセットすべく
接続された手段と、ＡＬＵデータ・ぞス内１実行すべき
操作に依存する可変値に前記カウンタをセットする為の
別の手段とを有する。
路がＡＬＵデータ、ｅス内に改良したサイクルカウンタ
を有する点１ある。このサイクルカウンタは、リップル
ダウンカウンタとして操作すべく相互接続された複数個
のフリップフロップ回路を有する。各フリップフロップ
回路の出力端は１次のフリップフロップ回路に接続され
ていて、該次のフリップフロップ回路へ２つのクロック
入力を供給する。本マイクロプロセッサ集積回路は、Ａ
ＬＵデーデース内で実行される繰返し操作の為の少なく
とも１個の一定な所定値に前記カウンタをセットすべく
接続された手段と、ＡＬＵデータ・ぞス内１実行すべき
操作に依存する可変値に前記カウンタをセットする為の
別の手段とを有する。
以下、添付の図面を参考に本発明の具体的実施の態様に
付き説明する。図面、特に第１図には１本発明に基づく
マイクロプロセッサをブロック線図１示しである。該マ
イクロプロセッサはデータパスユニツ）１００．制御ユ
ニット２００゜タイミングユニット３００１ｃ有してい
る。情報バス１０２がデータパスユニット１００ ト制
御ユニット２００とを接続している。制御線３０２がタ
イミングユニット３００ ’に制御ユニット２００に従
続している。制御線２０２及び２０４は制御ユニット２
００とデータパスユニット１００とを従続しており、そ
の詳細に付いては後述する。
付き説明する。図面、特に第１図には１本発明に基づく
マイクロプロセッサをブロック線図１示しである。該マ
イクロプロセッサはデータパスユニツ）１００．制御ユ
ニット２００゜タイミングユニット３００１ｃ有してい
る。情報バス１０２がデータパスユニット１００ ト制
御ユニット２００とを接続している。制御線３０２がタ
イミングユニット３００ ’に制御ユニット２００に従
続している。制御線２０２及び２０４は制御ユニット２
００とデータパスユニット１００とを従続しており、そ
の詳細に付いては後述する。
データパスユニット１００は２つの別々のデータパス１
０４及び１０６ヲ有している。データノソス１０４は配
線１０８の左側にあすＡＬＵＩＩＯを有している。従っ
て、データ・ξス１０４ばその中を循環する情報に付い
て演算及び関連操作を実行する。
０４及び１０６ヲ有している。データノソス１０４は配
線１０８の左側にあすＡＬＵＩＩＯを有している。従っ
て、データ・ξス１０４ばその中を循環する情報に付い
て演算及び関連操作を実行する。
便宜上、データパス１０４のことをＡＬＵデータ、。
スとも呼称する。データパス１０６は配線１０８の右側
に６Ｃ、プログラムカウンタ１１２及びインクリメンタ
１１４を有している。データパス１０６は、ＡＬＵデー
デーξス１０４によっである操作を実行中の所定のマシ
ンサイクルの期間中に次の命令のアドレス？選択するこ
とが主要な目的１ある。従って、データックス１０６の
ことＫｌｌ上上ドレスデータ・ぞスとも呼称する。ＡＬ
Ｕデータ、ｅ、ｃ １０４ ト７ドレスデータノξス１
０６とを別々に設けることによって同一のマシンサイク
ルにおいてフェッチ操作及びＡＬＵ操作とをオーバーラ
ツプさせて行なうことができ、従って、本マイクロプロ
セッサの操作の実行速度を上げることが１きる。
に６Ｃ、プログラムカウンタ１１２及びインクリメンタ
１１４を有している。データパス１０６は、ＡＬＵデー
デーξス１０４によっである操作を実行中の所定のマシ
ンサイクルの期間中に次の命令のアドレス？選択するこ
とが主要な目的１ある。従って、データックス１０６の
ことＫｌｌ上上ドレスデータ・ぞスとも呼称する。ＡＬ
Ｕデータ、ｅ、ｃ １０４ ト７ドレスデータノξス１
０６とを別々に設けることによって同一のマシンサイク
ルにおいてフェッチ操作及びＡＬＵ操作とをオーバーラ
ツプさせて行なうことができ、従って、本マイクロプロ
セッサの操作の実行速度を上げることが１きる。
ＡＬＵデータ・ぐス１０４に注目すると、情報バス１０
２ババス１１８によってバスレジスタマルチプレクサ１
１６に接続されている。パスレジスタマルチプレクサ１
１６はバス１２２によってバスレジスタ１２０に接続さ
れている。バスレジスタ１２０及ヒパスレジスタマルチ
プレクサ１１６はＡＬＵデーデーξス１０４とアドレス
データパス１０６とで共用されており、パスレジスタマ
ルチプレクサ１１６の機能はバス１０２上の適当な情報
信号を各データパス１０４及び１０６に送給することマ
ある。
２ババス１１８によってバスレジスタマルチプレクサ１
１６に接続されている。パスレジスタマルチプレクサ１
１６はバス１２２によってバスレジスタ１２０に接続さ
れている。バスレジスタ１２０及ヒパスレジスタマルチ
プレクサ１１６はＡＬＵデーデーξス１０４とアドレス
データパス１０６とで共用されており、パスレジスタマ
ルチプレクサ１１６の機能はバス１０２上の適当な情報
信号を各データパス１０４及び１０６に送給することマ
ある。
バス１２４ 、 １２６ 、 １２８及び１３０はバス
レジスタ１２０ヲソースマルチプレクサ１３２及びデス
ティネーションマルチプレクサ１３４に接続している。
レジスタ１２０ヲソースマルチプレクサ１３２及びデス
ティネーションマルチプレクサ１３４に接続している。
コレラのソース及びデスティネーションマルチプレクサ
１３２及び１３４は、種々の入力から夫々のバス１３６
及び１３８を通じてオペランド’ｔ ＡＬＵｌｌｏに供
給する。バス１４０はＡＬＵ １１０の出力端１４２ト
シフタ１４８とを接続している。シフタ１４８の１出力
端はバス１５２によってステータスＶ、）スタ１５０に
接続されている。ステータスレジスタ１５０の別の入力
端には情報バス１０２からノハス１５４が接続されてい
る。バス１５６はステータスレジスタ１５０の出力端を
アドレスデータ・ぐス１０６内のバスマルチプレクサ１
５８に通続している。シック１４８の別の出力端はバス
１６０によッテパスレジスタマルチプレクサ１１６に接
続されると共に、バス１６４によって５ビツトカウンタ
１６２ｓ又バス１６８によってし・リスタフアイル１６
Ｇに接続されている。５ビツトカウンタ１６２の出力端
は、バス１７０及び１７２によって。
１３２及び１３４は、種々の入力から夫々のバス１３６
及び１３８を通じてオペランド’ｔ ＡＬＵｌｌｏに供
給する。バス１４０はＡＬＵ １１０の出力端１４２ト
シフタ１４８とを接続している。シフタ１４８の１出力
端はバス１５２によってステータスＶ、）スタ１５０に
接続されている。ステータスレジスタ１５０の別の入力
端には情報バス１０２からノハス１５４が接続されてい
る。バス１５６はステータスレジスタ１５０の出力端を
アドレスデータ・ぐス１０６内のバスマルチプレクサ１
５８に通続している。シック１４８の別の出力端はバス
１６０によッテパスレジスタマルチプレクサ１１６に接
続されると共に、バス１６４によって５ビツトカウンタ
１６２ｓ又バス１６８によってし・リスタフアイル１６
Ｇに接続されている。５ビツトカウンタ１６２の出力端
は、バス１７０及び１７２によって。
夫々、ソースマルチプレクサ１３２及びデスティネーシ
ョンマルチプレクサ１３４にＨａされている。レジスタ
ファイル１６６の出力端は、バス１７４及び１７６によ
って、夫々、ソースマルチプレクサ１３２及びデスティ
ネーションマルチプレクサ１３４に接続されている。
ョンマルチプレクサ１３４にＨａされている。レジスタ
ファイル１６６の出力端は、バス１７４及び１７６によ
って、夫々、ソースマルチプレクサ１３２及びデスティ
ネーションマルチプレクサ１３４に接続されている。
バスレジスタ１２０ババス１７８ Ｋよってアドレスデ
ータノξス１０６内のバスマルチプレクサ１５８に接続
されている。バスマルチプレクー！；ｌ−１５８ババス
１８２によって３状態バツフア１８０ Ｋ接続され、か
つ、バス１８４によってインクリメンタ１１４に接続さ
れている。３状態バツフア１８０の出力端はバス１８６
によって情報バス１０２に接続されている。インクリメ
ンタ１１４の出力端はバス１８８によってプログラムカ
ウンタ１１２に接続されている。プログラムカウンタ１
１２の出力端はバス１９０によってバスマルチプレクサ
１５８に接続されており、かつバス１９２によってＡＬ
Ｕ７’−ｐ−ｅｚｘｏ４内のソースマルテプレクｆ １
３２に接続されている。ＡＬＵＩＩＯの出力端１４２は
バス１９４によってバスマルチプレクサ１５８に接続さ
れている。後述する成る種操作に使用される定数は、後
述するその目的の為に特別に設けられたロジック（論理
３回路からバス１９６を介してバスマルチプレクサ１５
８に入力として供給される。
ータノξス１０６内のバスマルチプレクサ１５８に接続
されている。バスマルチプレクー！；ｌ−１５８ババス
１８２によって３状態バツフア１８０ Ｋ接続され、か
つ、バス１８４によってインクリメンタ１１４に接続さ
れている。３状態バツフア１８０の出力端はバス１８６
によって情報バス１０２に接続されている。インクリメ
ンタ１１４の出力端はバス１８８によってプログラムカ
ウンタ１１２に接続されている。プログラムカウンタ１
１２の出力端はバス１９０によってバスマルチプレクサ
１５８に接続されており、かつバス１９２によってＡＬ
Ｕ７’−ｐ−ｅｚｘｏ４内のソースマルテプレクｆ １
３２に接続されている。ＡＬＵＩＩＯの出力端１４２は
バス１９４によってバスマルチプレクサ１５８に接続さ
れている。後述する成る種操作に使用される定数は、後
述するその目的の為に特別に設けられたロジック（論理
３回路からバス１９６を介してバスマルチプレクサ１５
８に入力として供給される。
制御ユニット２００は１本マイクロプロセッサの操・作
の為の適当な制御プログラムを内蔵するプログラマブル
・ロジック・アレイ（ＰＬＡ）２０６を有する。ＰＬＡ
２０６はバス２０８によって情報バス１０２に接続され
ており、かっバ、Ｃ２１０Ｋよって３９ビットマイクロ
プログラムレジスタ２１２に接続されている。マイクロ
プログラムレジスタからの制御線２０４は１図示の如く
、データ・ぐスユニット１００の種々の機能要素に接続
されており、バス２１Ｏｆ、介してレジスタ２１２に供
給される制御プログラム命令に応答して適当な制御信号
を供給する。バス２１４はレジスタ２１２の別の出力端
に接続されてＰＬＡ２０６の別の入力端を形成している
。リクエスト線２１６はＰ ＬＡ ２０６の付加的入力
端を形成している。命令レジスタ２１８はバス２２０に
よって情報バス１０２に接続されている。命令レジスタ
２１８からの出力端を形成している制御信号線２０２は
１図示の如く、データ・ξスユニット１００の適当な機
能要素に接続されている。命令レジスタ２１８は、情報
バス１０２を介してレジスタ２１８に入れられたユーザ
プログラムからの命令に応答して配線２０２上に制御信
号を発生させ、情報バス１０２．パスレジスタマルチプ
レクサ１１６及びバスレジスタ１２０を介してＡＬＵデ
ータパス１０４内に導入されたデータに関し操作を実行
する。
の為の適当な制御プログラムを内蔵するプログラマブル
・ロジック・アレイ（ＰＬＡ）２０６を有する。ＰＬＡ
２０６はバス２０８によって情報バス１０２に接続され
ており、かっバ、Ｃ２１０Ｋよって３９ビットマイクロ
プログラムレジスタ２１２に接続されている。マイクロ
プログラムレジスタからの制御線２０４は１図示の如く
、データ・ぐスユニット１００の種々の機能要素に接続
されており、バス２１Ｏｆ、介してレジスタ２１２に供
給される制御プログラム命令に応答して適当な制御信号
を供給する。バス２１４はレジスタ２１２の別の出力端
に接続されてＰＬＡ２０６の別の入力端を形成している
。リクエスト線２１６はＰ ＬＡ ２０６の付加的入力
端を形成している。命令レジスタ２１８はバス２２０に
よって情報バス１０２に接続されている。命令レジスタ
２１８からの出力端を形成している制御信号線２０２は
１図示の如く、データ・ξスユニット１００の適当な機
能要素に接続されている。命令レジスタ２１８は、情報
バス１０２を介してレジスタ２１８に入れられたユーザ
プログラムからの命令に応答して配線２０２上に制御信
号を発生させ、情報バス１０２．パスレジスタマルチプ
レクサ１１６及びバスレジスタ１２０を介してＡＬＵデ
ータパス１０４内に導入されたデータに関し操作を実行
する。
タイミングユニット３００は所要のタイミング信号を発
生し、データ・ξスユニット１００や制御ユニット２０
０から受けた制御信号やステータス信号（Ｃ応答して、
データノξスユニット１００及び制御ユニット２０００
種々の機能要素を共に機能させる。タイミングユニット
３００は、タイミング・ストローブ発生器３０６を有し
ている。基本周波数は、水晶発振器又はその池の適当な
りロック／ぐルス源（クロック３０３で示しである）か
ら配線３０４上にクロツクノルスとして供給スる。
生し、データ・ξスユニット１００や制御ユニット２０
０から受けた制御信号やステータス信号（Ｃ応答して、
データノξスユニット１００及び制御ユニット２０００
種々の機能要素を共に機能させる。タイミングユニット
３００は、タイミング・ストローブ発生器３０６を有し
ている。基本周波数は、水晶発振器又はその池の適当な
りロック／ぐルス源（クロック３０３で示しである）か
ら配線３０４上にクロツクノルスとして供給スる。
タイミング・ストローブ信号は１発生器３０６内の基本
クロック周波数を適当に周波数分割することによって発
生される。内部タイミング信号は１発生器３０６からバ
ス３０８上に供給される。
クロック周波数を適当に周波数分割することによって発
生される。内部タイミング信号は１発生器３０６からバ
ス３０８上に供給される。
メモリ及びバス制御信号は発生器３０６からバス３１０
上に供給される。制御ユニット２００及びデータ、Ｒス
ユニット１００の機能要素からのステータス信号はバス
３１２から発生器３０６に供給される。
上に供給される。制御ユニット２００及びデータ、Ｒス
ユニット１００の機能要素からのステータス信号はバス
３１２から発生器３０６に供給される。
第１図に示した如きシステムの成る特徴は。
本発明のマイクロプロセッサに特別の効果を与えるもの
である。バス１６０を介してシフタ１４８に接続されて
いるので、バスレジスタマルチプレクサ１１６及びパス
レジスタ１２０はジャンプ操作の為のアドレス源として
機能することが１きる。パスレジスタマルチプレクサ１
１６が必要１ある理由は、パスレジスタ１２０がＡＬＵ
デーデーξス１０４とアドレスデータパス１０６の両方
の１部を構成しているから′１１％ある。第１図に示す
如く。
である。バス１６０を介してシフタ１４８に接続されて
いるので、バスレジスタマルチプレクサ１１６及びパス
レジスタ１２０はジャンプ操作の為のアドレス源として
機能することが１きる。パスレジスタマルチプレクサ１
１６が必要１ある理由は、パスレジスタ１２０がＡＬＵ
デーデーξス１０４とアドレスデータパス１０６の両方
の１部を構成しているから′１１％ある。第１図に示す
如く。
レジスタファイル１６６は、４個の汎用レジスタ。
即ちアキュムレータＡＣＯ乃至ＡＣ３と、２個の特別目
的レジスタ、即ちスタックポインタ（ＳＰ）とフレーム
ポインタ（ＦＰ）から構成されている。
的レジスタ、即ちスタックポインタ（ＳＰ）とフレーム
ポインタ（ＦＰ）から構成されている。
浮動小数点操作には３２ビツトの数を処理する必要があ
る。この為に、ＡＣＯ及びＡｃｔレジスタは１つとして
取り扱われる。１マシンサイクル〒浮動小数点操作を実
行する為に、Ａｃｔレジスタは典型的なレジスタとは異
なった構造を有している。このＡｃｔレジスタは汎用左
シフト右シフトレジスタ１、従来のシフトレジスタと同
様の動作を行なう。又、ＡＣＯとＡＣＩレジスタの間に
成るロジックを設ける必要がおるが。
る。この為に、ＡＣＯ及びＡｃｔレジスタは１つとして
取り扱われる。１マシンサイクル〒浮動小数点操作を実
行する為に、Ａｃｔレジスタは典型的なレジスタとは異
なった構造を有している。このＡｃｔレジスタは汎用左
シフト右シフトレジスタ１、従来のシフトレジスタと同
様の動作を行なう。又、ＡＣＯとＡＣＩレジスタの間に
成るロジックを設ける必要がおるが。
その詳細については後述する。このＡＣＯとＡｃｔレジ
スタ間の関係によ゛つて１乗算（ＭＵＬ） 。
スタ間の関係によ゛つて１乗算（ＭＵＬ） 。
除算（ＤＩＶ）、正規化（ＮＯＲＭ）及びパラメータ二
重シフトの如き３２ピツトのシフトを行なう繰返し命令
に対し、極めて早い実行時間を可能としている。ＡＣ２
とＡＣ３レジスタは、汎用レジスタとして使用するのみ
ならず、インデックスレジスタとしても使用し、又ＡＣ
３レジスタはサブルーチン結合レジスタとしても使用さ
れる。
重シフトの如き３２ピツトのシフトを行なう繰返し命令
に対し、極めて早い実行時間を可能としている。ＡＣ２
とＡＣ３レジスタは、汎用レジスタとして使用するのみ
ならず、インデックスレジスタとしても使用し、又ＡＣ
３レジスタはサブルーチン結合レジスタとしても使用さ
れる。
ＭＵＬ、ＤＩＶ、二重シフト及びＮＯＲＭ命令の如き多
重サイクルパラメータ命令は、又、カウンタ１６２がデ
ータ・ぐスの１部を形成しているという事によって簡単
化されている。カウンタ１６２全データパス内に組み込
むということは、この様な繰返し操作を１６回ＰＬＡ２
０’６内に書き込むということと比べ、よシ能率的な乗
算及び除算を行なう為に使用することができるというこ
とを意味する。カウンタ１６２ヲデータパス内ニ設ける
ということは、現在のサイクルの結果のみならず前のサ
イクルの結果も演算に使用することが出来、より能率的
な乗算及び除算を行なうことが１きることを意味するも
のであって、その詳細については後述する。１６ビツト
パスレジスタ１２０は２つの８ビツト（１バイト〕レジ
スタに分割されており、夫々別個の制御が行なわれる。
重サイクルパラメータ命令は、又、カウンタ１６２がデ
ータ・ぐスの１部を形成しているという事によって簡単
化されている。カウンタ１６２全データパス内に組み込
むということは、この様な繰返し操作を１６回ＰＬＡ２
０’６内に書き込むということと比べ、よシ能率的な乗
算及び除算を行なう為に使用することができるというこ
とを意味する。カウンタ１６２ヲデータパス内ニ設ける
ということは、現在のサイクルの結果のみならず前のサ
イクルの結果も演算に使用することが出来、より能率的
な乗算及び除算を行なうことが１きることを意味するも
のであって、その詳細については後述する。１６ビツト
パスレジスタ１２０は２つの８ビツト（１バイト〕レジ
スタに分割されており、夫々別個の制御が行なわれる。
その結果、バイト命令の非常に早い実行を行なう為に交
換操作を使用することが可能である。情報バス１０２及
びＰＬＡ２０６を使用し。
換操作を使用することが可能である。情報バス１０２及
びＰＬＡ２０６を使用し。
更にリクエスト線２１６のＣＯＮ ＲＥＱを使用する
ことによって、コンソール操作を行なうことが１きる様
に本システムは構成されている。従来のマイクロプロセ
ッサ１は、ＰＬＡに接続されたコンソールから制御信号
を供給する為の付加線を使用すること、又はＩｌｏない
しはメモυ命令を使用することを必要としていた。コン
ソール操作の１部にはＰＬＡ２０６に内蔵された小さな
プログラムを有しており、該プログラムはＰＬＡ２０６
の７つの内部端子を使用して本システム内のデータ・ξ
スの約９０係のテストを行なう。このテスト機能は、本
システムのユーザがテストを行なう場合、及び第１図の
システムを有するマイクロプロセッサ集積回路の製造中
にテストを行なう場合の両場面で有用ｔある。
ことによって、コンソール操作を行なうことが１きる様
に本システムは構成されている。従来のマイクロプロセ
ッサ１は、ＰＬＡに接続されたコンソールから制御信号
を供給する為の付加線を使用すること、又はＩｌｏない
しはメモυ命令を使用することを必要としていた。コン
ソール操作の１部にはＰＬＡ２０６に内蔵された小さな
プログラムを有しており、該プログラムはＰＬＡ２０６
の７つの内部端子を使用して本システム内のデータ・ξ
スの約９０係のテストを行なう。このテスト機能は、本
システムのユーザがテストを行なう場合、及び第１図の
システムを有するマイクロプロセッサ集積回路の製造中
にテストを行なう場合の両場面で有用ｔある。
ソースマルチプレクサ１３２は、マイクロプログラムレ
ジスタ２１２のマイクロプログラム制御の下〒、ババス
３６を介してＡＬＵ １１０に１６ビツトのオペランド
を供給するソースレジスタを選択する。このソースレジ
スタとしては、レジスタファイル１６６中の任意のレジ
スタ又はアキュムレータ１も良いシ、パスレジスタ１２
＝Ｏ，プログラムカウンタ１１２，５ビツトカウンタ１
６２゜又は１６個のゼロであっても良い。デスティネー
ションマルチプレクサ１３４ モス。マイクロプログラ
ムレジスタ２１２によるマイクロプログラム制御の下↑
、デスティネーションレジスタを選択し、このデスティ
ネーションレジスタは別の１６ビツトのオペランド’１
ＡＬＵ１１０に供給し、ＡＬＵ操作の結果のデスティネ
ーション、即ち行き先きを決定する。このデスティネー
ションレジスタも、レジスタファイル１６６内の任意の
レジスタ又はアキュムレータとすることが可能〒あり、
又バスレジスタ１２０又は５ビツトカウンタ１６２とす
ることも可能である。ユーナリ操作（一義的な結果を得
るのに１個のオペランドのみが必要）ある演算操作１１
例えば否定。
ジスタ２１２のマイクロプログラム制御の下〒、ババス
３６を介してＡＬＵ １１０に１６ビツトのオペランド
を供給するソースレジスタを選択する。このソースレジ
スタとしては、レジスタファイル１６６中の任意のレジ
スタ又はアキュムレータ１も良いシ、パスレジスタ１２
＝Ｏ，プログラムカウンタ１１２，５ビツトカウンタ１
６２゜又は１６個のゼロであっても良い。デスティネー
ションマルチプレクサ１３４ モス。マイクロプログラ
ムレジスタ２１２によるマイクロプログラム制御の下↑
、デスティネーションレジスタを選択し、このデスティ
ネーションレジスタは別の１６ビツトのオペランド’１
ＡＬＵ１１０に供給し、ＡＬＵ操作の結果のデスティネ
ーション、即ち行き先きを決定する。このデスティネー
ションレジスタも、レジスタファイル１６６内の任意の
レジスタ又はアキュムレータとすることが可能〒あり、
又バスレジスタ１２０又は５ビツトカウンタ１６２とす
ることも可能である。ユーナリ操作（一義的な結果を得
るのに１個のオペランドのみが必要）ある演算操作１１
例えば否定。
補集合の生成、平方根、移項、逆数等）の・場合には、
デスティネーション・オペランドはゼロである。
デスティネーション・オペランドはゼロである。
演算論理ユニット１１０は２つの１６ビツトオペランド
に関し９つの異なった操作を実行し。
に関し９つの異なった操作を実行し。
１６ビツトの結果及び４つのステータスフラッグ（キャ
リー、ゼロ、オーバーフロー及び符号）を発生させる。
リー、ゼロ、オーバーフロー及び符号）を発生させる。
このうちキャリー（ＣＡＲＲＹ） 、ゼロ（ＺＥＲＯ）
及び符号のステータスフラッグはシフタ１４８で修正さ
れる。９つの操作とは、ムーブ（ｍｏｖｅ） 、補数数
？） （ｃｏｍｐｌｅｍｅｎｔ ；特に１の補数）、加
算（ａｄｄ） 、減算（ｓｕｂｔｒａｃｔ） 、インク
リメント（ｉｎｃｒｅｍｅｎｔ） 、 １の補数の加算
（ａｄｄｏｎｅ’ｓ ｃｏｍｐｌｅｍｅｎｔ） 、否
定（ｎｅｇａｔｅ ；特に２の補数）、アンド（ａｎｄ
）及びオア（Ｏｒ）であり、夫々、記号ＭＯＶ、ＣＯ
ＭＰ、ＡＤＤ、ＳＯＢ、ＩＮＣ。
及び符号のステータスフラッグはシフタ１４８で修正さ
れる。９つの操作とは、ムーブ（ｍｏｖｅ） 、補数数
？） （ｃｏｍｐｌｅｍｅｎｔ ；特に１の補数）、加
算（ａｄｄ） 、減算（ｓｕｂｔｒａｃｔ） 、インク
リメント（ｉｎｃｒｅｍｅｎｔ） 、 １の補数の加算
（ａｄｄｏｎｅ’ｓ ｃｏｍｐｌｅｍｅｎｔ） 、否
定（ｎｅｇａｔｅ ；特に２の補数）、アンド（ａｎｄ
）及びオア（Ｏｒ）であり、夫々、記号ＭＯＶ、ＣＯ
ＭＰ、ＡＤＤ、ＳＯＢ、ＩＮＣ。
ＡＤＣ，ＮＥＣ，ＡＮＤ及びＯＲで表わされる。ＡＬＵ
ｌｌｏの１７ビツト出力（即ち、１６ビツト及びキャリ
ー）はバス１４０を介してシフタ１４８に転送される。
ｌｌｏの１７ビツト出力（即ち、１６ビツト及びキャリ
ー）はバス１４０を介してシフタ１４８に転送される。
ＡＬＵＩＩＯの１６ピツト出力は、更に。
書き込みサイクルにおけるオペランドとしてバスマルチ
プレクサ１５８にも送られる。
プレクサ１５８にも送られる。
シフタ１４８は１７ビツトの４人力対１出力のマルチプ
レクサ’１１’、ＡＬＵＩＩＯからの１７ビツト出力に
関し以下の操作の内の１つを実行することが可能である
。即ち、夫等の操作とは、１７ビツトをシフトさせずに
通過させること、１７ビツトをキャリーによって左側に
ローティト（ｒｏｔａｔｅ）させること、１７ビツトを
キャリーによって右側にローティトさせること、１６ビ
ツトのワードの２つのバイト−を交換しキヤＩＪ −ｅ
変更せずに通過させることである。禁止（インヒビット
〕されない限り、サイクルの終端において、シフタ１４
８の出力はし・リスタフアイル１６６内のデステイネー
ションレ・シフタ及びステータスレジスタ１５０のキャ
リーフラッグ内にロード（ｌｏａｄ）される。
レクサ’１１’、ＡＬＵＩＩＯからの１７ビツト出力に
関し以下の操作の内の１つを実行することが可能である
。即ち、夫等の操作とは、１７ビツトをシフトさせずに
通過させること、１７ビツトをキャリーによって左側に
ローティト（ｒｏｔａｔｅ）させること、１７ビツトを
キャリーによって右側にローティトさせること、１６ビ
ツトのワードの２つのバイト−を交換しキヤＩＪ −ｅ
変更せずに通過させることである。禁止（インヒビット
〕されない限り、サイクルの終端において、シフタ１４
８の出力はし・リスタフアイル１６６内のデステイネー
ションレ・シフタ及びステータスレジスタ１５０のキャ
リーフラッグ内にロード（ｌｏａｄ）される。
ステータスレジスタ１５０は４個の別々になった１ビツ
トレジスタを有しており、夫等は、キャリー、オーバー
フロー、レジスタを表示する３２にないし６４にのメモ
リサイズ、及びトラップ−エネーブル／ディスエーブル
・レジスタである。マイクロプロセッサにおいてトラッ
プ機能をディスエーブルすることによって、トラップ機
能無しのシステム用に書かれたプログラムを本システム
にかけることが可能となる。ステータスレジスタ１５０
内のこれらのフラッグの各々は、関連する命令に特定さ
れたのとは異なった影響を受ける。これらのフラッグは
ブツシュ・フラッグ（ｐｕｓｈ ｆｌａｇ ： ＰＳＨ
Ｆ）命令及びポツプ−７ラツグ（ｐｏｐ ｆｌａｇ ；
ＰＯＰＦ）命令に関してのみ１つのレジスタとして扱
われる。マスターリセットによって導入されるステータ
スレジスタ１５０のデフォルト状態（ｄｅｆａｕｌｔ
５ｔａｔｅ）は３２に／６４に＝３２にでエネーブルト
ラップ（ＥＴＲＰ）＝ １である。
トレジスタを有しており、夫等は、キャリー、オーバー
フロー、レジスタを表示する３２にないし６４にのメモ
リサイズ、及びトラップ−エネーブル／ディスエーブル
・レジスタである。マイクロプロセッサにおいてトラッ
プ機能をディスエーブルすることによって、トラップ機
能無しのシステム用に書かれたプログラムを本システム
にかけることが可能となる。ステータスレジスタ１５０
内のこれらのフラッグの各々は、関連する命令に特定さ
れたのとは異なった影響を受ける。これらのフラッグは
ブツシュ・フラッグ（ｐｕｓｈ ｆｌａｇ ： ＰＳＨ
Ｆ）命令及びポツプ−７ラツグ（ｐｏｐ ｆｌａｇ ；
ＰＯＰＦ）命令に関してのみ１つのレジスタとして扱
われる。マスターリセットによって導入されるステータ
スレジスタ１５０のデフォルト状態（ｄｅｆａｕｌｔ
５ｔａｔｅ）は３２に／６４に＝３２にでエネーブルト
ラップ（ＥＴＲＰ）＝ １である。
５ビツトカウンタ１６２は１乗算、除算、正規化、及び
二重シフト命令の如き同一のマイクロ命令を多数回繰返
さねばならない場合の多重サイクル命令に使用される。
二重シフト命令の如き同一のマイクロ命令を多数回繰返
さねばならない場合の多重サイクル命令に使用される。
カウンタ１６２はこれらの各命令の開始時に適当なカウ
ント数と共にロードされ、その回数だけ同一のマイクロ
命令を繰返させる。乗算、除算、及び正規化等の命令の
場合には、その命令によってカウント数を１６又は３２
等に固定させることも可能であり、一方・ξラメータシ
フト命令等の場合には、カウント数をプログラム化ない
し制御可能とすることも可能であるレジスタファイル１
６６内のカウンタ１６２へ連結するリンクレジスタは常
にＡＣ２レジスタ″Ｉ％ある。・ξラメータシフトの場
合には。
ント数と共にロードされ、その回数だけ同一のマイクロ
命令を繰返させる。乗算、除算、及び正規化等の命令の
場合には、その命令によってカウント数を１６又は３２
等に固定させることも可能であり、一方・ξラメータシ
フト命令等の場合には、カウント数をプログラム化ない
し制御可能とすることも可能であるレジスタファイル１
６６内のカウンタ１６２へ連結するリンクレジスタは常
にＡＣ２レジスタ″Ｉ％ある。・ξラメータシフトの場
合には。
５ビツトカウンタ１６２はＡＣ２から入力を受け。
一方正焼化命令の場合には、カウンタ１６２はその内容
をレジスタＡＣ２へ供給する。
をレジスタＡＣ２へ供給する。
パスレジスタマルチプレクサ１１６１’ｉ 、パスレジ
スタ１２０内に格納されるべきデータを選択する。パス
レジスタ１２０用の２つのデータソースは情報パス１０
２とシフタ１４８である。情報ハス１０２はデータソー
スがマイクロプロセッサの外部である場合１例えば読み
出し、フェッチ、又はＩ１０デバイス入力サイクルの場
合に選択される。シフタ１４８が選択されるのは、デー
タソースがＡＬＵデーデーソス１０４内のレジスタの１
つである場合である。
スタ１２０内に格納されるべきデータを選択する。パス
レジスタ１２０用の２つのデータソースは情報パス１０
２とシフタ１４８である。情報ハス１０２はデータソー
スがマイクロプロセッサの外部である場合１例えば読み
出し、フェッチ、又はＩ１０デバイス入力サイクルの場
合に選択される。シフタ１４８が選択されるのは、デー
タソースがＡＬＵデーデーソス１０４内のレジスタの１
つである場合である。
マイクロプログラムの制御下にある場合、任意の関連サ
イクルの終端において、パスレジスタ１２０は、パスレ
ジスタマルチプレクサ１１６によって供給されたデータ
をラッチする。パスレジスタ１２０は、ＡＬＵデーデー
ξス１０４内において。
イクルの終端において、パスレジスタ１２０は、パスレ
ジスタマルチプレクサ１１６によって供給されたデータ
をラッチする。パスレジスタ１２０は、ＡＬＵデーデー
ξス１０４内において。
情報バス１０２からデータを直接格納可能な唯一のレジ
スタ〒ある。
スタ〒ある。
マイクロプログラム制御下において、バスマルチプレク
サ１５８は、パス１８６を介して情報バス１０２に供給
されるべきデータを選択する。情報バス１０２に供給さ
れるべきデータのソースとしては、殆んどのフエッチサ
イクルフアドレスを供給するプログラムカウンタ１１２
．メモリサイクルにおいてアドレスを供給するパスレジ
スタ１２０．メモリ及びＩ１０サイクルにおいてオペラ
ンドを供給するＡＬＵＩＩＯ，及びブツシュフラッグ型
命令においてデータを供給するステータスレ・シフタ１
５０等がある。パスマルチプレクサ１５８がデータ又は
アドレスを情報バス１０２に供給している場合には、３
状態バツフア１８０はエネーブルされる。そうでない場
合には、バッファ１８０はディスエーブルされる。
サ１５８は、パス１８６を介して情報バス１０２に供給
されるべきデータを選択する。情報バス１０２に供給さ
れるべきデータのソースとしては、殆んどのフエッチサ
イクルフアドレスを供給するプログラムカウンタ１１２
．メモリサイクルにおいてアドレスを供給するパスレジ
スタ１２０．メモリ及びＩ１０サイクルにおいてオペラ
ンドを供給するＡＬＵＩＩＯ，及びブツシュフラッグ型
命令においてデータを供給するステータスレ・シフタ１
５０等がある。パスマルチプレクサ１５８がデータ又は
アドレスを情報バス１０２に供給している場合には、３
状態バツフア１８０はエネーブルされる。そうでない場
合には、バッファ１８０はディスエーブルされる。
プログラムカウンタ１１２は１６ビツトレジスタ１あっ
て１次の命令のアドレスを保有している。カウンタ１１
２はパス１８８ヲ介してインクリメンタ１１４かもアド
レスを得る。典型的なフェッチサイクルにおいて、バス
マルチプレクサ１５８はプログラムカウンタ１１２をそ
の入力として選択し、プログラムカウンタ１１２の内容
はバスマルチプレクサ１５８及び３状態バツフア１８゜
を通って伝播し、メモリアドレスとして解釈される。同
時に、その同一のアドレスはインクリメンタ１１４によ
って１だけ増加（インクリメント〕され、サイクルの終
端において、インクリメンタ（ＰＣ＋１）の出力はプロ
グラムカウンタ１１２の中にラッチされる。この時点に
おいて。
て１次の命令のアドレスを保有している。カウンタ１１
２はパス１８８ヲ介してインクリメンタ１１４かもアド
レスを得る。典型的なフェッチサイクルにおいて、バス
マルチプレクサ１５８はプログラムカウンタ１１２をそ
の入力として選択し、プログラムカウンタ１１２の内容
はバスマルチプレクサ１５８及び３状態バツフア１８゜
を通って伝播し、メモリアドレスとして解釈される。同
時に、その同一のアドレスはインクリメンタ１１４によ
って１だけ増加（インクリメント〕され、サイクルの終
端において、インクリメンタ（ＰＣ＋１）の出力はプロ
グラムカウンタ１１２の中にラッチされる。この時点に
おいて。
プログラムカウンタは再び次の命令のアドレスを保有す
る。
る。
データ・ξスユニット１００の構成部品の操作は制（卸
ユニット２００によって支配されている。
ユニット２００によって支配されている。
ＰＬＡ２０６はマイクロプログラムを保有してお９゜）
ｑイブラインないしマイクロプログラムレジスタ２１２
は使用中のサイクルで実行中のマイクロ命令をラッチし
、命令レジスタ２１８は何等かの命令中に付加的な制御
ビット１−供給する。
ｑイブラインないしマイクロプログラムレジスタ２１２
は使用中のサイクルで実行中のマイクロ命令をラッチし
、命令レジスタ２１８は何等かの命令中に付加的な制御
ビット１−供給する。
第１Ａ図は、第１図に示したシステムの１部の変形例を
示している。第１図に示したシステムの内で第１Ａ図に
示してない部分も実際には存在しており第１図に示した
如く接続されている。可能な場合には、第１Ａ図におい
ても第１図に使用したものに対応する参照番号を使用し
である。第１Ａ図に示した如く、情報バス１０２は４つ
のセグメント４００ 、４０２ 、４０４ 、及び４０
６に区分されている。双方向性３状態Ｉ１０バツフア４
０５が情報バスセグメント４００と４０２との間に接続
されている。更に、この双方向性Ｉ１０バッファ４０５
はセグメント４００と４０４との間にも接続されている
。セグメント４０２は、双方向性Ｉ１０バッファ４０５
ヲ双方向性Ｉ１０マルチプレクサ４０８に接続させてい
る。同様に、セグメント４０４は、双方向性Ｉ１０バッ
ファ４０５ヲＰＬＡ２０６に接続している。双方向性Ｉ
１０バッファ４０５はセグメント４００を介してＴ２Ｌ
信号を受けたり供給したりする。バッファ４０５はＴ２
Ｌレベル入力信号−ｉ Ｉ２Ｌレベル信号に変換し、セ
グメント４０２ヲ介して該信号をＩ１０マルチプレクサ
４０８に供給する。バッファ４０５は、又。
示している。第１図に示したシステムの内で第１Ａ図に
示してない部分も実際には存在しており第１図に示した
如く接続されている。可能な場合には、第１Ａ図におい
ても第１図に使用したものに対応する参照番号を使用し
である。第１Ａ図に示した如く、情報バス１０２は４つ
のセグメント４００ 、４０２ 、４０４ 、及び４０
６に区分されている。双方向性３状態Ｉ１０バツフア４
０５が情報バスセグメント４００と４０２との間に接続
されている。更に、この双方向性Ｉ１０バッファ４０５
はセグメント４００と４０４との間にも接続されている
。セグメント４０２は、双方向性Ｉ１０バッファ４０５
ヲ双方向性Ｉ１０マルチプレクサ４０８に接続させてい
る。同様に、セグメント４０４は、双方向性Ｉ１０バッ
ファ４０５ヲＰＬＡ２０６に接続している。双方向性Ｉ
１０バッファ４０５はセグメント４００を介してＴ２Ｌ
信号を受けたり供給したりする。バッファ４０５はＴ２
Ｌレベル入力信号−ｉ Ｉ２Ｌレベル信号に変換し、セ
グメント４０２ヲ介して該信号をＩ１０マルチプレクサ
４０８に供給する。バッファ４０５は、又。
工２Ｌレベル出力信号をＴ２Ｌレベル信号に変換し。
該信号全セグメント４００を介して本発明のマイクロプ
ロセッサ集積回路を有するシステムで該集積回路の外部
部分に供給する。バッファ４０５は更に、 Ｔ２Ｌレベ
ル信号をセグメン！−４０４を介してＰＬＡ２０６に供
給する。Ｉ１０マルチプレクサ４０８は、 Ｉ２Ｌレベ
ル入力入力上セグメント４０６ 、 更Ｋ ハス１１８
ｔ 介り、てバスレジスタマルチプレクサ１１６に供
給し、又バス１５４ヲ介してステータスレジスタ１５０
に供給すると共にバス２２０ ｆ、介して命令し・メン
タ２１８に供給する。バスレ・ジメタマルチプレクサ１
１６．ステータスレジスタ１５０．及び命令レジスタ２
１８は第１図における如く入力情報信号に基づいて動作
する。バスマルチプレクサ１５８はバス４１０によって
Ｉ１０マルチプレクサ４０８に接続されている。バスマ
ルチプレクサ１５８は工２Ｌレベル出カ情報信号をＩ１
０マルチプレクサ４０８に供給してセグメント４０２ヲ
介してＩ１０バッファ４０５に転送し、そこでＴＬレベ
ルに変換して出力される。
ロセッサ集積回路を有するシステムで該集積回路の外部
部分に供給する。バッファ４０５は更に、 Ｔ２Ｌレベ
ル信号をセグメン！−４０４を介してＰＬＡ２０６に供
給する。Ｉ１０マルチプレクサ４０８は、 Ｉ２Ｌレベ
ル入力入力上セグメント４０６ 、 更Ｋ ハス１１８
ｔ 介り、てバスレジスタマルチプレクサ１１６に供
給し、又バス１５４ヲ介してステータスレジスタ１５０
に供給すると共にバス２２０ ｆ、介して命令し・メン
タ２１８に供給する。バスレ・ジメタマルチプレクサ１
１６．ステータスレジスタ１５０．及び命令レジスタ２
１８は第１図における如く入力情報信号に基づいて動作
する。バスマルチプレクサ１５８はバス４１０によって
Ｉ１０マルチプレクサ４０８に接続されている。バスマ
ルチプレクサ１５８は工２Ｌレベル出カ情報信号をＩ１
０マルチプレクサ４０８に供給してセグメント４０２ヲ
介してＩ１０バッファ４０５に転送し、そこでＴＬレベ
ルに変換して出力される。
この様に情報バス１０２ヲセグメント化、即ち部分化し
、双方向性Ｉ１０バッファ及び双方向性Ｉ１０マルチプ
レクサ金設゛けることにょシ、１６ビツト幅のバスを情
報入力及び出力の両方に対して本集積回路チップ内寸内
部的に使用することができ、この目的の為に別々の１６
ビツトバスを必要とすることがない。この様な構成とす
ることによって、以下第３図に関し詳説する如く１本集
積回路をＴ２Ｌ２部と工２Ｌ部分とにより明確に区分さ
せている。制御線２０４からのＢＥ倍信号、工１０バッ
ファ４０５に指向性制御を与えてお、９．ＢＥ倍信号Ｉ
１０マルチプレクサ４０８に指向性制御を与えている。
、双方向性Ｉ１０バッファ及び双方向性Ｉ１０マルチプ
レクサ金設゛けることにょシ、１６ビツト幅のバスを情
報入力及び出力の両方に対して本集積回路チップ内寸内
部的に使用することができ、この目的の為に別々の１６
ビツトバスを必要とすることがない。この様な構成とす
ることによって、以下第３図に関し詳説する如く１本集
積回路をＴ２Ｌ２部と工２Ｌ部分とにより明確に区分さ
せている。制御線２０４からのＢＥ倍信号、工１０バッ
ファ４０５に指向性制御を与えてお、９．ＢＥ倍信号Ｉ
１０マルチプレクサ４０８に指向性制御を与えている。
第２図は、単一のマイクロプロセッサ集積回路５００と
しての本発明の好適実施例の平面図である。この様な集
積回路は、第１図に示したシステム機能を与えるに必要
な全ての回路ヲ、１側部が約０．６４ｃｍの寸法を有す
る単一シリコンチップ内に収納している。集積回路５０
０の端子ＩＢＯ乃至ｌＢ１５は、第１図にも示した如く
情報バス１０２ヲ構成している。バス制御５２０は、端
子Ｗ、Ｍ、０１．及びＯ６を有する。外部リクエストバ
ス５２２はア−ｙ −） （ＡＢＯＲＴ）リクエスト端
子、コンソールリクエスト端子、データチャンネルリク
エスト端子、及び割込リクエスト端子を有する。バスハ
ンドシェイク信号が、バスハンドシェイク端子群５２４
全構成するクロック端子ＣＰルディーデータ端子ＲＤＹ
Ｄ、バス許可端子ＢＵＳ ＧＮＴ 、レディーアドレス
端子ＲＤＹＡ１及びメモリレディ一端子ＭＲに供給され
る。端子５２６は＋■。ｃｔ位に接続されている。端子
５２８は電流源Ｉ ＩＮＪに接続されている。端子５３
０は接地されている。ステータス端子５３２は信号を受
けてラン、キャリー、及び割込操作を与える。
しての本発明の好適実施例の平面図である。この様な集
積回路は、第１図に示したシステム機能を与えるに必要
な全ての回路ヲ、１側部が約０．６４ｃｍの寸法を有す
る単一シリコンチップ内に収納している。集積回路５０
０の端子ＩＢＯ乃至ｌＢ１５は、第１図にも示した如く
情報バス１０２ヲ構成している。バス制御５２０は、端
子Ｗ、Ｍ、０１．及びＯ６を有する。外部リクエストバ
ス５２２はア−ｙ −） （ＡＢＯＲＴ）リクエスト端
子、コンソールリクエスト端子、データチャンネルリク
エスト端子、及び割込リクエスト端子を有する。バスハ
ンドシェイク信号が、バスハンドシェイク端子群５２４
全構成するクロック端子ＣＰルディーデータ端子ＲＤＹ
Ｄ、バス許可端子ＢＵＳ ＧＮＴ 、レディーアドレス
端子ＲＤＹＡ１及びメモリレディ一端子ＭＲに供給され
る。端子５２６は＋■。ｃｔ位に接続されている。端子
５２８は電流源Ｉ ＩＮＪに接続されている。端子５３
０は接地されている。ステータス端子５３２は信号を受
けてラン、キャリー、及び割込操作を与える。
多重プロセサ信号端子群５３４は、マイクロプロセッサ
５００ ｅ多重処理モード１操作する場合に必要とされ
るバスリクエスト信号及びバスロック信号を供給する。
５００ ｅ多重処理モード１操作する場合に必要とされ
るバスリクエスト信号及びバスロック信号を供給する。
タイミングストローブ端子５３６は、同期信号ＳＹＮ、
アドレスストローブ信号５ＴＲＢＡ、及びデータストロ
ーブ信号５ＴＲＢＤを与える。
アドレスストローブ信号５ＴＲＢＡ、及びデータストロ
ーブ信号５ＴＲＢＤを与える。
第３図は、本発明のマイクロプロセッサ集積回路５００
の写真複写図である。該回路５００は１側部が約０．６
４ｃｍであるが、細部を示す為に拡大しである。図示す
る如く、情報バス１０２が回路５００の上部右側部に垂
直に延在して設けられている。バスマルチプレクサ１５
８、プログラムカウンタ１１２、及びインクリメンタ１
１４がチップの上部右側角部近傍に配設されている。レ
ジスタファイル１６６がバスマルチプレクサ１５８、プ
ログラムカウンタ１１２及びインクリメンタ１１４の直
下に配設されている。ＡＬＵ １１０はし・ジスタフア
イル１６６の下に設けられている。タイミングユニット
３００はＡＬＵＩＩＯの下に設けである。制御ユニット
２００は情報バス１０２の下〒上述した他の要素の左側
に設けである。ＰＬＡ２０６は、制御ユニット２００の
左側部分に設けである。
の写真複写図である。該回路５００は１側部が約０．６
４ｃｍであるが、細部を示す為に拡大しである。図示す
る如く、情報バス１０２が回路５００の上部右側部に垂
直に延在して設けられている。バスマルチプレクサ１５
８、プログラムカウンタ１１２、及びインクリメンタ１
１４がチップの上部右側角部近傍に配設されている。レ
ジスタファイル１６６がバスマルチプレクサ１５８、プ
ログラムカウンタ１１２及びインクリメンタ１１４の直
下に配設されている。ＡＬＵ １１０はし・ジスタフア
イル１６６の下に設けられている。タイミングユニット
３００はＡＬＵＩＩＯの下に設けである。制御ユニット
２００は情報バス１０２の下〒上述した他の要素の左側
に設けである。ＰＬＡ２０６は、制御ユニット２００の
左側部分に設けである。
命令レジスタ２１８はチップ５００の上部中央に設けで
ある。制御ユニット２００用の種々の制御回路５０２は
、バスマルチプレクサ１５８、プログラムカウンタ１１
２、インクリメンタ１１４、レジスタファイル１６６
、 ＡＬＵＩＩＯ、及びタイミングユニット３００の直
ぐ′左側に配設しである。又、マイクロプログラムレジ
スタ２１２は、Ａレジスタ及びＢレジスタに分割されて
いる。これら２つのレジスタは、マイクロプログラムレ
ジスタ２１２を構成し、夫々、ＰＬＡ２０６の右側及び
左側に配設されている。
ある。制御ユニット２００用の種々の制御回路５０２は
、バスマルチプレクサ１５８、プログラムカウンタ１１
２、インクリメンタ１１４、レジスタファイル１６６
、 ＡＬＵＩＩＯ、及びタイミングユニット３００の直
ぐ′左側に配設しである。又、マイクロプログラムレジ
スタ２１２は、Ａレジスタ及びＢレジスタに分割されて
いる。これら２つのレジスタは、マイクロプログラムレ
ジスタ２１２を構成し、夫々、ＰＬＡ２０６の右側及び
左側に配設されている。
図示した如く、集積回路チップ５００は、点線５０４１
示したＴ２Ｌ部分と、チップ５００の残部から構成され
る工２Ｌ部分５０８とに分割されている。
示したＴ２Ｌ部分と、チップ５００の残部から構成され
る工２Ｌ部分５０８とに分割されている。
この様に単一集積回路チップ内に２つの論理構成を結合
させて存在させることにより、Ｔ２Ｌ論理の速度及び・
ｑツー上の利点を享有可能であると共に、工２Ｌ論理の
集積度上の利点をも享有可能である。これら２つの論理
グループの間に独特なインターフェース回路を設けであ
るの１、チップ５００内１夫等論理同志が互いに働きか
ける。このインターフェース回路構成の詳細は第４Ａ図
乃至第４Ｃ図に示しである。Ｔ２Ｌ出力段５４０は配線
５４２ヲ介してその出力’＆ Ｉ２Ｌ人カ段５４４に供
給する。工２Ｌ段５４４の２つを図示しであるが、この
様な工２Ｌ入力段５４４は、集積回路チップ５００（第
３図）内のＴ２Ｌ −Ｉ２Ｌインターフェースの幾つか
に設けられている様にＴ２Ｌ出力段５４０の出力を受け
るべく並列接続されて。
させて存在させることにより、Ｔ２Ｌ論理の速度及び・
ｑツー上の利点を享有可能であると共に、工２Ｌ論理の
集積度上の利点をも享有可能である。これら２つの論理
グループの間に独特なインターフェース回路を設けであ
るの１、チップ５００内１夫等論理同志が互いに働きか
ける。このインターフェース回路構成の詳細は第４Ａ図
乃至第４Ｃ図に示しである。Ｔ２Ｌ出力段５４０は配線
５４２ヲ介してその出力’＆ Ｉ２Ｌ人カ段５４４に供
給する。工２Ｌ段５４４の２つを図示しであるが、この
様な工２Ｌ入力段５４４は、集積回路チップ５００（第
３図）内のＴ２Ｌ −Ｉ２Ｌインターフェースの幾つか
に設けられている様にＴ２Ｌ出力段５４０の出力を受け
るべく並列接続されて。
例えば、６０個迄設けることが可能１ある。
Ｔ２Ｌ出力段５４０のトランジスタＱ１はその第１エミ
ツタをベースに接続しておシ、第２エミツタを接地して
いる。トランジスタＱ１のコレクタはレジスタＲ１によ
って＋５ゼルトのＶ。ｃ′ｌ！位に接続されている。Ｔ
２Ｌ出力段５４０の出力線５４２は抵抗Ｒ２及びＲ３を
介してトランジスタＱ２及びＱ３のベースに接続されて
いる。トランジスタＱ２及びＱ３のエミッタは接地され
ている。トランジスタＱ２及びＱ３のコレクタは各々工
２Ｌレベル信号を与える。第４Ｂ図は集積回路５００内
に設けたトラン・メンタＱ２の平百図マある。Ｎ型領域
５４６は、トランジスタＱ２のエミッタを有しており、
該トランジスタの残部を囲繞している。Ｐ型領域Ｑ２は
トランジスタ５４８のベースを有しておシ、ベース接点
５５０によって配線５４２にｌ続されている。ベース領
域５４８は、図示の如く「犬の骨」形状をしてお９、部
分５５３及び５５５に比べ断面績の減少した部分５５２
ヲ有している。部分５５２は、第４Ａ図に示す如く抵抗
Ｒ２を形成するのに十分な抵抗を与えている。「犬の骨
」構造は、抵抗Ｒ２ｓ Ｒ３、及び点線５５７で示した
如く接続されたその他の同様の抵抗間の相対的差異を減
少させている。Ｎ型領域５５４，５５６、及び５５８は
、夫々、トランジスタＱ２の第１、第２、及び第３コレ
クタを形成している。工２Ｌ入カ段５４４内にトランジ
スタＱ２及びその他の同様なトランジスタを第４Ｂ図に
示した如く「犬の骨」構造にレイアウトすることによっ
て、トランジスタＱ２．Ｑ３及びその他の同様のトラン
ジスタのマルチコレクタから供給される出力信号レベル
の変動は最小とされている。この様に、単一のＴ２Ｌ出
力端から変動を最小におさえた多数の工２Ｌレベル信号
が得られるの１、第３図に示した程度に複雑なチップ５
００内１信号が「動揺」することを回避可能″Ｉ％める
。この様な「犬の骨」構造は、例えば、第５図のトラン
ジスタＱｌ。
ツタをベースに接続しておシ、第２エミツタを接地して
いる。トランジスタＱ１のコレクタはレジスタＲ１によ
って＋５ゼルトのＶ。ｃ′ｌ！位に接続されている。Ｔ
２Ｌ出力段５４０の出力線５４２は抵抗Ｒ２及びＲ３を
介してトランジスタＱ２及びＱ３のベースに接続されて
いる。トランジスタＱ２及びＱ３のエミッタは接地され
ている。トランジスタＱ２及びＱ３のコレクタは各々工
２Ｌレベル信号を与える。第４Ｂ図は集積回路５００内
に設けたトラン・メンタＱ２の平百図マある。Ｎ型領域
５４６は、トランジスタＱ２のエミッタを有しており、
該トランジスタの残部を囲繞している。Ｐ型領域Ｑ２は
トランジスタ５４８のベースを有しておシ、ベース接点
５５０によって配線５４２にｌ続されている。ベース領
域５４８は、図示の如く「犬の骨」形状をしてお９、部
分５５３及び５５５に比べ断面績の減少した部分５５２
ヲ有している。部分５５２は、第４Ａ図に示す如く抵抗
Ｒ２を形成するのに十分な抵抗を与えている。「犬の骨
」構造は、抵抗Ｒ２ｓ Ｒ３、及び点線５５７で示した
如く接続されたその他の同様の抵抗間の相対的差異を減
少させている。Ｎ型領域５５４，５５６、及び５５８は
、夫々、トランジスタＱ２の第１、第２、及び第３コレ
クタを形成している。工２Ｌ入カ段５４４内にトランジ
スタＱ２及びその他の同様なトランジスタを第４Ｂ図に
示した如く「犬の骨」構造にレイアウトすることによっ
て、トランジスタＱ２．Ｑ３及びその他の同様のトラン
ジスタのマルチコレクタから供給される出力信号レベル
の変動は最小とされている。この様に、単一のＴ２Ｌ出
力端から変動を最小におさえた多数の工２Ｌレベル信号
が得られるの１、第３図に示した程度に複雑なチップ５
００内１信号が「動揺」することを回避可能″Ｉ％める
。この様な「犬の骨」構造は、例えば、第５図のトラン
ジスタＱｌ。
Ｑ８．ＱＩＯｌ及びＱ１２に、又第６図のトランジスタ
Ｑｌ（特に、第６Ａ図に示したトランジスタＱ１のレイ
アウトに注意）や、第８図のトランジスタＱｌｌに用い
られている。これらのトランジスタについては、更に後
述する。
Ｑｌ（特に、第６Ａ図に示したトランジスタＱ１のレイ
アウトに注意）や、第８図のトランジスタＱｌｌに用い
られている。これらのトランジスタについては、更に後
述する。
本発明の集積回路を製造するには、例えば発明者Ｐｅ１
ｔｚｅｒの米国特許第３．６４８．１２５号、名称二酸
化絶縁層を有する集積回路の製造方法及びその結果得ら
れる構造（Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｎ
ｇＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ ｗｉｔｈ
０ｘｉｄｉｚｅｄ ｌ５ｏｌａｔｉｏｎａｎｄ Ｔ
ｈｅ Ｒｅｓｕｌｔｉｎｇ ５ｔｒｕｃｔｕｒｅ ）
；発明者αＢｒ１ｅｎの米国特許第３．９６２．７１７
号、名称：選択的保護環を有し酸化物分離された集積注
入論理（ＯｘｉｄｅＩｓｏｌａｔｅｄ Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ｗｉｔ
ｈＳｅｌｅｃｔｉｖｅ Ｇｕａｒｄ Ｒｉｎｇ ） ；
発明者０’Ｂｒ１ｅｎの米国特許第３．９９３．５１３
号、名称二酸化絶縁層された縦型バイポーラトランジス
タ及び相補型の酸化物分離された横型パイ？−ラトラン
ジスタを製造する結合した方法及びその結果得られる構
造（（：：□ｍｂｉｎｅｄ １ｖＪｅｔｈｏｄ ｆｏ
ｒ ＦａｂｒｉｃａｔｉｎｇＱｘｉｄｃ−Ｉｓｏｌａ
ｔｅｄ Ｖｅｒｔｉｃａｌ ＢｉｐｏｌａｒＴｒａ
ｎｓｉｓｔｏｒｓ ａｎｄ’ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ’ ０ｘｉｄｅ−工５ｏｌａｔｅｄ Ｌａｔｅ
ｒａｌ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｏｔｏｒｓ
ａｎｄ ’ｐｈｅ Ｒｅｓｕｌｔｉｎｇ ５ｔｒｕｃ
ｔｕｒｅｓ ）等に記載された集積回路製造プロセスを
基本的に適用可能１ある。然しながら、同一の集積回路
５００内ＫＴ２Ｌ部分５０４とＩ２Ｌ部分５０８とを設
ける為にはこれらのプロセスを成る程度修正する必要が
ある。特に、拡散、接点及び相互接続・ｅターンを画定
する為に使用されるホトマスクのセットは、Ｔ０ｎの基
本原則に従ってレイアウトされた集積回路のＴ２Ｌ部分
５０４に対応する第１部分と、工２Ｌ基本原則に従って
レイアウトされた集積回路のＩＬ部分５０８に対応する
第２部分とを有する。又、本回路におけるＴ２Ｌ部分と
Ｔ２ｎ部分に適切な拡散寸法を与える為に拡散温度及び
時間を多少ｆ−正する必要性もアシ得る。勿論、この寸
法は成る程Ｅ Ｔ２ｎやＴ０ｎの基本原則によっても規
制される。
ｔｚｅｒの米国特許第３．６４８．１２５号、名称二酸
化絶縁層を有する集積回路の製造方法及びその結果得ら
れる構造（Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｎ
ｇＩｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ ｗｉｔｈ
０ｘｉｄｉｚｅｄ ｌ５ｏｌａｔｉｏｎａｎｄ Ｔ
ｈｅ Ｒｅｓｕｌｔｉｎｇ ５ｔｒｕｃｔｕｒｅ ）
；発明者αＢｒ１ｅｎの米国特許第３．９６２．７１７
号、名称：選択的保護環を有し酸化物分離された集積注
入論理（ＯｘｉｄｅＩｓｏｌａｔｅｄ Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ｗｉｔ
ｈＳｅｌｅｃｔｉｖｅ Ｇｕａｒｄ Ｒｉｎｇ ） ；
発明者０’Ｂｒ１ｅｎの米国特許第３．９９３．５１３
号、名称二酸化絶縁層された縦型バイポーラトランジス
タ及び相補型の酸化物分離された横型パイ？−ラトラン
ジスタを製造する結合した方法及びその結果得られる構
造（（：：□ｍｂｉｎｅｄ １ｖＪｅｔｈｏｄ ｆｏ
ｒ ＦａｂｒｉｃａｔｉｎｇＱｘｉｄｃ−Ｉｓｏｌａ
ｔｅｄ Ｖｅｒｔｉｃａｌ ＢｉｐｏｌａｒＴｒａ
ｎｓｉｓｔｏｒｓ ａｎｄ’ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ’ ０ｘｉｄｅ−工５ｏｌａｔｅｄ Ｌａｔｅ
ｒａｌ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｏｔｏｒｓ
ａｎｄ ’ｐｈｅ Ｒｅｓｕｌｔｉｎｇ ５ｔｒｕｃ
ｔｕｒｅｓ ）等に記載された集積回路製造プロセスを
基本的に適用可能１ある。然しながら、同一の集積回路
５００内ＫＴ２Ｌ部分５０４とＩ２Ｌ部分５０８とを設
ける為にはこれらのプロセスを成る程度修正する必要が
ある。特に、拡散、接点及び相互接続・ｅターンを画定
する為に使用されるホトマスクのセットは、Ｔ０ｎの基
本原則に従ってレイアウトされた集積回路のＴ２Ｌ部分
５０４に対応する第１部分と、工２Ｌ基本原則に従って
レイアウトされた集積回路のＩＬ部分５０８に対応する
第２部分とを有する。又、本回路におけるＴ２Ｌ部分と
Ｔ２ｎ部分に適切な拡散寸法を与える為に拡散温度及び
時間を多少ｆ−正する必要性もアシ得る。勿論、この寸
法は成る程Ｅ Ｔ２ｎやＴ０ｎの基本原則によっても規
制される。
第５図は、第１図に示したレジスタファイル１６６内の
双方向性シフトレジスタＡｃｔに使用される新規な記憶
回路６００を示している。トランジスタＱ１のベースは
、ＳＳＵＭ信号を受ける様に接続されている。トランジ
スタＱ１のコレクタは、トランジスタＱ２Ａのベース及
びトランジスタＱ１４のコレクタに接続されている。
双方向性シフトレジスタＡｃｔに使用される新規な記憶
回路６００を示している。トランジスタＱ１のベースは
、ＳＳＵＭ信号を受ける様に接続されている。トランジ
スタＱ１のコレクタは、トランジスタＱ２Ａのベース及
びトランジスタＱ１４のコレクタに接続されている。
トランジスタＱ２Ａのマルチコレクタ、即ち複数コレク
タを有し、その内の第１マルチコレクタは、トランジス
タＱ２Ｂ及びＱ１０の各々の第１マルチコレクタＩｃ接
続されている。トラン・メンタＱ２Ａの第２マルチコレ
クタは、トランジスタＱ２Ｂ及びＱ１０の各々の第２マ
ルチコレクタに接続されている。トランジスタＱ２Ａの
ベー、ｚは、トランジスタＱ３の第３マルチコレクタに
接続されている。トランジスタＱ３の第２マルチコレク
タはトランジスタＱ２Ｂのベースに接続されており、該
ベースは更にトラン・ジヌタＱ１５のコレクタに接続さ
れている。トランジスタＱ３の第１マルチコレクタはト
ランジスタＱ２Ｃのベースに接続されており、該ベース
はトランジスタＱ１６のコレクタにも接続されている。
タを有し、その内の第１マルチコレクタは、トランジス
タＱ２Ｂ及びＱ１０の各々の第１マルチコレクタＩｃ接
続されている。トラン・メンタＱ２Ａの第２マルチコレ
クタは、トランジスタＱ２Ｂ及びＱ１０の各々の第２マ
ルチコレクタに接続されている。トランジスタＱ２Ａの
ベー、ｚは、トランジスタＱ３の第３マルチコレクタに
接続されている。トランジスタＱ３の第２マルチコレク
タはトランジスタＱ２Ｂのベースに接続されており、該
ベースは更にトラン・ジヌタＱ１５のコレクタに接続さ
れている。トランジスタＱ３の第１マルチコレクタはト
ランジスタＱ２Ｃのベースに接続されており、該ベース
はトランジスタＱ１６のコレクタにも接続されている。
トランジスタＱ３の第４マルチコレクタはトランジスタ
Ｑ６の４−ヌに接続されてお９、該ベースはトランジス
タＱ７の第１マルチコレクタにも接続されている。トラ
ンジスタＱ２Ａ、Ｑ２Ｂ、及びＱ′２Ｃの第２マルチコ
レクタは、全て、トランジスタＱ４及びＱ８の第１マル
チコレクタ及びトランジスタＱ３のベースに接続されて
いる。トランジスタＱ４の第２マルチコレクタ、及びト
ランジスタＱ２Ａ、Ｑ２Ｂ、及びＱ２Ｃの第１マルチコ
レクタは全てトランジスタＱ５のベースに接続されてい
る。トランジスタＱ４の第３マルチコレクタは、トラン
ジスタＱ６の第２マルチコレクタとトランジスタＱ７の
ベースとの共通接続点に接続されている。トランジスタ
Ｑ５のコレクタは、トランジスタＱ８の第２コレクタと
トランジスタＱ４のベースとの共通接続点に接続されて
いる。トランジスタＱ７の第１マルチコレクタは、トラ
ンジスタＱ３の第４マルチコレクタとトランジスタＱ６
のベースとの共通接続点に接続されている。トランジス
タＱ７の第２マルチコレクタは、トランジスタＱＩＯの
コレクタとトランジスタＱ９のベースとの共通接続点に
接続されている。トランジスタＱ７の第３マルチコレク
タハ、トランジスタＱ１２のコレクタとトランジスタＱ
ｌｌのベースとの共通接続点に通続されている。トラン
ジスタＱ１３の第１マルチコレクタは、第５図に示した
トランジスタＱ２Ｂに対応するレジスタＡｃｔのビット
ｏ位置におけるトランジスタのベースに接続されている
。トランジスタＱ１３の第２マルチコレクタは、第５図
に示したトランジスタＱ２Ｃに対応するレジスタＡＣＩ
のビット２位置におけるトランジスタのベースに接続さ
れている。第５図中、幾つかのトランジスタのベースに
接続された接続線６０１の各々は、注入電流源に接続さ
れており、この様な注入電流源としては、第４Ａ図に示
した抵抗電流源や、従来公知なタイプのＰＮＰ電流源が
ある。
Ｑ６の４−ヌに接続されてお９、該ベースはトランジス
タＱ７の第１マルチコレクタにも接続されている。トラ
ンジスタＱ２Ａ、Ｑ２Ｂ、及びＱ′２Ｃの第２マルチコ
レクタは、全て、トランジスタＱ４及びＱ８の第１マル
チコレクタ及びトランジスタＱ３のベースに接続されて
いる。トランジスタＱ４の第２マルチコレクタ、及びト
ランジスタＱ２Ａ、Ｑ２Ｂ、及びＱ２Ｃの第１マルチコ
レクタは全てトランジスタＱ５のベースに接続されてい
る。トランジスタＱ４の第３マルチコレクタは、トラン
ジスタＱ６の第２マルチコレクタとトランジスタＱ７の
ベースとの共通接続点に接続されている。トランジスタ
Ｑ５のコレクタは、トランジスタＱ８の第２コレクタと
トランジスタＱ４のベースとの共通接続点に接続されて
いる。トランジスタＱ７の第１マルチコレクタは、トラ
ンジスタＱ３の第４マルチコレクタとトランジスタＱ６
のベースとの共通接続点に接続されている。トランジス
タＱ７の第２マルチコレクタは、トランジスタＱＩＯの
コレクタとトランジスタＱ９のベースとの共通接続点に
接続されている。トランジスタＱ７の第３マルチコレク
タハ、トランジスタＱ１２のコレクタとトランジスタＱ
ｌｌのベースとの共通接続点に通続されている。トラン
ジスタＱ１３の第１マルチコレクタは、第５図に示した
トランジスタＱ２Ｂに対応するレジスタＡｃｔのビット
ｏ位置におけるトランジスタのベースに接続されている
。トランジスタＱ１３の第２マルチコレクタは、第５図
に示したトランジスタＱ２Ｃに対応するレジスタＡＣＩ
のビット２位置におけるトランジスタのベースに接続さ
れている。第５図中、幾つかのトランジスタのベースに
接続された接続線６０１の各々は、注入電流源に接続さ
れており、この様な注入電流源としては、第４Ａ図に示
した抵抗電流源や、従来公知なタイプのＰＮＰ電流源が
ある。
配線６０２を介してクロック信号ＬＡＣ１がビット６０
０におけるトランジスタＱ８のベースに与えられる。配
線６０４は、トラン・シフタＱ１４のベースを入力マル
チプレクサ（不図示）に接続しておシ、該入力マルチプ
レクサは配線６０４ヲ介してＳ Ｓ ＳＡＣ１制御信号
を供給する。配線６０６は、トランジスタＱ１５のは−
スに接続されており、ビット６００に供給されるべきデ
ータの１つのタイプを表わすＤＳＬＦ制御信号を供給す
る。
０におけるトランジスタＱ８のベースに与えられる。配
線６０４は、トラン・シフタＱ１４のベースを入力マル
チプレクサ（不図示）に接続しておシ、該入力マルチプ
レクサは配線６０４ヲ介してＳ Ｓ ＳＡＣ１制御信号
を供給する。配線６０６は、トランジスタＱ１５のは−
スに接続されており、ビット６００に供給されるべきデ
ータの１つのタイプを表わすＤＳＬＦ制御信号を供給す
る。
配線６０８は、トランジスタＱ１６の５−スに接続され
ており、ＤＳＲＴ制御信号を供給する。配線６１０は、
トランジスタＱ２Ｃのベースを図示したトラン・ジヌタ
Ｑ１３に対応するレジスタＡｃｔのビットＯ位置におけ
るトランジスタの第２コレクタに接続させている。配線
６１２及び６１４は、トランジスタＱＩＯ及びＱ１２の
ベースをデュアルセレクト信号ＥＳＡＣＩ及びＥＤＡＣ
１の信号源に夫々接続させている。配線６１６及び６１
８は、図示したＡＣ１ビット６００からのデュアルポー
トのマルチプレクサされる出力端を形成している。
ており、ＤＳＲＴ制御信号を供給する。配線６１０は、
トランジスタＱ２Ｃのベースを図示したトラン・ジヌタ
Ｑ１３に対応するレジスタＡｃｔのビットＯ位置におけ
るトランジスタの第２コレクタに接続させている。配線
６１２及び６１４は、トランジスタＱＩＯ及びＱ１２の
ベースをデュアルセレクト信号ＥＳＡＣＩ及びＥＤＡＣ
１の信号源に夫々接続させている。配線６１６及び６１
８は、図示したＡＣ１ビット６００からのデュアルポー
トのマルチプレクサされる出力端を形成している。
これらの配線はアキュムレータ間においても共有され、
別個のマルチプレクサ群を使用する代わりに出力リード
線の数を２つに迄減少させている。配線６２０は、トラ
ンジスタＱ２Ｂのベースをし・シフタＡｃｔのビット２
位置におけるトランジスタＱ１３のコレクタに接続させ
ている。トランジスタＱ１乃至Ｑ１６のエミッタは全て
接地されている。トラン・シフタＱ１は、配線６２１を
介してＳＳＵＭ入力に対するインバータを形成している
。トランジスタＱ２Ａ乃至Ｑ２Ｃ及びＱ１４乃至Ｑ１６
は、ビット６００に対する入力データマルチプレクサ６
２２を形成している。トランジスタＱ３乃至Ｑ８は、米
国カリフォルニア州マウンテンビューのフェアチアイル
ド カメラ アンド インストルメント コーポレーシ
ョンからも購入可能であシ市販されている７４ＬＳ７４
型フリップフロップ集積回路に用いられているものに対
応し、フェアチアイルドから１９７８年に出版された一
ＴＴＬデータブック（ＴＴＬ Ｄａｔａ１３ｏｏｋ）’
に記載されているＤフリップフロップ回路を形成してい
る。トランジスタＱ９乃至Ｑ１２はビット６００に対す
る出力マルチプレクサ６２３を形成している。１個の入
力情報源のみを有する第５図の回路は、し・リスタフア
イル１６６（第１図）内のＡＣＯ，ＡＣ２，ＡＣ３、ス
タックポインタ及びフレームポインタレジスタにも使用
されている。
別個のマルチプレクサ群を使用する代わりに出力リード
線の数を２つに迄減少させている。配線６２０は、トラ
ンジスタＱ２Ｂのベースをし・シフタＡｃｔのビット２
位置におけるトランジスタＱ１３のコレクタに接続させ
ている。トランジスタＱ１乃至Ｑ１６のエミッタは全て
接地されている。トラン・シフタＱ１は、配線６２１を
介してＳＳＵＭ入力に対するインバータを形成している
。トランジスタＱ２Ａ乃至Ｑ２Ｃ及びＱ１４乃至Ｑ１６
は、ビット６００に対する入力データマルチプレクサ６
２２を形成している。トランジスタＱ３乃至Ｑ８は、米
国カリフォルニア州マウンテンビューのフェアチアイル
ド カメラ アンド インストルメント コーポレーシ
ョンからも購入可能であシ市販されている７４ＬＳ７４
型フリップフロップ集積回路に用いられているものに対
応し、フェアチアイルドから１９７８年に出版された一
ＴＴＬデータブック（ＴＴＬ Ｄａｔａ１３ｏｏｋ）’
に記載されているＤフリップフロップ回路を形成してい
る。トランジスタＱ９乃至Ｑ１２はビット６００に対す
る出力マルチプレクサ６２３を形成している。１個の入
力情報源のみを有する第５図の回路は、し・リスタフア
イル１６６（第１図）内のＡＣＯ，ＡＣ２，ＡＣ３、ス
タックポインタ及びフレームポインタレジスタにも使用
されている。
第５Ａ図は１組の波形線図を示しており、第５図に示し
たビット６００の動作を理解する上で有用である。ＬＡ
Ｃ１波形６３０は、トランジスタＱ３乃至Ｑ８から成る
Ｄフリップフロップへのクロックパルス入力を示してい
る。内部的には、このフリップフロップは７４Ｌ８７４
ｍフリップフロップと同じ動作を行うが、その動作に付
いてはこれ以上詳説しない。入力及び出力マルチプレク
サ６２２及び６２３が存在するのフ、ビット６００内に
格納された信号の信号源及びそれら信号のデスティネー
ション（行き先き）はＡｃｔレジスタの動作の必要に応
じて可変である。
たビット６００の動作を理解する上で有用である。ＬＡ
Ｃ１波形６３０は、トランジスタＱ３乃至Ｑ８から成る
Ｄフリップフロップへのクロックパルス入力を示してい
る。内部的には、このフリップフロップは７４Ｌ８７４
ｍフリップフロップと同じ動作を行うが、その動作に付
いてはこれ以上詳説しない。入力及び出力マルチプレク
サ６２２及び６２３が存在するのフ、ビット６００内に
格納された信号の信号源及びそれら信号のデスティネー
ション（行き先き）はＡｃｔレジスタの動作の必要に応
じて可変である。
５ＳＳＡＣＩ信号、ＤＳＬＦ信号、ＤＳＲＴ信号は夫々
配線６０４．６０６、及び６０８ｔ−介して供給される
信号１波形６３２で表わしである。これらの信号は、ビ
ット６００の入力データマルチプレクサ６２２へのデー
タ入力を制御する為の制御信号である。
配線６０４．６０６、及び６０８ｔ−介して供給される
信号１波形６３２で表わしである。これらの信号は、ビ
ット６００の入力データマルチプレクサ６２２へのデー
タ入力を制御する為の制御信号である。
各場合に、活性状態においては選択された制御線は低状
態にあり１選択されない制御線は両方共裏状態にある。
態にあり１選択されない制御線は両方共裏状態にある。
波形６３４は、波形６３２で表わされた制御信号の倒れ
かが入力データマルチプレクサ６２２に供給されたかに
よって、配線６２１゜６２０又は６１０ヲ介してのデー
タ入力を表わす。
かが入力データマルチプレクサ６２２に供給されたかに
よって、配線６２１゜６２０又は６１０ヲ介してのデー
タ入力を表わす。
これらのデータ入力とは、シフトされた和（ＳＳＵＭ）
、Ａｃｔレジスタのビット２位置におけるトランジスタ
Ｑ１３に対応するトランジスタからの出力、又はＡＣＩ
レジスタのビットＯ位置における対応するトランジスタ
のデータ出力である。波形６３６及び６３８は、夫々、
ＤフリップフロップのトランジスタＱ６のコレクタにお
けるＱ出力及びトランジスタＱ７のコレクタにおけるＱ
出力を表わしている。波形６４０は、Ｄフリップフロッ
プのＱ出力が第１図に示したソースマルチプレクサ１３
２か又はデスティネーションマルチプレクサ１３４のど
ちらに供給されるかによって、配線６１２上のソース出
力制御信号ＥＳＡＣＩか又は配線６１４上のデスティネ
ーション出力制御信号ＥＤＡＣＩかを表わす。波形６４
２は、ソース出力かデスティネーション出力のどチラか
が選択されることによって、トラン・シフタＱ９か又は
Ｑｌｌかのコレクタにおける出力を表わす。
、Ａｃｔレジスタのビット２位置におけるトランジスタ
Ｑ１３に対応するトランジスタからの出力、又はＡＣＩ
レジスタのビットＯ位置における対応するトランジスタ
のデータ出力である。波形６３６及び６３８は、夫々、
ＤフリップフロップのトランジスタＱ６のコレクタにお
けるＱ出力及びトランジスタＱ７のコレクタにおけるＱ
出力を表わしている。波形６４０は、Ｄフリップフロッ
プのＱ出力が第１図に示したソースマルチプレクサ１３
２か又はデスティネーションマルチプレクサ１３４のど
ちらに供給されるかによって、配線６１２上のソース出
力制御信号ＥＳＡＣＩか又は配線６１４上のデスティネ
ーション出力制御信号ＥＤＡＣＩかを表わす。波形６４
２は、ソース出力かデスティネーション出力のどチラか
が選択されることによって、トラン・シフタＱ９か又は
Ｑｌｌかのコレクタにおける出力を表わす。
第６図は、ＰＬＡ２０６の出力側に使用される高速フィ
ードホワードＤｍフリップフロップの回路図″ｒ！ある
。この回路７００は、制御論理５０２及びＡレジフタ２
１２（第３図〕内のＤ型フリップフロップにも使用され
ている。トランジスタＱ１は、そのベースがクロックタ
イミングストローブ発生器３００からＬｌｔＲクロック
信号を受ける様に接続されている。トランジスタＱ１の
第１マルチコレクタは、トランジスタＱ４及びＱ９のベ
ースに接続されている。第２マルチコレクタは、トラン
ジスタＱ３及びＱ８のベースに接続されている。フリッ
プ７０ツブ７００ ＯＤ入力端は、トランジスタＱ２の
ベースに接続されている。フリップフロップ７００が集
積回路５００内のどこに使用されるかによって、Ｄ入力
は信号ＤＣＯＮ、５ＣＯＮ、５Ｌ８９．ＩＮＣ，ＭＡＲ
。
ードホワードＤｍフリップフロップの回路図″ｒ！ある
。この回路７００は、制御論理５０２及びＡレジフタ２
１２（第３図〕内のＤ型フリップフロップにも使用され
ている。トランジスタＱ１は、そのベースがクロックタ
イミングストローブ発生器３００からＬｌｔＲクロック
信号を受ける様に接続されている。トランジスタＱ１の
第１マルチコレクタは、トランジスタＱ４及びＱ９のベ
ースに接続されている。第２マルチコレクタは、トラン
ジスタＱ３及びＱ８のベースに接続されている。フリッ
プ７０ツブ７００ ＯＤ入力端は、トランジスタＱ２の
ベースに接続されている。フリップフロップ７００が集
積回路５００内のどこに使用されるかによって、Ｄ入力
は信号ＤＣＯＮ、５ＣＯＮ、５Ｌ８９．ＩＮＣ，ＭＡＲ
。
μＲＲ／Ｗ、 ０２．０１．００の内から適宜選択され
る。
る。
トランジスタＱ２の第１マルチコレクタは、トランジス
タＱ３及びＱ８のベースに接続されている。トランジス
タＱ４の第１マルチコレクタは、トランジスタＱ３及び
Ｑ８のベースに接続されている。トランジスタＱ４の第
２マルチコレクタ及びトランジスタＱ２の第２マルチコ
レクタは、トランジスタＱ５のベースに接続されている
。トランジスタＱ５のコレクタはトランジスタＱ４のベ
ースに接続されている。トランジスタＱ６のベースは、
トランジスタＱ７及びＱ８の第１マルチコレクタから入
力を受けるべく接続されている。トランジスタＱ６の第
１マルチコレクタはトランジスタＱ７のベースに接続さ
れている。トランジスタＱ９の第２マルチコレクタは、
トランジスタＱ７のベースに接続されている。トラン・
ジヌタＱ６の第２マルチコレクタは、トランジスタＱ９
の第１マルチコレクタと共にフリップフロップ７００の
Ｑ出力端を形成している。トランジスタＱ７の第２マル
チコレクタは、トランジスタＱ８の第２マルチコレクタ
と共に、Ｄフリップフロップ７００のＱ出力端を形成し
ている。トランジスタロ１乃至Ｑ７のエミッタは、配線
７０２で接続されている。
タＱ３及びＱ８のベースに接続されている。トランジス
タＱ４の第１マルチコレクタは、トランジスタＱ３及び
Ｑ８のベースに接続されている。トランジスタＱ４の第
２マルチコレクタ及びトランジスタＱ２の第２マルチコ
レクタは、トランジスタＱ５のベースに接続されている
。トランジスタＱ５のコレクタはトランジスタＱ４のベ
ースに接続されている。トランジスタＱ６のベースは、
トランジスタＱ７及びＱ８の第１マルチコレクタから入
力を受けるべく接続されている。トランジスタＱ６の第
１マルチコレクタはトランジスタＱ７のベースに接続さ
れている。トランジスタＱ９の第２マルチコレクタは、
トランジスタＱ７のベースに接続されている。トラン・
ジヌタＱ６の第２マルチコレクタは、トランジスタＱ９
の第１マルチコレクタと共にフリップフロップ７００の
Ｑ出力端を形成している。トランジスタＱ７の第２マル
チコレクタは、トランジスタＱ８の第２マルチコレクタ
と共に、Ｄフリップフロップ７００のＱ出力端を形成し
ている。トランジスタロ１乃至Ｑ７のエミッタは、配線
７０２で接続されている。
トランジスタＱ８及びＱ９のエミッタも接地されている
。トラン・ジスタロ２乃至Ｑ８のベースは各々番号７０
３１示した如く注入電流源に接続されている。
。トラン・ジスタロ２乃至Ｑ８のベースは各々番号７０
３１示した如く注入電流源に接続されている。
この回路においては、トランジスタＱ３と並列接続して
トランジスタＱ８ｔ−設けることによシ、Ｄフリップフ
ロップ７００のＱ出力はフィードホワードされ、かつト
ランジスタＱ１の（−スにおけるクロック信号のＱ出力
端への転送を高値から低値への信号遷移に関し２つの装
置遅れ（即チ、トランジスタＱ１及びＱ８）に減少させ
ている。トラン−）ヌタＱ８ｔ−設けない場合には、４
つの装置遅れがあることになる。Ｑ出力端に関しても、
トランジスタＱ４と並列拶続してトランジスタＱ９を設
けることによって同様の速度上の効果が得られる。
トランジスタＱ８ｔ−設けることによシ、Ｄフリップフ
ロップ７００のＱ出力はフィードホワードされ、かつト
ランジスタＱ１の（−スにおけるクロック信号のＱ出力
端への転送を高値から低値への信号遷移に関し２つの装
置遅れ（即チ、トランジスタＱ１及びＱ８）に減少させ
ている。トラン−）ヌタＱ８ｔ−設けない場合には、４
つの装置遅れがあることになる。Ｑ出力端に関しても、
トランジスタＱ４と並列拶続してトランジスタＱ９を設
けることによって同様の速度上の効果が得られる。
集積回路５００内のどこにフリップフロップ回路７００
を使用するかによって、Ｑ出力とＱ出力とは、夫々μ
ＲＤＣＯＮとμＲＤｃＯＮ信号、μＲ３ｃＯＮとμＲ３
Ｃ０Ｎ信号、μＲ８Ｌ８９とμＲ３Ｌ８９信号、μＲＯ
ＯとμＲＯＯ信号とを表わす。
を使用するかによって、Ｑ出力とＱ出力とは、夫々μ
ＲＤＣＯＮとμＲＤｃＯＮ信号、μＲ３ｃＯＮとμＲ３
Ｃ０Ｎ信号、μＲ８Ｌ８９とμＲ３Ｌ８９信号、μＲＯ
ＯとμＲＯＯ信号とを表わす。
第６Ａ図は、集積回路５００内のＤ型フリップフロップ
回路７００のレイアラトラ示す平面図１ある。トランジ
スタロ１乃至Ｑ９の各々を表示しである。トランジスタ
Ｑ２とＱ４の第２マルチコレクタは夫等の第１マルチコ
レクタの大きさの２倍の大きさ１あシ、トランジスタＱ
１及びＱ５のコレクタ７０４は、例えば、トランジスタ
Ｑ３のコレクタの大きさの２倍の大きさであることに注
意すべきＩ？ある。更に、トランジスタＱ６乃至Ｑ９の
第２マルチコレクタ７０６は、夫等の第１マルチコレク
タの大きさの６倍の大きさ′１？ある。
回路７００のレイアラトラ示す平面図１ある。トランジ
スタロ１乃至Ｑ９の各々を表示しである。トランジスタ
Ｑ２とＱ４の第２マルチコレクタは夫等の第１マルチコ
レクタの大きさの２倍の大きさ１あシ、トランジスタＱ
１及びＱ５のコレクタ７０４は、例えば、トランジスタ
Ｑ３のコレクタの大きさの２倍の大きさであることに注
意すべきＩ？ある。更に、トランジスタＱ６乃至Ｑ９の
第２マルチコレクタ７０６は、夫等の第１マルチコレク
タの大きさの６倍の大きさ′１？ある。
２倍の大きさのコレクタを設けておる箇所は、１個のデ
バイスないしトランジスタが他の２個以上のデバイスを
駆動する箇所である。６倍の大きさのコレクタはバス型
の構造を駆動する為″ｔ＊６る。同様のレイアウトを本
発明におけるその他のＩ２Ｌ回路にも用いている。
バイスないしトランジスタが他の２個以上のデバイスを
駆動する箇所である。６倍の大きさのコレクタはバス型
の構造を駆動する為″ｔ＊６る。同様のレイアウトを本
発明におけるその他のＩ２Ｌ回路にも用いている。
第６Ｂ図に示した波形線図は、高速フィードホワードＤ
型フリップフロップ回路７００の動作を更に理解する為
に有用である。波形７１０はこのフリップフロップ回路
内のトランジスタＱ１のベースに印加されるルμＲクロ
ック信号を表わしている。波形７１２はこのフリップフ
ロップへのデータ人力１トランジスタＱ２のベースに供
給される。波形７１４及び７１６は、夫々、フリップフ
ロップ７００のＱ出力及びＱ出力を表わしている。図示
した如く、波形７１０の高値から低値への遷移７１８で
データ波形７１２のサンプリングを開始する。この時に
Ｑ出カフ１４は低値１デ一タ人カフ１２は高値’ｔｓ６
るので、低値から高値への遷移７２０は３装置遅れ後に
Ｑ出力波形７１４上に現われる。同様に、Ｑ出力波形７
１６は、波形７１０の高値から低値への遷移７１８よシ
も２装置遅れ後に高値から低値への遷移７２２ヲ有する
。
型フリップフロップ回路７００の動作を更に理解する為
に有用である。波形７１０はこのフリップフロップ回路
内のトランジスタＱ１のベースに印加されるルμＲクロ
ック信号を表わしている。波形７１２はこのフリップフ
ロップへのデータ人力１トランジスタＱ２のベースに供
給される。波形７１４及び７１６は、夫々、フリップフ
ロップ７００のＱ出力及びＱ出力を表わしている。図示
した如く、波形７１０の高値から低値への遷移７１８で
データ波形７１２のサンプリングを開始する。この時に
Ｑ出カフ１４は低値１デ一タ人カフ１２は高値’ｔｓ６
るので、低値から高値への遷移７２０は３装置遅れ後に
Ｑ出力波形７１４上に現われる。同様に、Ｑ出力波形７
１６は、波形７１０の高値から低値への遷移７１８よシ
も２装置遅れ後に高値から低値への遷移７２２ヲ有する
。
クロック波形７１０の次の高値から低値への遷移７２４
はデータの別のサンプリングを開始させる。
はデータの別のサンプリングを開始させる。
この時点で、データ波形７１２は低値〒６Ｄ、Ｑ出力波
形７１４における高値から低値への遷移７２６が２装置
遅れ後に発生する。Ｑ出力波形７１６内の低値から高値
への遷移７２８は、クロック波形７１０の高値から低値
への遷移７２４後３装置遅れで発生する。フィードホワ
ードデバイスＱ８及びＱ９を設けない場合には、波形７
１４及び７１６は前述した如く更に装置遅れがあるので
全体として右側にシフトされることになる。
形７１４における高値から低値への遷移７２６が２装置
遅れ後に発生する。Ｑ出力波形７１６内の低値から高値
への遷移７２８は、クロック波形７１０の高値から低値
への遷移７２４後３装置遅れで発生する。フィードホワ
ードデバイスＱ８及びＱ９を設けない場合には、波形７
１４及び７１６は前述した如く更に装置遅れがあるので
全体として右側にシフトされることになる。
第７図は、チップのＰＬＡ２０６及び種々のその他の部
分の入力バッファ８００ヲ示している。前の場合と異な
９、回路８００はＴＬ技術を用いて構成しである。ダイ
オードＤ１は、端子８０２からトラン・シフタＱ５のに
一スヘ入力を供給すべく接続されている。トランジスタ
Ｑ５への別の入力は抵抗Ｒ１を介してそのベースに供給
される。トランジスタＱ５の第１エミツタはそのベース
に接続されている。トランジスタＱ５の第２エミツタは
トランジスタＱ６のベースに接続されておシ、かつ抵抗
Ｒ２を介して接地されている。トランジスタＱ５の出力
はそのコレクタカラトランジスタＱ４のベースに供給さ
れる。
分の入力バッファ８００ヲ示している。前の場合と異な
９、回路８００はＴＬ技術を用いて構成しである。ダイ
オードＤ１は、端子８０２からトラン・シフタＱ５のに
一スヘ入力を供給すべく接続されている。トランジスタ
Ｑ５への別の入力は抵抗Ｒ１を介してそのベースに供給
される。トランジスタＱ５の第１エミツタはそのベース
に接続されている。トランジスタＱ５の第２エミツタは
トランジスタＱ６のベースに接続されておシ、かつ抵抗
Ｒ２を介して接地されている。トランジスタＱ５の出力
はそのコレクタカラトランジスタＱ４のベースに供給さ
れる。
トランジスタＱ４のベースへの別の入力は端子８０８か
ら抵抗Ｒ３ｔ−介して供給される。トランジスタＱ６の
第１エミツタはそのベースに接続されている。抵抗Ｒ４
は接地とトランジスタＱ６の第２エミツタとの間に接続
されている。
ら抵抗Ｒ３ｔ−介して供給される。トランジスタＱ６の
第１エミツタはそのベースに接続されている。抵抗Ｒ４
は接地とトランジスタＱ６の第２エミツタとの間に接続
されている。
トランジスタＱ６のコレクタは、抵抗Ｒ５ｅ介して端子
８０９に接続される一方、トラン・シフタＱ７のベース
に接続されている。抵抗Ｒ４は接地トランジスタＱ１の
ベースとの間に接続されている。トランジスタＱ１の第
１エミツタはそのベースに接続されてお９、その第２エ
ミツタは仮地接続されている。トランジスタＱ１のコレ
クタはＰＬＡ２０６へＴＢＢＸ信号を供給すべく接続さ
れている。ダイオードＤ２はトランジスタＱ１のコレク
タをトランジスタＱ３のエミッタに接続している。トラ
ンジスタＱ３のエミッタは抵抗Ｒ６ｉ介してベースに接
続されている。
８０９に接続される一方、トラン・シフタＱ７のベース
に接続されている。抵抗Ｒ４は接地トランジスタＱ１の
ベースとの間に接続されている。トランジスタＱ１の第
１エミツタはそのベースに接続されてお９、その第２エ
ミツタは仮地接続されている。トランジスタＱ１のコレ
クタはＰＬＡ２０６へＴＢＢＸ信号を供給すべく接続さ
れている。ダイオードＤ２はトランジスタＱ１のコレク
タをトランジスタＱ３のエミッタに接続している。トラ
ンジスタＱ３のエミッタは抵抗Ｒ６ｉ介してベースに接
続されている。
トランジスタＱ４のエミッタも又トランジスタＱ３のベ
ースに接続されている。トラン・シフタＱ３及びＱ４の
コレクタは端子８１０に接続されている。トランジスタ
Ｑ７の第１エミツタはそのベースに接続されている。抵
抗Ｒ７は接地とトランジスタＱ７の第２エミツタとの間
に接続されている。トランジスタＱ７のコレクタはトラ
ンジスタＱ８のベースに接続されている。端子８１２は
、抵抗Ｒ１１’ｉ介してトランジスタＱ８のベースに接
続されている。トランジスタＱ８のエミッタはトランジ
スタＱ９のベースに接続されている。トランジスタＱ９
のエミッタは、抵抗Ｒ８ｉ介してベースに接続されてい
る。
ースに接続されている。トラン・シフタＱ３及びＱ４の
コレクタは端子８１０に接続されている。トランジスタ
Ｑ７の第１エミツタはそのベースに接続されている。抵
抗Ｒ７は接地とトランジスタＱ７の第２エミツタとの間
に接続されている。トランジスタＱ７のコレクタはトラ
ンジスタＱ８のベースに接続されている。端子８１２は
、抵抗Ｒ１１’ｉ介してトランジスタＱ８のベースに接
続されている。トランジスタＱ８のエミッタはトランジ
スタＱ９のベースに接続されている。トランジスタＱ９
のエミッタは、抵抗Ｒ８ｉ介してベースに接続されてい
る。
トランジスタＱ８及びＱ９のコレクタは共に端子８１４
に接続されている。トランジスタＱ７の第２エミツタは
トランジスタＱ２のベースに接続されている。トランジ
スタＱ２の第１エミツタはそのベースに接続されておシ
、第２エミツタは接地されている。トラン・シフタＱ２
のコレクタは配線８１６に接続されておシ、該配線８１
６はＴＢＢＸ入力をＰＬＡ２０６に供給する。配線８１
６は、ダイオードＤ３及び抵抗Ｒ９ｔ−介して端子８１
８に接続されている。ダイオードＤ４及び抵抗Ｒ９ｅ介
してＢＥ倍信号端子８１８に供給される。抵抗Ｒ９，ダ
イオードＤ５及び抵抗ＲＩＯは接地と端子８１８との間
に接続されている。トランジスタＱＩＯのベースは抵抗
ＲＩＯとダイオードＤ５との間に接続されている。トラ
ンジスタＱＩＯの第１エミツタはそのベースに接続され
ている。トランジスタＱＩＯの第２エミツタは接地され
ている。トランジスタＱＩＯのコレクタは、制御論理５
０２、バスマルチプレクサ１５８、及びデータ入力端の
各々の内の工２Ｌ回路要素にＩＢＸ信号を供給する。
に接続されている。トランジスタＱ７の第２エミツタは
トランジスタＱ２のベースに接続されている。トランジ
スタＱ２の第１エミツタはそのベースに接続されておシ
、第２エミツタは接地されている。トラン・シフタＱ２
のコレクタは配線８１６に接続されておシ、該配線８１
６はＴＢＢＸ入力をＰＬＡ２０６に供給する。配線８１
６は、ダイオードＤ３及び抵抗Ｒ９ｔ−介して端子８１
８に接続されている。ダイオードＤ４及び抵抗Ｒ９ｅ介
してＢＥ倍信号端子８１８に供給される。抵抗Ｒ９，ダ
イオードＤ５及び抵抗ＲＩＯは接地と端子８１８との間
に接続されている。トランジスタＱＩＯのベースは抵抗
ＲＩＯとダイオードＤ５との間に接続されている。トラ
ンジスタＱＩＯの第１エミツタはそのベースに接続され
ている。トランジスタＱＩＯの第２エミツタは接地され
ている。トランジスタＱＩＯのコレクタは、制御論理５
０２、バスマルチプレクサ１５８、及びデータ入力端の
各々の内の工２Ｌ回路要素にＩＢＸ信号を供給する。
第７Ａ図の波形線図は、第７図の回路の動作を理解する
のに有用フある。波形８３０は該回路の端子８０２にお
ける入力を表わしている。波形８３２はこの回路からＰ
ＬＡ２０６に供給されるＴＢＢＸ出力を表わしておシ、
該波形８３２は端子８０２で２装置遅れ後に入力８３０
をトラックする。
のに有用フある。波形８３０は該回路の端子８０２にお
ける入力を表わしている。波形８３２はこの回路からＰ
ＬＡ２０６に供給されるＴＢＢＸ出力を表わしておシ、
該波形８３２は端子８０２で２装置遅れ後に入力８３０
をトラックする。
波形８３４は回路８００のＰＬＡ２０６へのＴＢＢＸ出
力を表わしている。波形８３４は３装置遅れをもって波
形８３０ ｋ逆極性ｔトラックする。波形８３６はＢＥ
倍信号表わしておシ、該信号は低値状態で活性−ｃ６る
。波形８３８は回路８００からのＩＢＸ出力信号を表わ
しておシ、第８図の回路９００に供給される。
力を表わしている。波形８３４は３装置遅れをもって波
形８３０ ｋ逆極性ｔトラックする。波形８３６はＢＥ
倍信号表わしておシ、該信号は低値状態で活性−ｃ６る
。波形８３８は回路８００からのＩＢＸ出力信号を表わ
しておシ、第８図の回路９００に供給される。
第８図は、ＴＴＬ出力バツファセル９０００回路を示し
ている。ＩＢＸ信号は配線９０２ヲ介してトランジスタ
Ｑｌｌのベースに供給される。端子９０４は抵抗Ｒ１２
’ｉ介してトランジスタＱｌｌのベースに接地されてい
る。トランジスタＱｌｌのエミッタは接地されている。
ている。ＩＢＸ信号は配線９０２ヲ介してトランジスタ
Ｑｌｌのベースに供給される。端子９０４は抵抗Ｒ１２
’ｉ介してトランジスタＱｌｌのベースに接地されてい
る。トランジスタＱｌｌのエミッタは接地されている。
トランジスタＱｌｌのコレクタはトランジスタＱ１６の
ベースに接続されている。端子９０６は抵抗Ｒ１３を介
してトランジスタＱ１６のベースに舐続されている。ト
ラン・シフタＱ１６の第１エミツタはそのベースに接続
されておシ、第２エミツタは接地されている。トランジ
スタＱ１６のコレクタはトランジスタＱ１２のベ−７に
接続されている。配線９０８はダイオードＤ７を介して
トランジスタＱ１２のベースにＢＥ倍信号供給する。端
子９１０は抵抗Ｒ１４ｔ−介してトランジスタＱＬ２の
ベースに接続されている。トランジスタＱ１２の第１エ
ミツタはそのベースに接続されておフ、第２エミツタは
トランジスタＱ１５のベースに接続されている。トラン
ジスタＱ１２の第２エミツタは抵抗Ｒ１５を介して接地
接続されている。トラン・シフタＱ１２のコレクターは
トランジスタＱ１３のベースに接続されている。トラン
ジスタＱ１３のベース及びトランジスタＱ１２のコレク
タはダイオードＤ８ｅ介してＢＥ信号？受けるべく接続
されており、かつ抵抗Ｒ１６によって端子９１２に接続
されている。トランジスタＱ１３の第１エミツタはその
ベースに接続されている。トランジスタＱ１３の第２エ
ミツタはトランジスタＱ１４のベースに接続されると共
に、抵抗Ｒ１７を介して接地接続されている。トランジ
スタＱ１３のコレクタ及びトランジスタＱ１４のコレク
タは共に接続され、抵抗Ｒ１８を介して端子９１４に接
続されている。トランジスタＱ１４のエミッタはトラン
ジスタＱ１５のコレクタに接続されている。トランジス
タＱ１５の第１エミツタはそのベースに接続されており
、第２エミツタは接地されている。
ベースに接続されている。端子９０６は抵抗Ｒ１３を介
してトランジスタＱ１６のベースに舐続されている。ト
ラン・シフタＱ１６の第１エミツタはそのベースに接続
されておシ、第２エミツタは接地されている。トランジ
スタＱ１６のコレクタはトランジスタＱ１２のベ−７に
接続されている。配線９０８はダイオードＤ７を介して
トランジスタＱ１２のベースにＢＥ倍信号供給する。端
子９１０は抵抗Ｒ１４ｔ−介してトランジスタＱＬ２の
ベースに接続されている。トランジスタＱ１２の第１エ
ミツタはそのベースに接続されておフ、第２エミツタは
トランジスタＱ１５のベースに接続されている。トラン
ジスタＱ１２の第２エミツタは抵抗Ｒ１５を介して接地
接続されている。トラン・シフタＱ１２のコレクターは
トランジスタＱ１３のベースに接続されている。トラン
ジスタＱ１３のベース及びトランジスタＱ１２のコレク
タはダイオードＤ８ｅ介してＢＥ信号？受けるべく接続
されており、かつ抵抗Ｒ１６によって端子９１２に接続
されている。トランジスタＱ１３の第１エミツタはその
ベースに接続されている。トランジスタＱ１３の第２エ
ミツタはトランジスタＱ１４のベースに接続されると共
に、抵抗Ｒ１７を介して接地接続されている。トランジ
スタＱ１３のコレクタ及びトランジスタＱ１４のコレク
タは共に接続され、抵抗Ｒ１８を介して端子９１４に接
続されている。トランジスタＱ１４のエミッタはトラン
ジスタＱ１５のコレクタに接続されている。トランジス
タＱ１５の第１エミツタはそのベースに接続されており
、第２エミツタは接地されている。
端子９１６は回路９００からの出力として与えられたＩ
ＢＭ信号を供給する。
ＢＭ信号を供給する。
第８Ａ図に示した波形線図は出力セル９００の動作を理
解する上１有用−１１％ある。波形９５０は入力ＩＢＸ
信号である。波形９５２はＩＢＸ出力信号フ、ＩＢＸ入
力波珍９５０ ＠逆極性１トラックしており、ＢＥ波形
９５４が低値状態にある場合にはＩＢＸ出力９５２は３
状態にある。
解する上１有用−１１％ある。波形９５０は入力ＩＢＸ
信号である。波形９５２はＩＢＸ出力信号フ、ＩＢＸ入
力波珍９５０ ＠逆極性１トラックしており、ＢＥ波形
９５４が低値状態にある場合にはＩＢＸ出力９５２は３
状態にある。
第９図は、ＰＬＡ２０６に使用するＰＩ、Ａ回路１、０
００ ’ｉ示している。第７図に示した端子８１８はダ
イオードＤ１を介してトランジスタＱ１のベースに入力
を供給する。トランジスタＱ１のベースへの入力は更に
トラン・シフタＱ２のエミッタから抵抗Ｒ４を介して供
給される。トランＸ）ヌタＱ２のベース及びトランジス
タＱ３のベースはトランジスタＱ４のコレクタに接続さ
れている。トランジスタＱ４のエミッタは接地されてい
る。トランジスタＱ４のベースは抵抗Ｒ３″ｆｃ介して
接地接続されておシ、抵抗Ｒ２及びダイオ−）”Ｄ２．
Ｄ３．Ｄ４を介してトランジスタＱ２のベースに接続さ
れている。抵抗Ｒ１は、トラン・シフタＱ２及びＱ３の
コレクタと夫等のベースとの間に接続されている。トラ
ンジスタＱ１の第１エミツタは抵抗Ｒ５によってトラン
ジスタＱ５のベースに接続されている。トランジスタＱ
５のエミッタの１方はそのベースに接続されており、他
方のエミッタは接地されている。トランジスタＱ１の第
１エミツタは抵抗Ｒ５及びＲ６を介して接地接続されて
いる。
００ ’ｉ示している。第７図に示した端子８１８はダ
イオードＤ１を介してトランジスタＱ１のベースに入力
を供給する。トランジスタＱ１のベースへの入力は更に
トラン・シフタＱ２のエミッタから抵抗Ｒ４を介して供
給される。トランＸ）ヌタＱ２のベース及びトランジス
タＱ３のベースはトランジスタＱ４のコレクタに接続さ
れている。トランジスタＱ４のエミッタは接地されてい
る。トランジスタＱ４のベースは抵抗Ｒ３″ｆｃ介して
接地接続されておシ、抵抗Ｒ２及びダイオ−）”Ｄ２．
Ｄ３．Ｄ４を介してトランジスタＱ２のベースに接続さ
れている。抵抗Ｒ１は、トラン・シフタＱ２及びＱ３の
コレクタと夫等のベースとの間に接続されている。トラ
ンジスタＱ１の第１エミツタは抵抗Ｒ５によってトラン
ジスタＱ５のベースに接続されている。トランジスタＱ
５のエミッタの１方はそのベースに接続されており、他
方のエミッタは接地されている。トランジスタＱ１の第
１エミツタは抵抗Ｒ５及びＲ６を介して接地接続されて
いる。
ＰＬＡ回路ｔ、ｏｏｏの部分１，００２は電圧調整器と
して゛動作する。部分１．００４は電流源として動作す
る。抵抗Ｒ４乃至Ｒ４Ｎは高温度抵抗係数を有し、電圧
調整器部分１．００２は出力線１．００５１の電圧を調
整し、抵抗で何が起こっているかをトラックし、ダイオ
ードＤ１″′ｒ！の電圧降下を制御する。ダイオードＤ
Ｉ 、Ｄ５及びＤＸばＡＮＤゲートを形成し、同様なＡ
ＮＤゲートを１、００６−ＩＩ’示しである。ＰＬＡ内
に、これらのＡＮＤゲートヲ形成する為のデバイスの選
択はＰＬＡプログラムに依存する。トランジスタＱ１及
びＱＩＮの第１エミツタは互いに接続されてＯＲゲート
を形成している。ＰＬＡプログラムに応じてこの様な接
続は選択的になされ得る。トランジスタＱ５のコレクタ
は、ＰＬＡ回路からの出力をマイクロプログラムレジス
タＡ又はＢ（第３図中の２１２）に供給する。
して゛動作する。部分１．００４は電流源として動作す
る。抵抗Ｒ４乃至Ｒ４Ｎは高温度抵抗係数を有し、電圧
調整器部分１．００２は出力線１．００５１の電圧を調
整し、抵抗で何が起こっているかをトラックし、ダイオ
ードＤ１″′ｒ！の電圧降下を制御する。ダイオードＤ
Ｉ 、Ｄ５及びＤＸばＡＮＤゲートを形成し、同様なＡ
ＮＤゲートを１、００６−ＩＩ’示しである。ＰＬＡ内
に、これらのＡＮＤゲートヲ形成する為のデバイスの選
択はＰＬＡプログラムに依存する。トランジスタＱ１及
びＱＩＮの第１エミツタは互いに接続されてＯＲゲート
を形成している。ＰＬＡプログラムに応じてこの様な接
続は選択的になされ得る。トランジスタＱ５のコレクタ
は、ＰＬＡ回路からの出力をマイクロプログラムレジス
タＡ又はＢ（第３図中の２１２）に供給する。
第１０図は、第１図に示したクロックタイミング・スト
ローブ発生器３００及びマイクロプロゲラムレ・ジメタ
２１２内に使用されるマスタースレーブフリップフロッ
プ回路ｔ、ｔｏｏを示している。端子１，１０１におけ
るＲ入力はダイオードＤ３１’ｉ−してトランジスタＱ
１のベースに供給される。端子１，１０３における同様
のＳ入力はダイオードＤ４ｔ−介してトランジスタＱ２
のベース疋供給される。ＣＬＫ入力が端子１，１０２に
供給されてトランジスタＱ１及びＱ２のエミッタに供給
される。トランジスタＱ１のコレクタはダイオードＤ１
９’ｉ介してトランジスタＱ１７のベースに出力を与え
る。トランジスタＱ１のコレクタはダイオードＤ８及び
抵抗Ｒ１によってＶＣＣ端子１，１０４に接続されてい
る。ダイオードＤ６は抵抗Ｒ１を介してトランジスタＱ
２のベースｆ Ｖｃｃ端子１，１０４に接続している。
ローブ発生器３００及びマイクロプロゲラムレ・ジメタ
２１２内に使用されるマスタースレーブフリップフロッ
プ回路ｔ、ｔｏｏを示している。端子１，１０１におけ
るＲ入力はダイオードＤ３１’ｉ−してトランジスタＱ
１のベースに供給される。端子１，１０３における同様
のＳ入力はダイオードＤ４ｔ−介してトランジスタＱ２
のベース疋供給される。ＣＬＫ入力が端子１，１０２に
供給されてトランジスタＱ１及びＱ２のエミッタに供給
される。トランジスタＱ１のコレクタはダイオードＤ１
９’ｉ介してトランジスタＱ１７のベースに出力を与え
る。トランジスタＱ１のコレクタはダイオードＤ８及び
抵抗Ｒ１によってＶＣＣ端子１，１０４に接続されてい
る。ダイオードＤ６は抵抗Ｒ１を介してトランジスタＱ
２のベースｆ Ｖｃｃ端子１，１０４に接続している。
同様に、トランジスタＱ２のコレクタはダイオードＤ２
０を介してトランジスタＱ１８のベースに入力を供給す
る。トランジスタＱ２のコレクタはダイオードＤ７及び
抵抗Ｒ２を介してＶ。０端子に接続されている。ダイオ
ードＤ５は抵抗Ｒ２を介してトランジスタＱ１のペース
ヲＶＣｃ端子１．１０４に接続している。トランジスタ
Ｑ１７の第１エミツタはそのベースに接続され、その第
２エミツタはトランジスタＱｌｌのベースに接続され、
更に、抵抗Ｒ３を介して接地接続されている。トランジ
スタＱ１７のコレクタはトランジスタＱ１５のベースに
接続されている。トランジスタＱｌｌの第１エミツタは
そのベースに接続されている。トランジスタＱｌｌの第
２エミツタは接地されている。トランジスタＱｌｌのコ
レクタは本回路のＱ出力端子１，１０６に接続されてお
り、ダイオードＤ１３’を介してトランジスタＱ１５の
エミッタに接続されると共に、ダイオードＤ２１’ｉ介
してトランジスタＱ１８のベースに接続されている。ト
ランジスタＱ１５のコレクタはＶ。Ｃ端子１，１０８に
接続されている。
０を介してトランジスタＱ１８のベースに入力を供給す
る。トランジスタＱ２のコレクタはダイオードＤ７及び
抵抗Ｒ２を介してＶ。０端子に接続されている。ダイオ
ードＤ５は抵抗Ｒ２を介してトランジスタＱ１のペース
ヲＶＣｃ端子１．１０４に接続している。トランジスタ
Ｑ１７の第１エミツタはそのベースに接続され、その第
２エミツタはトランジスタＱｌｌのベースに接続され、
更に、抵抗Ｒ３を介して接地接続されている。トランジ
スタＱ１７のコレクタはトランジスタＱ１５のベースに
接続されている。トランジスタＱｌｌの第１エミツタは
そのベースに接続されている。トランジスタＱｌｌの第
２エミツタは接地されている。トランジスタＱｌｌのコ
レクタは本回路のＱ出力端子１，１０６に接続されてお
り、ダイオードＤ１３’を介してトランジスタＱ１５の
エミッタに接続されると共に、ダイオードＤ２１’ｉ介
してトランジスタＱ１８のベースに接続されている。ト
ランジスタＱ１５のコレクタはＶ。Ｃ端子１，１０８に
接続されている。
抵抗Ｒ４は、ＶＣＣ端子１．１０８ ｔ−トランジスタ
Ｑ１５のベースにかつトランジスタＱ１７のコレクタに
接続させている。抵抗Ｒ５はＶ。Ｃ端子をトランジスタ
Ｑ１７のベースに接続している。
Ｑ１５のベースにかつトランジスタＱ１７のコレクタに
接続させている。抵抗Ｒ５はＶ。Ｃ端子をトランジスタ
Ｑ１７のベースに接続している。
ダイオードＤ２１及びＤ２２はスレーブフリップフロッ
プを形成する為のフィードバック路を与えている。
プを形成する為のフィードバック路を与えている。
トランジスタＱ１８の第１エミツタはそのベースに接続
されている。トランジスタＱ１８の第２エミツタはトラ
ンジスタＱ１２のベースに接続され、又抵抗Ｒ６を介し
て接地接続されている。トランジスタＱ１８のコレクタ
はトランジスタＱ１６のベースに接続されている。トラ
ンジスタＱ１２の第１エミツタはそのベースに接続され
ている。トランジスタＱ１２の第２エミツタは接地され
ている。トランジスタＱ１２のコレクタはフリップフロ
ップ１．ＺｏｏのＱ出力端子１，１１０に接続されてい
る。トランジスタＱ１２のコレクタはダイオードＤ１４
ｉ介してトランジスタＱ１６のエミッタに接続されてお
９、かつダイオードＤ２２を介してトランジスタＱ１７
のベースに接続されている。トランジスタＱ１６のコレ
クタはＶ。０端子１，１０８に接続されている。抵抗Ｒ
７はＶ。。端子１．１０８をトランジスタＱ１６のベー
スに接続している。抵抗Ｒ８はＶ。Ｃ端子１，１０８を
トランジスタＱ１８のベースに接続している。
されている。トランジスタＱ１８の第２エミツタはトラ
ンジスタＱ１２のベースに接続され、又抵抗Ｒ６を介し
て接地接続されている。トランジスタＱ１８のコレクタ
はトランジスタＱ１６のベースに接続されている。トラ
ンジスタＱ１２の第１エミツタはそのベースに接続され
ている。トランジスタＱ１２の第２エミツタは接地され
ている。トランジスタＱ１２のコレクタはフリップフロ
ップ１．ＺｏｏのＱ出力端子１，１１０に接続されてい
る。トランジスタＱ１２のコレクタはダイオードＤ１４
ｉ介してトランジスタＱ１６のエミッタに接続されてお
９、かつダイオードＤ２２を介してトランジスタＱ１７
のベースに接続されている。トランジスタＱ１６のコレ
クタはＶ。０端子１，１０８に接続されている。抵抗Ｒ
７はＶ。。端子１．１０８をトランジスタＱ１６のベー
スに接続している。抵抗Ｒ８はＶ。Ｃ端子１，１０８を
トランジスタＱ１８のベースに接続している。
第１ＯＡ図の波形線図は、第１０図のマスタースレーブ
フリップフロップ回路１００の動作を理解する上で有用
″１％ある。波形１，１２０及び１．１２２は、夫々、
フリップフロップ回路１．１００へのＲ入力及びＳ入力
である。波形１，１２４は本フリップフロップ回路の端
子１，１０２におけるクロック入力である。波形１，１
２６及び１，１２８は、夫々、本フリップフロップ回路
の端子１．１１０及び１，１０６におけるＱ出力及びＱ
出力である。
フリップフロップ回路１００の動作を理解する上で有用
″１％ある。波形１，１２０及び１．１２２は、夫々、
フリップフロップ回路１．１００へのＲ入力及びＳ入力
である。波形１，１２４は本フリップフロップ回路の端
子１，１０２におけるクロック入力である。波形１，１
２６及び１，１２８は、夫々、本フリップフロップ回路
の端子１．１１０及び１，１０６におけるＱ出力及びＱ
出力である。
Ｓ入力が低値の場合にＱ出力は高値になり、Ｒ入力が低
値の場合にＱ出力が高値になる。
値の場合にＱ出力が高値になる。
第１１Ａ図及び第１１Ｂ図は、集積回路チップ５００（
第３図）の形に構成されたカウンタ１６２（第１図）を
示している。カウンタ１６２は、圧端でトリガーされリ
ップルダウンカウンタとして相互に接続された５つのＴ
型フリップフロップ回路１，２００ 、１，２０２ 、
１，２０４．１，２０６ 。
第３図）の形に構成されたカウンタ１６２（第１図）を
示している。カウンタ１６２は、圧端でトリガーされリ
ップルダウンカウンタとして相互に接続された５つのＴ
型フリップフロップ回路１，２００ 、１，２０２ 、
１，２０４．１，２０６ 。
１．２０８．及び最大桁ビットとして使用されるラッチ
１，２１０を有する。Ｔ型フリップフロップ１．２００
乃至１，２０８の各々は、夫々の関連した論理回路１，
２１２．１，２１４．１，２１６．１，２１８゜１、２
２０を有している。論理回路１，２１２乃至１、２２０
の各々はＮＡＮＤゲー） １．２２２を有しており、Ｎ
ＡＮＤゲー） １．２２２の出力端はそれに関連したフ
リップフロップ回“路１．２００乃至１、２０８のセッ
ト端子に接続されている。ＮＡＮＤゲー） １．２２２
の１人力はインバータ１．２２４の出力で与えられる。
１，２１０を有する。Ｔ型フリップフロップ１．２００
乃至１，２０８の各々は、夫々の関連した論理回路１，
２１２．１，２１４．１，２１６．１，２１８゜１、２
２０を有している。論理回路１，２１２乃至１、２２０
の各々はＮＡＮＤゲー） １．２２２を有しており、Ｎ
ＡＮＤゲー） １．２２２の出力端はそれに関連したフ
リップフロップ回“路１．２００乃至１、２０８のセッ
ト端子に接続されている。ＮＡＮＤゲー） １．２２２
の１人力はインバータ１．２２４の出力で与えられる。
他の入力はインバータ１、２２６の出カフ与えられる。
ＯＲゲート１，２２８の出力端はそれに関連したフリッ
プフロップ１．２００乃至１．２０８のリセット端子に
接続されている。ＯＲゲー） １．２２８への１人力は
インバータ１．２３０の出力１与えらへ第２の入力はイ
ンバータ１．２３２の出力を与えられ、又第３の入力は
ＮＡＮＤゲー） １．２３４の出力！与えられる。イン
バータ１．２２６及び１．２３６はＮＡＮＤゲー） １
．２３４へ入力を供給する。インバータ１．２３６の入
力端はインバータ１．２２４の出力を受ける様に接続さ
れている。インバータ１．２２４の入力端はＳＳＵＭ１
５信号を受ける様に接続されている。インバータ１．２
２６の入力端はＬＤＣＳ信号を受ける様に接続されてい
る。インバータ１．２３０の入力端は、ＬＤＣ３２信号
を受ける様に接続されておシ、インバータ１．２３２の
入力端はＬＤＣ１６信号を受ける様に接続されている。
プフロップ１．２００乃至１．２０８のリセット端子に
接続されている。ＯＲゲー） １．２２８への１人力は
インバータ１．２３０の出力１与えらへ第２の入力はイ
ンバータ１．２３２の出力を与えられ、又第３の入力は
ＮＡＮＤゲー） １．２３４の出力！与えられる。イン
バータ１．２２６及び１．２３６はＮＡＮＤゲー） １
．２３４へ入力を供給する。インバータ１．２３６の入
力端はインバータ１．２２４の出力を受ける様に接続さ
れている。インバータ１．２２４の入力端はＳＳＵＭ１
５信号を受ける様に接続されている。インバータ１．２
２６の入力端はＬＤＣＳ信号を受ける様に接続されてい
る。インバータ１．２３０の入力端は、ＬＤＣ３２信号
を受ける様に接続されておシ、インバータ１．２３２の
入力端はＬＤＣ１６信号を受ける様に接続されている。
論理回路１．２１４乃至１、２２０内の対応するインバ
ータは同様に接続されているが、論理回路１，２１４内
のインバータ１、２２４はＳＳＵＭ１４信号を受ける様
に接続されており、論理回路１．２１６内のインバータ
１．２２４はＳＳＵＭ１３信号を受ける様に接続されて
おり、論理回路１．２１８内のインバータ１．２２４は
ＳＳＵＭ１２信号を受ける様に接続されており、論理回
路１、２２０内のインバータ１．２２４はＳＳＵＭＩＩ
信号を受ける様に接続されている。又、論理回路１、２
２０内のＮＡＮＤゲート１．２２２の出力はＯＲゲー）
１．２４０の１人力を形成している。ＯＲゲー）１，
２４０へのもう１つの入力端はインバータ１、２４２の
出力を受けるべく接続されており、該インバータ１．２
４２の入力端はＬＤＣ１６信号を受けるべく接続されて
いる。ＯＲゲー） １．２４０の出力端はフリップ７０
ツブ１．２０８のセット端子に接続されている。フリッ
プフロップ１．２００の端子Ｔ工及びＴ２はインバータ
１．２４４の出力を受けるべく接続されており、該イン
バータ１、２４４への入力はＣＮＣＬＫ信号フある。フ
リップフロップ１．２００のＱ出力端はフリップフロッ
プ１、２０２へ入力Ｔ１及びＴ２を供給する。フリップ
フロップ１．２００のＱ出力端はインバータ１、２４６
への入力を与える。インバータ１．２４６の出力端はＮ
ＡＮＤゲー） １．２４８の１入力端に接続されている
。ＮＡＮＤゲー） １．２４８へのもう１つの入力はイ
ンバータ１，２５０の出力１与えられ、該インバータ１
．２５０はＥＣＮＤＣＮ上受ける様に接続されている。
ータは同様に接続されているが、論理回路１，２１４内
のインバータ１、２２４はＳＳＵＭ１４信号を受ける様
に接続されており、論理回路１．２１６内のインバータ
１．２２４はＳＳＵＭ１３信号を受ける様に接続されて
おり、論理回路１．２１８内のインバータ１．２２４は
ＳＳＵＭ１２信号を受ける様に接続されており、論理回
路１、２２０内のインバータ１．２２４はＳＳＵＭＩＩ
信号を受ける様に接続されている。又、論理回路１、２
２０内のＮＡＮＤゲート１．２２２の出力はＯＲゲー）
１．２４０の１人力を形成している。ＯＲゲー）１，
２４０へのもう１つの入力端はインバータ１、２４２の
出力を受けるべく接続されており、該インバータ１．２
４２の入力端はＬＤＣ１６信号を受けるべく接続されて
いる。ＯＲゲー） １．２４０の出力端はフリップ７０
ツブ１．２０８のセット端子に接続されている。フリッ
プフロップ１．２００の端子Ｔ工及びＴ２はインバータ
１．２４４の出力を受けるべく接続されており、該イン
バータ１、２４４への入力はＣＮＣＬＫ信号フある。フ
リップフロップ１．２００のＱ出力端はフリップフロッ
プ１、２０２へ入力Ｔ１及びＴ２を供給する。フリップ
フロップ１．２００のＱ出力端はインバータ１、２４６
への入力を与える。インバータ１．２４６の出力端はＮ
ＡＮＤゲー） １．２４８の１入力端に接続されている
。ＮＡＮＤゲー） １．２４８へのもう１つの入力はイ
ンバータ１，２５０の出力１与えられ、該インバータ１
．２５０はＥＣＮＤＣＮ上受ける様に接続されている。
ＮＡＮＤゲー） １．２４８の出力はＤ１５信号１ある
。インバータ１．２４６の出力は又インバータ１．２５
５への入力として供給される。
。インバータ１．２４６の出力は又インバータ１．２５
５への入力として供給される。
インバータ１．２５５の出力端はインバータ１．２５９
の入力端に接続されている。フリップフロップ１、２０
２のＱ出力は、フリップフロップ１．２０４への入゛力
Ｔ１及びＴ２として供給される。フリップフロップ１．
２０２のＱ出力はインバータ１．２５４への入力として
供給される。フリップフロップ１、２０２のＱ出力は又
ＮＡＮＤゲート１．２５２への入力として供給される。
の入力端に接続されている。フリップフロップ１、２０
２のＱ出力は、フリップフロップ１．２０４への入゛力
Ｔ１及びＴ２として供給される。フリップフロップ１．
２０２のＱ出力はインバータ１．２５４への入力として
供給される。フリップフロップ１、２０２のＱ出力は又
ＮＡＮＤゲート１．２５２への入力として供給される。
インバータ１．２５４の出力はＮＡ ＮＤゲー）１．２
５６への１人力を形成する。
５６への１人力を形成する。
ＮＡＮＤゲー） １．２５６へのもう１つの入力は、イ
ンバータ１．２５８の出力１与えられ、該インバータ１
．２５８の入力端はＥＣＮＤＣＮ上受ける様に接続され
ている。フリップフロップ１．２０４のＱ出力端は７リ
ツプフロツプ１．．２０６−＜入力Ｔ１及びＴ２ｔ−与
える。フリップフロップ１．２０４のＱ出力はインバー
タ１．２６０に供給され、又１人力としてＮＡＮＤゲー
ト１．２５２へ供給される。インバータ１、２６０の出
力はＮＡＮＤゲート１．２６２への１人力を形成する。
ンバータ１．２５８の出力１与えられ、該インバータ１
．２５８の入力端はＥＣＮＤＣＮ上受ける様に接続され
ている。フリップフロップ１．２０４のＱ出力端は７リ
ツプフロツプ１．．２０６−＜入力Ｔ１及びＴ２ｔ−与
える。フリップフロップ１．２０４のＱ出力はインバー
タ１．２６０に供給され、又１人力としてＮＡＮＤゲー
ト１．２５２へ供給される。インバータ１、２６０の出
力はＮＡＮＤゲート１．２６２への１人力を形成する。
ＮＡＮＤゲー） １．２６２へのもう１つの入力はイン
バータ１．２６４の出力で与えられ、該インバータ１．
２６４はＥＣＮＤＣＮ上受ける様に痒続されている。イ
ンバータ１．２６２の出力はＤ１３信号である。インバ
ータ１．２０６のＱ出力はフリップフロップ１．２０８
へＴ工入力及び１２人力を与える。フリップフロップ１
．２０６のＱ出力は、インバータ１．２６６へ入力を与
え、第３の入力としてＮＡＮＤゲート１，２５２に供給
される。インバータ１．２６６の出力はＮＡＮＤゲー）
１，２６８への１人力を与える。ＮＡＮＤゲー） １．
２６８へのもう１つの入力はインバータ１．２７０の出
カフ与えられ、該インバータ１．２７０の入力はＥＣＮ
ＤＧｉ号でるる。
バータ１．２６４の出力で与えられ、該インバータ１．
２６４はＥＣＮＤＣＮ上受ける様に痒続されている。イ
ンバータ１．２６２の出力はＤ１３信号である。インバ
ータ１．２０６のＱ出力はフリップフロップ１．２０８
へＴ工入力及び１２人力を与える。フリップフロップ１
．２０６のＱ出力は、インバータ１．２６６へ入力を与
え、第３の入力としてＮＡＮＤゲート１，２５２に供給
される。インバータ１．２６６の出力はＮＡＮＤゲー）
１，２６８への１人力を与える。ＮＡＮＤゲー） １．
２６８へのもう１つの入力はインバータ１．２７０の出
カフ与えられ、該インバータ１．２７０の入力はＥＣＮ
ＤＧｉ号でるる。
ＮＡＮＤゲー）１，２６８の出力はＤ１２信号−’ｉ！
、ｌる。
、ｌる。
フリップフロップ１．２０８のＱ出力はインバータ１．
２７２へ入力を与えると共に、ＮＡＮＤゲート１、２５
２へもう１つの入力を与える。インバータ１、２７２の
出力はＮＡＮＤゲート１．２７４への１人力を形成する
。ＮＡＮＤゲー） １．２７４へのもう１つの入力はイ
ンバータ１，２７６の出力１与えられ、該インバータ１
．２７６の入力はＥＣＮＤ信号？６る。
２７２へ入力を与えると共に、ＮＡＮＤゲート１、２５
２へもう１つの入力を与える。インバータ１、２７２の
出力はＮＡＮＤゲート１．２７４への１人力を形成する
。ＮＡＮＤゲー） １．２７４へのもう１つの入力はイ
ンバータ１，２７６の出力１与えられ、該インバータ１
．２７６の入力はＥＣＮＤ信号？６る。
ＮＡＮＤゲート１，２７４の出力はＤｌｌ信号フある。
第１２図は、Ｔフリップフロップ１．２００乃至１、２
０８の詳細を示した論理回路図−ｒ！ある。これらのフ
リップフロップは圧端でトリガーされる。
０８の詳細を示した論理回路図−ｒ！ある。これらのフ
リップフロップは圧端でトリガーされる。
Ｔ１人力及び１２人力は、夫々、ＮＡＮＤゲート１、２
８０及び１．２８２に供給される。ＮＡＮＤゲート１、
２８０への別の入力はＯＲゲート１．２８４の出力で与
えられる。ＮＡＮＤゲー）１，２８０の第３の入力端は
フリップフロップのリセット端子に接続されている。Ｏ
Ｒゲー）１，２８４への１人力はＮＡＮＤゲート１，２
８０の出力で与えられる。第２の入力はフリップフロッ
プのセット端子から与えられる。第３の入力はＯＲゲー
）１，２８６の出力１与えられる。ＯＲゲー）１，２８
６への１人力はフリップフロップのリセット端子１与え
られる。第２の入力はフリップフロップのＱ出力１与え
られ、第３の入力はＮＡＮＤゲート１．２８２の出力で
与えられる。ＮＡＮＤゲート１，２８０の出力はＮＡＮ
Ｄゲー）１，２８２への第２の入力を与える。
８０及び１．２８２に供給される。ＮＡＮＤゲート１、
２８０への別の入力はＯＲゲート１．２８４の出力で与
えられる。ＮＡＮＤゲー）１，２８０の第３の入力端は
フリップフロップのリセット端子に接続されている。Ｏ
Ｒゲー）１，２８４への１人力はＮＡＮＤゲート１，２
８０の出力で与えられる。第２の入力はフリップフロッ
プのセット端子から与えられる。第３の入力はＯＲゲー
）１，２８６の出力１与えられる。ＯＲゲー）１，２８
６への１人力はフリップフロップのリセット端子１与え
られる。第２の入力はフリップフロップのＱ出力１与え
られ、第３の入力はＮＡＮＤゲート１．２８２の出力で
与えられる。ＮＡＮＤゲート１，２８０の出力はＮＡＮ
Ｄゲー）１，２８２への第２の入力を与える。
ＮＡＮＤゲー）１，２８２へのもう１つの入力はＯＲゲ
ート１．２８６の出力で与えられる。ＮＡＮＤゲー）１
，２８０の出力はＯＲゲー） １．２８８への１人力を
与える。ＯＲゲー）１，２８８への第２の入力はフリッ
プフロップのセット端子を与えられる。
ート１．２８６の出力で与えられる。ＮＡＮＤゲー）１
，２８０の出力はＯＲゲー） １．２８８への１人力を
与える。ＯＲゲー）１，２８８への第２の入力はフリッ
プフロップのセット端子を与えられる。
第３の入力はフリップフロップの互出力で与えられる。
ＯＲゲー）１，２８８の出力はフリップフロップのＱ出
力で６．６、該Ｑ出力は入力としてＯＲゲート１，２９
０に供給される。ＯＲゲート１．２９０への第２の入力
けＮＡＮＤゲー）１，２８２の出力で与えられ、ＯＲゲ
ー） １．２９０への第３の入力はフリップフロップの
リセット端子から与えられる。ＯＲゲート１．２９０の
出力はフリップフロップのＱ出力である。
力で６．６、該Ｑ出力は入力としてＯＲゲート１，２９
０に供給される。ＯＲゲート１．２９０への第２の入力
けＮＡＮＤゲー）１，２８２の出力で与えられ、ＯＲゲ
ー） １．２９０への第３の入力はフリップフロップの
リセット端子から与えられる。ＯＲゲート１．２９０の
出力はフリップフロップのＱ出力である。
第１１Ａ図及び第１１Ｂ図に示した如く、ラッチ１．２
１０はインバータ１．２９２及び１．２９４を有する。
１０はインバータ１．２９２及び１．２９４を有する。
インバータ１．２９２の入力端はＬＤＣ３２信号を受け
る様に接続されている。インバータ１、２９２の出力は
ＯＲゲート１．２９６の１人力を形成する。インバータ
１．２９４の入力端はインバータ１．２４４の出力を受
ける様に接続されている。
る様に接続されている。インバータ１、２９２の出力は
ＯＲゲート１．２９６の１人力を形成する。インバータ
１．２９４の入力端はインバータ１．２４４の出力を受
ける様に接続されている。
インバータ１．２９４の出力はＯＲゲート１．２９８へ
の１人力を形成する。ＯＲゲー） １．２９８の出力は
前記ラッチのＱ出カー’Ｉ’、ＯＲゲー）１，２９６へ
の第２の入力を形成する。ＯＲゲー） １．２９６の出
力は前記ラッチのＱ出カーＴ！６す、第２の入力として
ＯＲゲー）１，２９８へ供給される。ＯＲゲート１．２
９８の出力はＮＡＮＤゲート１．３００への１人力とし
て供給される。ＮＡＮＤゲー）１，３００への第２の入
力はインバータ１，３０２の出力で与えられ、該インバ
ータの入力端はＥＣＮＤ信号を受けるべく接続されてい
る。ＮＡＮＤゲート１．３００の出力はインバータ１．
３０４への入力を与える。
の１人力を形成する。ＯＲゲー） １．２９８の出力は
前記ラッチのＱ出カー’Ｉ’、ＯＲゲー）１，２９６へ
の第２の入力を形成する。ＯＲゲー） １．２９６の出
力は前記ラッチのＱ出カーＴ！６す、第２の入力として
ＯＲゲー）１，２９８へ供給される。ＯＲゲート１．２
９８の出力はＮＡＮＤゲート１．３００への１人力とし
て供給される。ＮＡＮＤゲー）１，３００への第２の入
力はインバータ１，３０２の出力で与えられ、該インバ
ータの入力端はＥＣＮＤ信号を受けるべく接続されてい
る。ＮＡＮＤゲート１．３００の出力はインバータ１．
３０４への入力を与える。
インバータＬ、 ３０４の出力はバス１７２、デスティ
ネーション−マルチプレクサ１３４、及ヒハス１３８ヲ
介してＡＬＵＩＩＯに供給される。（第１図参照） ＬＤＣ３２信号はカウンタ１６２ヲ値３２□。にプリセ
ットさせる機能を有する。ＬＤＣ１６信号はカウンタ１
６２ｔ−値１６１ｏにプリセットさせる機能を有する。
ネーション−マルチプレクサ１３４、及ヒハス１３８ヲ
介してＡＬＵＩＩＯに供給される。（第１図参照） ＬＤＣ３２信号はカウンタ１６２ヲ値３２□。にプリセ
ットさせる機能を有する。ＬＤＣ１６信号はカウンタ１
６２ｔ−値１６１ｏにプリセットさせる機能を有する。
ＬＤＣ８信号はカウンタ１６２ｆ、バス１６４ヲ介して
供給される所望の値にロードさせる。（第１図〕インバ
ータ１．２４６ 、１．２５４ 、 １．２６６ 。
供給される所望の値にロードさせる。（第１図〕インバ
ータ１．２４６ 、１．２５４ 、 １．２６６ 。
１．２７２． １，２５０． １，２５８． １，２６
４． １，２７０゜１． ２７６ 、 ＮＡＮＤ
ゲー ） １． ２４８ 、 １． ２５６
。
４． １，２７０゜１． ２７６ 、 ＮＡＮＤ
ゲー ） １． ２４８ 、 １． ２５６
。
１、２６２ 、 １．２６８ 、及び１．２７４ 、イ
ンバータ１、３０２ 、 ＮＡＮＤゲート１，３００．
及びインバータ１．３０４ ハ、 ＡＬＵＩ １０に供
給する為にカウンタ１６２の最終符号を拡張した内容を
デスティネーション・パス１７２上に読み込ませる機能
を行なう。
ンバータ１、３０２ 、 ＮＡＮＤゲート１，３００．
及びインバータ１．３０４ ハ、 ＡＬＵＩ １０に供
給する為にカウンタ１６２の最終符号を拡張した内容を
デスティネーション・パス１７２上に読み込ませる機能
を行なう。
ゲー） １．２５２は、カウンタ１６２のｏｏｏｏｏ又
は００００１のどちらかの状態を検知するものであシ、
インバータ１，２５３の入力端に接続されている。
は００００１のどちらかの状態を検知するものであシ、
インバータ１，２５３の入力端に接続されている。
インバータ１．２５３の出力端はＮＡＮＤゲート１．２
６１の１入力端に接続されている。ＮＡＮＤゲート１．
２６１のもう１つの入力端はインバータ１、２５９の出
力端に接続されている。ＮＡＮＤゲー）１，２６１の出
力は、カウンタ１６２が状態００００１にあることを示
すＯＮＥ信号を有する。インバータ１．２５３はＡＮＤ
ゲート１．２５７の１入力端に接続されている。ＡＮＤ
ゲー）１，２５７へのもう１つの入力はインバータ１，
２５５からくる。ＡＮＤゲート１、２５７の出力は、カ
ウンタが状態ｏｏｏｏｏにあることを示すＣＺＥＲＯ信
号である。
６１の１入力端に接続されている。ＮＡＮＤゲート１．
２６１のもう１つの入力端はインバータ１、２５９の出
力端に接続されている。ＮＡＮＤゲー）１，２６１の出
力は、カウンタ１６２が状態００００１にあることを示
すＯＮＥ信号を有する。インバータ１．２５３はＡＮＤ
ゲート１．２５７の１入力端に接続されている。ＡＮＤ
ゲー）１，２５７へのもう１つの入力はインバータ１，
２５５からくる。ＡＮＤゲート１、２５７の出力は、カ
ウンタが状態ｏｏｏｏｏにあることを示すＣＺＥＲＯ信
号である。
種々の命令の繰返しサイクルが本マイクロプロセッサに
よって実行されている間に行なわれるべき操作数はゼロ
乃至３１１ｏの間の正数としてカウンタ１６２に供給さ
れる。従って、カウンタはゼロに向かって順次計数を行
ない、自動的に所要数のステップを実行する。カウンタ
１６２は完全同期型並列式カウンタとして構成すること
も可能であるが、図示した如く本実施例では直列式リッ
プルカウンタとして構成しである。リップルカウンタは
、同期型カウンタと比ベゲートの必要数が約半分フある
の１．同期型カウンタよシも有利！ある。本実施例フは
、各フリップフロップ内のトランジスタ１．２８８のＱ
出力端をクロック入力端、即ち次段のトランジスタ１、
２８０及び１．２８２に相互接続させることによってリ
ップルカウンタにおける直列式の場合の遅れを最小とし
ている。このことは、カスケード段構成とした場合には
、段当り２つのゲート遅れが存在するだけ一’ｃ６るこ
とを意味する。
よって実行されている間に行なわれるべき操作数はゼロ
乃至３１１ｏの間の正数としてカウンタ１６２に供給さ
れる。従って、カウンタはゼロに向かって順次計数を行
ない、自動的に所要数のステップを実行する。カウンタ
１６２は完全同期型並列式カウンタとして構成すること
も可能であるが、図示した如く本実施例では直列式リッ
プルカウンタとして構成しである。リップルカウンタは
、同期型カウンタと比ベゲートの必要数が約半分フある
の１．同期型カウンタよシも有利！ある。本実施例フは
、各フリップフロップ内のトランジスタ１．２８８のＱ
出力端をクロック入力端、即ち次段のトランジスタ１、
２８０及び１．２８２に相互接続させることによってリ
ップルカウンタにおける直列式の場合の遅れを最小とし
ている。このことは、カスケード段構成とした場合には
、段当り２つのゲート遅れが存在するだけ一’ｃ６るこ
とを意味する。
第１１図及び第１２図に示した構成では、カウンタの２
状態、即ち００００１及びｏｏｏｏｏを個別的にデコー
ドすれば良い。カウンタが２、。（０００１０）から１
（００００１）へ順次計数する場合に、カウンタの最
小２桁のビットのみが変化するだけ１１％あるから、カ
ウンタの出力端に正しい信号が現われる迄に４つのゲー
ト遅れがあるだけでおる。１からＯへの遷移１はカウン
タの最小桁ピットのみが変化するだけ１あるから、遅れ
の数は２であり、同期型構成と比べ少なくなっている。
状態、即ち００００１及びｏｏｏｏｏを個別的にデコー
ドすれば良い。カウンタが２、。（０００１０）から１
（００００１）へ順次計数する場合に、カウンタの最
小２桁のビットのみが変化するだけ１１％あるから、カ
ウンタの出力端に正しい信号が現われる迄に４つのゲー
ト遅れがあるだけでおる。１からＯへの遷移１はカウン
タの最小桁ピットのみが変化するだけ１あるから、遅れ
の数は２であり、同期型構成と比べ少なくなっている。
カウンタ１６２は、正規化命令の実行に除しては３３個
の個別的状態を取り得ることが可能フなければならない
。既に正規化されている場合にはＡＣＯ又はＡｃｔレジ
スシフの３２ビツトの数を正規化する為に０シフトをと
９、カウンタ１６２は３２□０と等値の！まである。一
方、数を正規化する為に１から３１シフトを取ることが
１き、この場合にはカウンタは３２□０から１ヘカウン
トダウンする。数が最初０の場合は、３２シフトに達し
た後にはカウンタがＯになるのでプロセスは終了する。
の個別的状態を取り得ることが可能フなければならない
。既に正規化されている場合にはＡＣＯ又はＡｃｔレジ
スシフの３２ビツトの数を正規化する為に０シフトをと
９、カウンタ１６２は３２□０と等値の！まである。一
方、数を正規化する為に１から３１シフトを取ることが
１き、この場合にはカウンタは３２□０から１ヘカウン
トダウンする。数が最初０の場合は、３２シフトに達し
た後にはカウンタがＯになるのでプロセスは終了する。
又、２５＝３２−１？ｉるから、３３個の個別的状態を
表わす為には最小６段必要″１％ある。カウンタ１６２
の第６段はラッチ１、２１０−１％構成され、該ラッチ
は、カウンタが初期値の３２□０状態にされるとセット
され、カウンタに何等かのカウント信号が印加されると
クリアされる。このことは、前記ラッチの状態を使って
状態３２□。と０とを区別していることを意味する。こ
の様な構成とすることによって、前段５段における直列
遅れを省き、６段目にＴフリップフロップを付加するよ
りもゲート数を減少させることが可能フある。
表わす為には最小６段必要″１％ある。カウンタ１６２
の第６段はラッチ１、２１０−１％構成され、該ラッチ
は、カウンタが初期値の３２□０状態にされるとセット
され、カウンタに何等かのカウント信号が印加されると
クリアされる。このことは、前記ラッチの状態を使って
状態３２□。と０とを区別していることを意味する。こ
の様な構成とすることによって、前段５段における直列
遅れを省き、６段目にＴフリップフロップを付加するよ
りもゲート数を減少させることが可能フある。
カウンタ１６２は特定された操作に対し以下の如く動作
される。符号付き及び符号無しの乗算命令に対しては、
総計１６□。サイクル必要である。カウンタは１６□０
〒プリセツトされ、カウントダウンされて、カウンタが
０に達すると命令は終了される。符号付き乗算の場合に
は、カウンタが１に達するとデコードが行なわれ、最終
サイクルが修正される。符号付き及び符号無し除算命令
に対しては、１６サイクル必要１ある。カウンタホ１６
□０でプリセットされ、カウントダウンされて、カウン
タが０に達すると命令は終了される。正規化命令は、０
サイクルと３１、。サイクルとの間の可変数を必要とす
る。カウンタは３２□。でプリセットされ、カウントダ
ウンされて、外部条件又はカウンタがＯに達した場合に
終了される。シフト数が１と３１□０との間にある場合
には、シフト数の２の補数が読み戻される。この数が初
期的に正規化される場合にはＯが読み戻される。カウン
タが０に達すると−３２１０が読み戻される。パラメー
タシフト命令の場合には、０サイクルから３１□。
される。符号付き及び符号無しの乗算命令に対しては、
総計１６□。サイクル必要である。カウンタは１６□０
〒プリセツトされ、カウントダウンされて、カウンタが
０に達すると命令は終了される。符号付き乗算の場合に
は、カウンタが１に達するとデコードが行なわれ、最終
サイクルが修正される。符号付き及び符号無し除算命令
に対しては、１６サイクル必要１ある。カウンタホ１６
□０でプリセットされ、カウントダウンされて、カウン
タが０に達すると命令は終了される。正規化命令は、０
サイクルと３１、。サイクルとの間の可変数を必要とす
る。カウンタは３２□。でプリセットされ、カウントダ
ウンされて、外部条件又はカウンタがＯに達した場合に
終了される。シフト数が１と３１□０との間にある場合
には、シフト数の２の補数が読み戻される。この数が初
期的に正規化される場合にはＯが読み戻される。カウン
タが０に達すると−３２１０が読み戻される。パラメー
タシフト命令の場合には、０サイクルから３１□。
サイクル迄の可変数が必要１ある。カウンタは可変数に
セットされ、カウントダウンされ、カウンタが０に達す
ると命令は終了される。
セットされ、カウントダウンされ、カウンタが０に達す
ると命令は終了される。
第３図に示した如く、集積回路として実施化される場合
には、本発明のマイクロプロセッサ集積回路は、従来の
マイクロプロセッサ集積回路と比較し速度及び性能上の
著しい利点を与えるものである。本発明の性能上の利点
は次表に要約してあシ、その表では本発明の性能特性を
各々製品型式番号で表示した如く市販されている従来の
マイクロプロセッサ集積回路５種類のものと比較してい
る。表から明らかな如く、本発明は掲記した従来のマイ
クロプロセッサ集積回路の同れのものよりも全ての共通
に使用された操作分野だおいて著しい速度上の利点を有
するもの１ある。その結果、本発明の集積回路は、％に
高性能が要求される環境におけるマイクロプロセッサの
利用を著しく増加たらしめることを可能にするものであ
る。
には、本発明のマイクロプロセッサ集積回路は、従来の
マイクロプロセッサ集積回路と比較し速度及び性能上の
著しい利点を与えるものである。本発明の性能上の利点
は次表に要約してあシ、その表では本発明の性能特性を
各々製品型式番号で表示した如く市販されている従来の
マイクロプロセッサ集積回路５種類のものと比較してい
る。表から明らかな如く、本発明は掲記した従来のマイ
クロプロセッサ集積回路の同れのものよりも全ての共通
に使用された操作分野だおいて著しい速度上の利点を有
するもの１ある。その結果、本発明の集積回路は、％に
高性能が要求される環境におけるマイクロプロセッサの
利用を著しく増加たらしめることを可能にするものであ
る。
以上、当業者等に明らかな如く、本発明の目的を達成可
能なマイクロプロセッサ集積回路の実施例に付き詳細に
説明した。本マイクロプロセッサ内に用いられるＴ２Ｌ
と工２Ｌとのインターフェース回路及び構成はマイクロ
プロセッサ内のＴ”Ｌ回路とＩ２Ｌ回路との間の一層効
果的な区分化を容易たらしめるもの−ｒ！する。上述し
た情報バス構成を用いることによって、マイクロプロセ
ッサの内部パス構成内の配線数が減少される。本マイク
ロプロセッサのＰＬＡは、従来のＰＬＡと比較して信頼
性を保持しつつ一層高範囲の温度範囲で動作可能である
。本マイクロプロセッサのレジスタ内に用いたフリップ
フロップ回路は時間遅れを減少させており、速度が重要
１−する適用場面において効果的であり、又従来技術と
比べてよシ能率的に入力及び出力をマルチプレクサ操作
する。本発明のサイクルカウンタは、最小数の回路要素
ｔもって一層効果的に繰９返し命令を実行することを可
能たらしめるものｌ？ある。本発明のマスタースレーブ
・フリツブフロップ回路は、従来のタイミング回路のノ
イズに対する敏感性を除去しており、特にこのことは高
温度の場合に言えることである。
能なマイクロプロセッサ集積回路の実施例に付き詳細に
説明した。本マイクロプロセッサ内に用いられるＴ２Ｌ
と工２Ｌとのインターフェース回路及び構成はマイクロ
プロセッサ内のＴ”Ｌ回路とＩ２Ｌ回路との間の一層効
果的な区分化を容易たらしめるもの−ｒ！する。上述し
た情報バス構成を用いることによって、マイクロプロセ
ッサの内部パス構成内の配線数が減少される。本マイク
ロプロセッサのＰＬＡは、従来のＰＬＡと比較して信頼
性を保持しつつ一層高範囲の温度範囲で動作可能である
。本マイクロプロセッサのレジスタ内に用いたフリップ
フロップ回路は時間遅れを減少させており、速度が重要
１−する適用場面において効果的であり、又従来技術と
比べてよシ能率的に入力及び出力をマルチプレクサ操作
する。本発明のサイクルカウンタは、最小数の回路要素
ｔもって一層効果的に繰９返し命令を実行することを可
能たらしめるものｌ？ある。本発明のマスタースレーブ
・フリツブフロップ回路は、従来のタイミング回路のノ
イズに対する敏感性を除去しており、特にこのことは高
温度の場合に言えることである。
以上、本発明の具体的実施の態様に付き詳説したが、本
発明はこれら具体的実施例に限定されるべきものではな
く、特許請求の範囲の記載に基づく技術的範囲を逸脱す
ることなしに種々の変形が可能″Ｉ％あることは勿論１
ある。
発明はこれら具体的実施例に限定されるべきものではな
く、特許請求の範囲の記載に基づく技術的範囲を逸脱す
ることなしに種々の変形が可能″Ｉ％あることは勿論１
ある。
第１図は本発明に基づくマイクロプロセッサシステムの
ブロック線図、第１Ａ図は誹１図に示したブロック線図
の１部の変形例を示したブロック線図、第２図は外部接
続ピンのレイアウトを示した本発明のマイクロプロセッ
サ集積回路の平面図、第３図は本発明のマイクロプロセ
ッサ集積回路の内部詳細を示した構成図、第４Ａ図は本
発明のマイクロプロセッサ集積回路に使用したＴ２Ｌと
Ｉ２Ｌとのインターフェース回路の回路図、第４Ｂ図は
第４Ａ図に示した回路の１部の集積回路レイアウトを示
した平面図、第４Ｃ図は第４Ｂ図中４−４線に沿った断
面図、第５図は本発明のマイクロプロセッサ集積回路の
し、シフタの内の１つに使用したフリップフロップ回路
の回路図、第５Ａ図は第５図の回路の動作を理解する上
１有用な波形線図、第６図は本発明のマイクロプロセッ
サ集積回路に使用した高速フリップフロップ回路の回路
図、第６Ａ図は第６図の回路に対応した集積回路レイア
ウトの平面図、第６Ｂ図は第６図及び第６Ａ図に示した
回路の動作を理解する上マ有用な波形線図、 第７図及
び第８図は夫々第１Ａ図に示したブロック線図の１部の
回路図、第７Ａ図及び第８Ａ図は夫々第１図及び第８図
に示した回路の動作を理解する上マ有用な波形線図、第
９図は本発明のマイクロプロセッサに用いたＰＬＡ回路
の回路図、第１０図は本発明のマイクロプロセッサ集積
回路に用いたマスタースレーブ・フリップフロップ回路
の回路図、第１０Ａ図は第１０図の回路の動作を理解す
る上１有用な波形線図、第１１図は第１１Ａ図と第１１
Ｂ図との関係を示す説明図、第１１Ａ図及び第１１Ｂ図
は本発明のマイクロプロセッサ集積回路に用いたサイク
ルカウンタを部分的にブロック１文部分的に論理記号で
示した各回路図、第１２ｒｇＪは第１１Ａ図及び１ｌｌ
Ｂ図に示したサイクルカウンタの１部の論理回路図、で
ある。 （符号の説明） １００：データノソスユニット １０２：ｆｉ報バ
バス１１０演算論理ユニット（ＡＬＵ） １１２ ニブ
ログラムカウンタ１１４：インクリメンタ １
１６：バスレジスタマルチプレクサ１２０：バスレジス
タ １３２：ソー７・マルチプレクサ１３４
ニア’ステイネ−ジョン・マルチプレクサ１４８ニジフ
タ １５０：ステータスレジスタ１５８
：バスマルチプレクサ １６２ ： ５ビットカウ
ンタ１６６：レジスタファイル １８０：３状態
バッファ２００：制御ユニット ２０６：ＰＬ
Ａ３００：タイミングユニット 特許出願人 フェアチアイルド カメラ アンドイ
ンストルメント コ−２レーション図面の浄書（内容
に変更なし） ＦＩＧ、４Ｂ ＳａＲ ＦＩＧ、６ ＦＩＧ、６Ａ すｌ Ｊｕｌ） ＩＩＪ６
ＦＩＧ、ＩＯ Ｃ＼
ブロック線図、第１Ａ図は誹１図に示したブロック線図
の１部の変形例を示したブロック線図、第２図は外部接
続ピンのレイアウトを示した本発明のマイクロプロセッ
サ集積回路の平面図、第３図は本発明のマイクロプロセ
ッサ集積回路の内部詳細を示した構成図、第４Ａ図は本
発明のマイクロプロセッサ集積回路に使用したＴ２Ｌと
Ｉ２Ｌとのインターフェース回路の回路図、第４Ｂ図は
第４Ａ図に示した回路の１部の集積回路レイアウトを示
した平面図、第４Ｃ図は第４Ｂ図中４−４線に沿った断
面図、第５図は本発明のマイクロプロセッサ集積回路の
し、シフタの内の１つに使用したフリップフロップ回路
の回路図、第５Ａ図は第５図の回路の動作を理解する上
１有用な波形線図、第６図は本発明のマイクロプロセッ
サ集積回路に使用した高速フリップフロップ回路の回路
図、第６Ａ図は第６図の回路に対応した集積回路レイア
ウトの平面図、第６Ｂ図は第６図及び第６Ａ図に示した
回路の動作を理解する上マ有用な波形線図、 第７図及
び第８図は夫々第１Ａ図に示したブロック線図の１部の
回路図、第７Ａ図及び第８Ａ図は夫々第１図及び第８図
に示した回路の動作を理解する上マ有用な波形線図、第
９図は本発明のマイクロプロセッサに用いたＰＬＡ回路
の回路図、第１０図は本発明のマイクロプロセッサ集積
回路に用いたマスタースレーブ・フリップフロップ回路
の回路図、第１０Ａ図は第１０図の回路の動作を理解す
る上１有用な波形線図、第１１図は第１１Ａ図と第１１
Ｂ図との関係を示す説明図、第１１Ａ図及び第１１Ｂ図
は本発明のマイクロプロセッサ集積回路に用いたサイク
ルカウンタを部分的にブロック１文部分的に論理記号で
示した各回路図、第１２ｒｇＪは第１１Ａ図及び１ｌｌ
Ｂ図に示したサイクルカウンタの１部の論理回路図、で
ある。 （符号の説明） １００：データノソスユニット １０２：ｆｉ報バ
バス１１０演算論理ユニット（ＡＬＵ） １１２ ニブ
ログラムカウンタ１１４：インクリメンタ １
１６：バスレジスタマルチプレクサ１２０：バスレジス
タ １３２：ソー７・マルチプレクサ１３４
ニア’ステイネ−ジョン・マルチプレクサ１４８ニジフ
タ １５０：ステータスレジスタ１５８
：バスマルチプレクサ １６２ ： ５ビットカウ
ンタ１６６：レジスタファイル １８０：３状態
バッファ２００：制御ユニット ２０６：ＰＬ
Ａ３００：タイミングユニット 特許出願人 フェアチアイルド カメラ アンドイ
ンストルメント コ−２レーション図面の浄書（内容
に変更なし） ＦＩＧ、４Ｂ ＳａＲ ＦＩＧ、６ ＦＩＧ、６Ａ すｌ Ｊｕｌ） ＩＩＪ６
ＦＩＧ、ＩＯ Ｃ＼
Claims (1)
- 【特許請求の範囲】 １、演算論理ユニット及び前記演算論理ユニット用のデ
ータパス内のサイクルカウンタを有するマイクロプロセ
ッサ集積回路において、前記カウンタはリップルダウン
カウンタとして動作すべく順次に相互接続された複数個
のフリップフロップ回路を有し、前記フリップフロップ
回路の連続したものの内各一対の最初のものの出力端子
を前記対の他方のものの２つの入力端子に接続し夫等に
２つのクロック入力信号を供給することを特徴とする回
路。 ２、上記第１項において、前記カウンタを、少なくとも
１つの一定な所定値に設定させる手段を設けたことを特
徴とする回路。 ３、上記第１項又は第２項において、前記カウンタを、
前記マイクロプロセッサ集積回路によって操作可能な動
作に応じ可変値に設定可能な手段を設けたことを特徴と
する回路。 ４、上記第１項乃至第３項の何れか１項に おいて、前記カウンタの内容を前記演算論理ユニットへ
供給する手段を設けたことを特徴とする回路。 ５、上記第１項乃至第４項の何れか１項に おいて、前記カウンタが前記複数個のフリップフロップ
回路内に記憶可能な最大値にセットされるとセットされ
、次いで最初のカウント信号が前記カウンタに供給され
るとクリアされるラッチを設けたことを特徴とする回路
。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16760780A | 1980-07-11 | 1980-07-11 | |
| US06/167,614 US4396980A (en) | 1980-07-11 | 1980-07-11 | Combined integrated injection logic and transistor-transistor logic microprocessor integrated circuit design |
| US167607 | 1980-07-11 | ||
| US167614 | 1988-03-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253462A true JPS63253462A (ja) | 1988-10-20 |
Family
ID=26863319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309290A Pending JPS63253462A (ja) | 1980-07-11 | 1986-12-27 | マイクロプロセツサ集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS63253462A (ja) |
| DE (1) | DE3125592A1 (ja) |
| GB (1) | GB2080583B (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748152A (en) * | 1980-07-11 | 1982-03-19 | Fairchild Camera Instr Co | Microprocessor integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676713A (en) | 1971-04-23 | 1972-07-11 | Ibm | Saturation control scheme for ttl circuit |
| US3771095A (en) | 1972-12-21 | 1973-11-06 | Ibm | Monolithic integrated circuit resistor design for optimum resistor tracking |
| DE2442011C3 (de) | 1974-09-03 | 1978-09-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schieberegister für zwei Schieberichtungen |
| DE2805217C3 (de) | 1978-02-08 | 1980-11-20 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte I2 L-Schaltung fur ein Zweiphasen-Schieberegister |
-
1981
- 1981-06-12 GB GB8118135A patent/GB2080583B/en not_active Expired
- 1981-06-30 DE DE19813125592 patent/DE3125592A1/de not_active Ceased
-
1986
- 1986-12-27 JP JP61309290A patent/JPS63253462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748152A (en) * | 1980-07-11 | 1982-03-19 | Fairchild Camera Instr Co | Microprocessor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2080583B (en) | 1985-01-09 |
| GB2080583A (en) | 1982-02-03 |
| DE3125592A1 (de) | 1982-05-27 |
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