KR900001119B1

KR900001119B1 - 스위치 구동형 클럭 전환회로

Info

Publication number: KR900001119B1
Application number: KR1019870009010A
Authority: KR
Inventors: 전우진
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-08-18
Filing date: 1987-08-18
Publication date: 1990-02-27
Also published as: KR890004223A

Abstract

내용 없음.

Description

스위치 구동형 클럭 전환회로

제1도는 본 발명의 회로도.

제2도는 제1도 주요부의 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

10 : 클럭 발생부 20 : 제어신호 발생부

30 : 인에이블신호 발생부 40 : 클럭스위칭부

F₁-F₄: D 플립플롭 G₁-G₆: 논리게이트

I₁-I₆: 인버터 11, 12 : 주파수 발생기

13 : 클럭 발생기

본 발명은 스위치 구동형 클럭 전환회로에 관한 것으로 특히 퍼스널 컴퓨터의 중앙처리장치에 공급되는 클럭을 두가지로 전환하여 사용할 수 있도록 한 것이다.

현재 IBM PC/XT 호환 기종 또는 동등 레벨의 퍼스널 컴퓨터에 있어서 고속의 중앙처리장치를 채용하는 기종의 증가추세에 있다. 그러나 고속의 중앙처리장치를 채용할 시에는 속도의 차에 의하여 호환성에 문제가 발생하였다. 본 발명의 목적은 상기한 문제점을 해결하기 위하여 중앙처리장치가 두가지의 속도를 갖도록 하므로써 속도에서 호환성을 유지할 수 있는 클럭 전환회로를 제공하고자 하는 것이다.

일반적으로 퍼스널 컴퓨터의 클럭을 전환하는 방식에는 소프트웨어에 의한 전환과 하드웨어에 의한 전환의 두가지 방식이 있으며, 전자는 소프트웨어적으로 입출력포트에 데이터를 출력하므로써 클럭을 전환하도록 제어하는 것이고, 후자는 하드웨어적으로 스위치를 이용하여 신호를 전환하는 방식이다.

본 발명은 상기한 후자의 하드웨어적 전환방식을 채택하여 중앙처리장치의 속도를 좌우하는 클럭을 두가지로 전환하여 사용할 수 있도록 한 것으로, 클럭전환을 제어할 수 있는 제어회로를 TTL 집적회로로 구성함으로써 본 발명의 목적을 달성하도록 한다.

이하 첨부된 도면에 의하여 본 발명을 상세히 설명한다. 제1도는 본 발명의 회로도로서 클럭발생부(10)와, 제어신호발생부(20)와, 인에이블신호 발생부(30)와, 클럭스위칭부(40)의 블럭으로 구분된다. 클럭 발생부(10)는 주파수 발생기(11, 12)와 클럭발생기(13)와 인버터(I₁, I₂)와 저항(R₃)과 콘덴서(C₁)의 다이오우드(D₁)에 대응하는 것으로, 클럭발생기(13)는 8284A로서 제어입력단자(

)가 하이레벨이면 입력단자(EFI)로 입력되는 24MHz의 클럭이 3분주되어 클럭단자(CLK)로 출력되고, 제어입력단자(

)가 로우레벨이면 입력단자(X)로 입력되는 14.3MHz의 클럭이 3분주되어 클럭단자(CLK)로 출력되며, 클럭동기단자(CSYNC)가 로우레벨로 되면 클럭단자로 클럭신호를 출력하고 하이레벨로 되면 클럭발생기(13) 내부의 3분주 회로가 리세트되어 클럭단자로 클럭신호를 출력하지 않게되며, 리세트 입력단자(RES)에는 전원으로부터 저항(R₃)과 콘덴서(C₁)와 다이오우드(D₁)에 의해 발생되는 신호가 인버터(I₁, I₂)로 연결된 버퍼를 통해 입력되어진다. 클럭 스위칭부(40)는 스위치(SW)와 플립플롭(F₄) 및 저항(R₁,R₂)에 대응하는 것으로, 접지된 스위치(SW)가 고속단자(H)와 접속단자(N)에 스위칭됨으로써 플립플롭(F₄)의 프리세트단자(PR)와 클리어단자(CLR)에 로우레벨신호를 인가하여 출력단자(Q)를 통하여 출력신호를 제어신호 발생부(20)와 인에이블신호 발생부(30)로 동시에 인가하도록 구성한 것으로써, 플립플롭(F₄)은 스위치(SW)의 절환시 발생하는 채터링을 방지하여줌과 동시에 출력단자(Q)로 클럭 스위칭신호를 발생하여 제어신호 발생부(20)와 인에이블신호 발생부(30)로 인가하도록 연결된다.

인에이블신호 발생부(30)는 논리게이트(G₄-G₆)와 인버터(I₁,I₂)와 저항(R₄,R₅) 및 콘덴서(C₂,C₃)에 대응하는 것으로, 낸드게이트(G₄)의 입력단에는 클럭스위칭부(40)의 출력신호와 상기한 클럭스위칭부(40)의 출력신호를 인버터(I₄)에서 반전하여 적분기(R₄,C₂)를 통과한 신호가 입력되도록 구성하여 상기한 클럭스위칭부(40)의 출력신호가 로우레벨에서 하이레벨로 변할 때 낸드게이트(G₄)로부터 일정한 펄스폭의 로우레벨 신호를 출력하도록 하고, 또한 낸드게이트(G₅)의 입력단에는 상기한 낸드게이트(G₄)와 동일하게 구성하며 입력신호에 있어서는 클럭스위칭부(40)의 출력신호를 인버터(I₆)에 의해 반전하여 인가함으로써 클럭스위칭부(40)의 출력신호가 하이레벨에서 로우레벨로 변할 때 낸드게이트(G₅)의 출력단으로 일정한 로우레벨 펄스폭을 갖는 신호를 출력하도록 한다. 따라서 앤드게이트(G₆)은 클럭스위칭부(40)의 출력신호가 변할대 일정한 펄스폭을 갖는 로우레벨 신호를 출력하게 되며, 상기한 펄스폭은 저항과 콘덴서(R₄와 C₂,R₃와 C₃)로 구성되는 적분기의 시정수에 의해 결정된다.

제어신호 발생부(40)는 플립플롭(F₁-F₃)과 논리게이트(G₁-G₃)와 인버터(I₃, I₇)와 저항(R₃)과 콘덴서(C₄)에 대응하는 것으로, 메모리 독출신호(MEMR)는 플립플롭(F₂)의 클럭단자로 인가되도록 연결하고 인에이블 신호 발생부(30)의 출력신호를 플립플롭(F₂)의 입력단자(D)로 인가하도록 연결하여 플립플롭의 출력신호(Q)를 앤드게이트(G₂)에서 클럭발생기(13)의 클럭신호와 논리곱하여 앤드게이트(G₂)의 출력신호를 클럭발생기(13)의 클럭동기단자(CSYNC)와, 플립플롭(F₃)의 클럭단자와, 낸드게이트(G₃)의 입력단자로 인가하도록 연결한다. 플립플롭(F₃)와 입력단자(D)에는 클럭스위칭부(40)의 출력신호가 인가되고 플립플롭(F₃)의 출력신호는 클럭발생기(13)의 제어입력단자(

)로 인가되도록 연결하고, 낸드게이트(G₃)의 출력신호는 플립플롭(F₁)의 클럭단자로 인가되도록 연결하여 이때 낸드게이트 입력단에 구성된 적분기(C₄, R₆)의 시정수는 상기한 인에이블신호 발생부(30)에서의 적분기의 시정수보다 짧은 지연시간을 갖도록 구성된다. 또한 플립플롭(F₁)은 인에이블신호 발생부(30)의 출력신호에 의해 클리어되고, 플립플롭(F₂)은 앤드게이트(G₉)를 통한 플립플롭(F₁)의 반전출력단자(

)신호에 의해 클리어되며, 플립플롭(F₃)은 인버터(I₃)를 통한 클럭 발생기(13)의 리세트 출력단자(RESET)신호에 의해 클리어되도록 각각 연결 구성된다.

상기한 구성을 갖는 본 발명회로의 전반적인 동자을 첨부된 제2도의 타이밍 챠트를 참조하여 설명한다.

우선 스위치(SW)가 고속단자(H)로 연결되어 클럭발생기(13)의 클럭단자로 고속의 클럭이 출력되고 있을 때 스위치(SW)를 정속단자(N)로 절환하면, 플립플롭(F₄)의 출력신호는 하이레벨에서 로우레벨로 변하게 되어 인이에블신호 발생부(30)로 인가된다. 따라서 낸드게이트(G₄)의 출력이 하이레벨을 유지하고 낸드게이트(G₅)의 출력은 하이레벨을 유지하다가 일정한 로우레벨 펄스폭을 갖는 신호를 출력하여, 상기 두 신호는 앤드게이트(G₆)에서 논리곱되어 앤드게이트(G₆)의 출력단자에 로우레벨 펄스폭을 갖는 신호(1)를 출력시킨다. 상기한 출력신호(1)는 플립플롭(F₁)의 클리어단자와 플립플롭(F₂)의 입력단자(D)로 인가되고, 이때부터 플립플롭(F₂)은 클럭단자로 인가되는 메모리 독출신호(MEMR)를 기다리다가 메모리 독출신호(MEMR)의 상승에 쥐에서 입력단자에 가해져있던 하이레벨 신호를 출력하게 된다. 상기한 플립플롭(F₂)의 출력신호(3)는 앤드게이트(G₂)에서 클럭발생기(13)의 클럭(CLK)신호와 논리곱되어 출력신호(4)를 플립플롭(F₃)의 클럭단자와, 클럭발생기(13)의 클럭동기단자(CSYNC)와, 낸드게이트(G₃)의 입력단자로 인가하도록 한다. 따라서, 클럭발싱기(130의 클럭동기단자(CSYNC)로 하이레벨 신호가 인가되어 클럭발생기(13) 내부의 클럭 3분주 회로가 리세트되어 클럭단자(CLK)로부터 출력신호가 출력되지 않도록 함과 동시에, 앤드게이트(G₂)의 출력신호(4)는 플립플롭(F₃)의 클럭단자로 인가되어 플립플롭(F₃)의 입력단자(D)에 입력되어 있던 로우레벨 신호(6)를 플립플롭(F₃)의 출력단자를 통하여 제어입력단자(

)로 인가함으로써 클럭발생기(13)의 클럭단자(CLK)에는 입력단자(X)로 인가되는 14.3MHz의 주파수 신호가 3분주되어 출력된다. 또한 앤드게이트(G₂)의 출력신호(4)는 낸드게이트(G₃)의 입력단으로 인가되어 적분기(C₄, R₆)의 시정수에 발생하는 로우레벨의 낸드게이트(G₃) 출력신호(5)를 플립플롭(F₁)의 클럭단자로 인가함으로써 플립플롭(F₁)의 반전출력단자(

) 신호(2)를 로우레벨로 만들어 앤드게이트(G₁)를 통하여 플립플롭(F₂)의 클리어단자로 인가하여, 앤드게이트(G₂)의 출력신호(4)를 로우레벨로하여 클럭발생기(13)의 클록동기단자(CSYNC)로 인가함으로써 클럭발생기(13) 내부의 3분주회로를 동작시킨다. 그러나 이때 제어입력단자(

)는 이미 하이레벨에서 로우레벨로 바뀌어진 상태이므로 입력주파수 신호는 입력단자(EFI)로 들어오는 24MHz신호로부터 입력단자(X)로 들어오는 14.3MHz로 바뀌어 클럭발생기(13)의 클럭단자(CLK) 출력도 역시 8MHz에서 4.77MHz로 바뀌게 된다.

한편, 상기한 동작설명과 반대로 클럭스위칭부(40)의 스위치(SW)가 정속단자(N)로부터 고속단자(H)로 스위칭 될 때에도 본 발명회로의 동작은 상기한 고속단자(H)로부터 정속단자(N)의 스위칭 동작과 동일한 과정으로 동작되어진다.

이상과 같은 본 발명 회로에 의하면 컴퓨터의 중앙처리장치에 있어서 고속과 정 속의 두가지 속도를 전환하여 사용할 수 있는 클럭 전환회로를 제공할 수 있다.

Claims

스위치의 절환에 의해 중앙처리장치의 클럭 속도를 전환하는 하드웨어적 클럭 전환회로에 있어서, 스위치(SW)의 절환에 의해 플립플롭(F₄)의 출력신호 레벨을 변화출력토록 구성된 클럭스위칭부(40)와, 상기한 클럭스위칭부(40)의 출력신호레벨이 변화할때의 에쥐검출신호를 출력하도록 인버터(I₄-I₆)와 적분기(R₄와 C₂, R₅와 C₃)와 논리게이트(G₄-G₆)로 구성된 인에이블신호 발생부(30)와, 상기한 인에이블신호 발생부(30)의 출력신호를 플립플롭(F₁)의 클리어(CLR)단자로 인가하고 동시에 플립플롭(F₂)의 입력단자(D)로 인가하여 메모리독출신호(MEMR)를 플립플롭(F₂)의 클럭단자로 인가하여, 플립플롭(F₁)의 출력신호와 클럭발생기(13)의 클럭신호를 앤드게이트(G₂)에서 논리합하고, 앤드게이트(G₂)의 출력신호를 클럭발생기(13)의 클럭동기단자(CSYNC)와 낸드게이트(G₃)의 입력단과 플립플롭(F₂)의 클럭단자로 인가하여, 플립플롭(F₃)에서는 입력단자(D)로 입력되는 클러스위칭부(10)의 출력신호를 클럭발생기(13)의 제어입력단자(
)로 인가하고, 낸드게이트(G₃)는 인버터(I₇)와 입력단의 적분기(C₄, R₆)에 의해 발생되는 출력신호를 플립플롭(F₁)의 클럭단자로 인가하여 플립플롭(F₁)의 반전 출력단자 신호가 앤드게이트(G₁)를 통하여 플립플롭(F₂)을 클리어시키도록 연결구성되는 제어신호 발생부(20)와, 상기한 제어신호 발생부(20)의 앤드게이트(G₂)와 플립플롭(F₃)의 출력신호에 의해 주파수 발생기(11, 12)로부터 입력되는 두 개의 주파수신호를 클럭발생기(13)의 클럭단자(CLK)로 출력하는 클럭발생부(10)로 이루어지는 것을 특징으로 하는 스위치 구동형 클럭 전환회로.