KR940004257Y1 - 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로 - Google Patents

디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로 Download PDF

Info

Publication number
KR940004257Y1
KR940004257Y1 KR2019890001912U KR890001912U KR940004257Y1 KR 940004257 Y1 KR940004257 Y1 KR 940004257Y1 KR 2019890001912 U KR2019890001912 U KR 2019890001912U KR 890001912 U KR890001912 U KR 890001912U KR 940004257 Y1 KR940004257 Y1 KR 940004257Y1
Authority
KR
South Korea
Prior art keywords
circuit
terminal
flip
flop
stop
Prior art date
Application number
KR2019890001912U
Other languages
English (en)
Other versions
KR900016091U (ko
Inventor
김용덕
Original Assignee
대우전자 주식회사
김용원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대우전자 주식회사, 김용원 filed Critical 대우전자 주식회사
Priority to KR2019890001912U priority Critical patent/KR940004257Y1/ko
Publication of KR900016091U publication Critical patent/KR900016091U/ko
Application granted granted Critical
Publication of KR940004257Y1 publication Critical patent/KR940004257Y1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)
  • Microcomputers (AREA)

Abstract

내용 없음.

Description

디.램(D. RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로
제1도는 본 고안의 회로도.
제2도의 (a)(b)(c)(d)(e)는 각 단의 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 정지신호 발생회로 2-2-2 : D 플립플롭회로
3 : 재생 주소 카운터(refresh address counter) 회로
4 : 버퍼(Buffer) 회로 5 : 분주회로
6 : 로우 주소 스토로브(row address strobe) 회로
7 : 중앙처리장치(CPU) 8 : 디. 램(D. RAM)
R : 저항 SW : 푸쉬(Push) 스위치
INV : 인버터(Inverter) C : 콘덴서
본 고안은 디. 램(D. RAM)을 사용하는 퍼스널 컴퓨터등 마이크로 프로세스를 이용한 제품에서 프로그램의 실행을 중지하기 위한 회로에 관한 것으로서, 특히 프로그램의 진행을 하드 웨어(hard ware)적으로 필요한 시간동안 강제 정지시킬 수 있도록 한 디. 램(D. RAM)을 사용하는 퍼스널 컴퓨터의 프로그램 진행 정지 회로에 관한 것이다.
일반적으로 컴퓨터에 사용되는 중앙처리장치(CPU)는 내부 명령에 의해 소프트 웨어(Soft Ware)적으로 프로그램의 실행을 정지시키는 기능이 있지만 프로그램이 모두 이러한 기능을 제공하지 않으며 또한 하드 웨어(hard ware)에 의한 시스템 정지 기능은 더욱 제공되지 않고 있다.
따라서 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로 중앙처리장치(CPU)의 BUSREQ(Bus Request : 버스 요구 모드) 기능을 이용하여 프로그램의 강제 정지시킬 수 있는 회로와 이의 버스 인식(BUSACK) 시간동안 디. 램(D. RAM)에 메모리를 재생하기 위한 재생 주소 카운터 회로와 출력 신호를 나누는 분주회로 그리고 주소 스트로브(address strobe)회로 및 버퍼회로를 중앙 처리장치에 상호 연결 구성함으로서 컴퓨터의 프로그램 실행을 하드웨어 적으로 사용자의 필요한 시간동안 강제 정지시킬 수 있는 기능을 제공하는데 본 고안의 목적이 있는 것이다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제1도에서와 같이 전원(Vcc)단에 저항(R)과 콘덴서(C)를 직렬 연결하고 상기 저항(R)에는 정지스위치(SW)와 인버터(INV)를 접속하며 이의 출력을 D 플립플롭회로(2)의 클럭(CK1)단자에 연결한 정지신호 발생회로(1)를 구성하고 상기 정지 신호 발생회로(1)의 신호를 출력하는 D 플립플롭(2) Q1단자에 중앙처리장치(7)의 BUSREQ단에 접속되도록 하며 중앙처리장치(7)에서 인가되는 클럭(CLK) 신호를 알맞게 나누는 분주회로(5)의 D 플립플롭회로(2-2) 클럭단자(CK3)를 연결하고 Q2단과 데이타(D2) 단자축에는 로우 주소 스트로브회로(6)를 거쳐 디램(8)에 접속함과 동시에 상기 로우 주소 스트로브회로(6)의 일측단에는 버퍼회로(4)와 재생 주소 카운터회로(3)를 연결하여, 또한 다른 D 플립플롭(2-1)의 Q2측에는 재생 주소 카운터회로(3)를 접속되도록 하고 이의 출력을 버퍼회로(4)를 통하여 중앙처리장치(7)에 연결하는 한편, 중앙처리장치(7)의 리세트(reset) 신호를 분주회로(5)의 D 플립플롭회로(2-1)(2-2)의 클리어(CLR)단에 인가되도록 한 D. RAM을 사용하는 퍼스널 컴퓨터의 진행 정지 회로인 것이다.
상기와 같은 구성으로 이루어진 본 고안의 작용 및 효과를 설명하면 다음과 같다.
먼저 컴퓨터의 프로그램 진행을 정지시키기 위하여 푸쉬스위치(SW)를 온(on) 상태로 접속하게 되면 전원(Vcc)이 저항(R)과 동작스위치(SW)를 통해 접지되어 인버터(INV)에는 “로우(LOW)” 신호가 인가된다.
따라서 인버터(INV)의 출력은 “하이(High)”로 반전되어 플립플롭(2)의 클럭신호로 사용됨으로 Q1단자에서 중앙처리장치(7)의 BUSREQ단자에 요구 모드 신호로서 입력되어 진다.
그러므로 중앙처리장치(7)에서 요구 모드 신호를 인가받으면 제2도의 (a)와 같은 클럭 펄스가 분주회로(5)의 D플립플롭(2-2)에 출력되어져 최초 클럭 신호를 1/2로 분주되며, (제2도의 (b)) 이러한 펄스는 Q3에서 플립플롭(2-1)에 재차 인가됨으로서 결국 중앙처리장치(7)에서 출력되는 클럭 펄스를 1/4로 분주(제2도의 (c))하여 재생 주소 카운터회로(3)에 입력되도록 한다.
여기에서 클럭을 1/4로 분주하는 이유는 프로그램 진행을 중지시키는 시간이 길어질 경우 D. RAM에 메모리 되어진 내용이 소멸될 수 있는 우려가 발생할 수 있으므로 일정간격(시간)으로 기억된 데이타가 지워지지 않도록 동일한 신호를 입력해 주어야 하므로 결국 1/4로 분주된 클럭은 D. RAM에 일정 간격으로 신호를 인가하기 위한 것이다.
한편 정지신호발생회로(1)의 D플립플롭(2)에서 출력되는 신호가 중앙처리장치(7)의 BUSREQ단자에 인가되면 버스 인식 신호(BUSACK)가 버퍼회로(4)와 재생 주소 카운터회로(3) 및 로우 어드레스 스트로브(6)에 인가되어 모두 동작 상태를 만들게 되며 따라서 재생 주소 카운터 회로(3)는 분주회로(5)에서 1/4로 분주된 클럭을 카운터하고 버퍼회로(4)를 통하여 메모리의 어드레스에 인가됨으로서 D. RAM의 소멸을 방지할 수 있다.
또한 로우 스트로브회로(6)는 중앙처리장치(7)로 부터 버스 인식 신호에 의해 D. RAM에 펄스가 인가되는 시간을 부여하기 위한 것으로 제2도의 (d)도와 같은 파형이 출력되어 재생 주소 카운터회로(3)에서 출력되는 신호의 시간과 맞게 설계되어 있어 D. RAM에 데이타 신호가 인가되도록 한 것이다.
도면(e)에서 보는 바와 같이 재생 주소(Refresh Address)가 안정되었을 때 로우 주소 스트로브(Low Address Strobe)가 떨어져서 어드레스를 어세스(Access)하게 된다.
한편 프로그램의 진행이 정지되어 있는 상태에서 다시 진행을 계속시킬 경우에는 푸쉬 스위치(SW)를 한번 더 누르면 D 플립플롭(2)의 출력이 하이(High)가 되어 중앙처리장치(7)의 단자에 인가되지 않게 되므로 프로그램 진행을 계속하게 되는 것이다.
이상에서 상술한 바와 같이 작용하는 본 고안은 D. RAM을 사용하는 퍼스널 컴퓨터등 마이크로프로세서를 이용한 제품에서 프로그램의 진행을 하드 웨어적으로 강제 정지시킬 경우 중앙처리장치(7)의 BUSREQ에 정지신호를 인가하기 위한 정지신호 발생회로(1)와 정지시키는 시간동안 D. RAM에 기억된 내용에 소멸되지 않도록 재생 신호를 인가하기 위한 재생 주소 카운터회로(3)를 구성하고 BUSREQ에 재생 신호를 입력할 때 시간을 설정하는 로우 어드레스 스트로브 회로(3)를 중앙처리장치(7)의 어드레스 버스에 상호 연결되게 함으로서 하드웨어적으로 프로그램의 진행을 정지시킬 수 있는 유용한 고안인 것이다.

Claims (1)

  1. 전원(Vcc)단에 저항(R)과 콘덴서(C)를 직렬 연결하고 상기 저항(R)단에는 푸쉬 스위치(SW)와 인버터(INV)를 접속하며 이의 출력을 D 플립플롭회로(2)의 클럭(CK1)단자에 연결한 정지신호 발생회로(1)를 구성하고 상기 정지신호 발생회로(1)의 신호를 출력하는 D 플립플롭(2) Q1단자에 중앙처리장치(7)의 BUSREQ 단에 접속되도록 하며 중앙처리장치(7)에서 인가되는 클록(CLK) 신호를 알맞게 나누는 분주회로(5)의 D 플립플롭(2-2) 클럭단자(CK3)를 연결하고 Q2단과 데이타(D2)단자측에는 로우 주소 스트로브회로(6)를 거쳐 디램(8)에 접속함과 동시에 상기 주소 스트로브회로(6)의 일측단에는 버퍼회로(4)와 재생 주소 카운터회로(3)를 연결하며, 또한 다른 D 플립플롭(2-1)의 Q2측에는 재생주소 카운터회로(3)를 접속되도록 하고, 이의 출력을 버퍼회로(4)를 통하여 중앙처리장치(7)의 어드레스 버스에 연결하는 한편, 중앙처리장치(7)의 리세트(Reset) 신호를 분주회로(5)의 D 플립플롭회로(2-1)(2-2)의 클리어(CLR)단에 인가되도록 한 것으로 프로그램의 진행을 하드 웨어(hard ware)적으로 강제 정지시킬 수 있도록 한 것을 특징으로 하는 D. RAM을 사용하는 퍼스널컴퓨터의 진행 정지회로.
KR2019890001912U 1989-02-23 1989-02-23 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로 KR940004257Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019890001912U KR940004257Y1 (ko) 1989-02-23 1989-02-23 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019890001912U KR940004257Y1 (ko) 1989-02-23 1989-02-23 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로

Publications (2)

Publication Number Publication Date
KR900016091U KR900016091U (ko) 1990-09-03
KR940004257Y1 true KR940004257Y1 (ko) 1994-06-25

Family

ID=19283916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019890001912U KR940004257Y1 (ko) 1989-02-23 1989-02-23 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로

Country Status (1)

Country Link
KR (1) KR940004257Y1 (ko)

Also Published As

Publication number Publication date
KR900016091U (ko) 1990-09-03

Similar Documents

Publication Publication Date Title
US5117380A (en) Random number generator driven by independent clock pulses asynchronously with system clock pulses
US5483185A (en) Method and apparatus for dynamically switching between asynchronous signals without generating glitches
US5247655A (en) Sleep mode refresh apparatus
US5631592A (en) Pulse generation/sensing arrangement for use in a microprocessor system
JPH0545972B2 (ko)
US5313621A (en) Programmable wait states generator for a microprocessor and computer system utilizing it
KR940004257Y1 (ko) 디.램(D, RAM)을 사용하는 퍼스널 컴퓨터(Personal Computer)의 진행정지(Halt)회로
KR890001311B1 (ko) 다이나믹 메모리용 리프레시 생성기 시스템
KR960016809B1 (ko) 트리거 마스킹 기능을 갖는 트리거 신호 발생 회로
AU5394190A (en) Self timed register file
US4713813A (en) Logic analyzer
GB2041705A (en) Computer
US5325515A (en) Single-component memory controller utilizing asynchronous state machines
JPH03164824A (ja) スキャンニング装置
JP3011498B2 (ja) クロック生成回路
KR100246787B1 (ko) 디램 리프레쉬신호 발생장치
JPH0426987A (ja) ダイナミックランダムアクセスメモリ・コントローラ
KR930004590Y1 (ko) 리셋트 및 인터럽트 발생회로
KR900001119B1 (ko) 스위치 구동형 클럭 전환회로
KR920008544Y1 (ko) 노멀모드 및 스탠드바이 모드에서의 리프레쉬 신호 발생회로
KR940004258Y1 (ko) 재생(refresh) 기능을 갖는 중앙처리장치(CPU)의 프로그램 실행 속도 조절회로
JPS63276143A (ja) メモリアクセス応答回路
KR900004014Y1 (ko) 디램 리프레쉬 회로
JPS63104129A (ja) コンピユ−タの処理速度可変装置
KR930018352A (ko) 시스템 콘트롤라의 클럭 재발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19990601

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee