KR0138526B1 - 전자 필터, 신호 변환장치, 디지털 대 아날로그 변환기, 보청기 및 그 동작방법 - Google Patents

전자 필터, 신호 변환장치, 디지털 대 아날로그 변환기, 보청기 및 그 동작방법

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KR0138526B1
KR0138526B1 KR1019890004781A KR890004781A KR0138526B1 KR 0138526 B1 KR0138526 B1 KR 0138526B1 KR 1019890004781 A KR1019890004781 A KR 1019890004781A KR 890004781 A KR890004781 A KR 890004781A KR 0138526 B1 KR0138526 B1 KR 0138526B1
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메이나드 엔게브레손 에이.
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제이. 술리반 토마스
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리차드 제이 스톡커
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Abstract

내용 없음

Description

전자 필터, 신호 변환장치, 디지털 대 아날로그 변환기, 보청기 및 그 동작방법
제1도는 본 발명에 따른 전자필터를 포함한 본 발명의 보청기를 사용하고 있는 사용자의 그림이며, 일부에는 보청기가 단면도로 도시된다.
제2도는 제1도의 보청기의 측면도.
제3도는 발명의 두개의 칩을 가진 디지털 보청기에 대한 일부는 블록선도이며, 일부는 개략도인 다이어그램.
제4도는 제3도의 보청기에 대한 발명의 회로를 도시한 전자블록선도이다.
제5도는 종래의 FIR 필터구조에 대한 블록 다이어그램이다.
제6도는 제4도에서 발명의 적합한 필터를 제어하기 위한 논리회로를 일부는 블록선도로, 일부는 개략도로 나타낸 도면.
제7도는 피이드백 통로를 모방하기 위해 발명의 적합한 필터를 제어하기 위한 논리회로의 또다른 형성을 일부는 블록선도로, 일부는 개략도로 나타낸 도면.
제8도는 발명의 회로에서 일정한 퍼센티지 단위로 적응도를 도시한 계수 C대 계수번호의 그래프.
제9도는 선형의 적응 접근에서 일정한 증가분에서 적응도를 도시한 계수 C값 대 계수번호의 그래프.
제10도는 본 발명의 로그 필터-리미트-필터에 대한 블록선도.
제11도는 본 발명의 멀티플렉싱된 로그 멀티플라이 어큐뮬레이트 셀(multiply accumulate cell)(MLMAC)의 블록선도이며 제10도에 있는 여러개의 블록에 사용되는 도면.
제12도는 제10도에 사용된 본 발명의 하드 리미터회로에 대한 블록선도.
제13도는 본 발명에 의해 동작된 스위치 장치가 있는 커패시터 배열을 나타낸 개략도.
제14도는 본 발명중 로그 아날로그 대 디지털 및 디지털 대 아날로그의 신호변환장치를 일부는 블록선도로, 일부는 개략도로 나타낸 도면.
제15도는 본 발명의 ADC/DAC 변환장치를 작동시키기 위한 몇개의 발명의 작동방법을 도시한 공정도.
대응 참조 부호들은 여러개의 도면들을 통하여 대응하는 부분을 나타낸다.
본 출원은, M.P.O Connell 및 B.Zheug 등의 발명가중 A.M Engebretson에 의해 1988. 3. 23에 제출된 전자필터, 보청기 및 그 동작방법으로 대리인 정리번호 CID 5512, 출원 일련번호 172,266호 출원의 CIP 출원이다.
본 발명은, 일반적으로 전자 필터, 신호 변환장치, 디지털 대 아날로그 변환기 및 그 동작방법에 관한 것이다.
보청기 및 공개석상의 연설을 위한 시스템과 같은 전기음향 장치에의 적용이 또한 논의된다.
일반적으로 본 발명의 범위를 제한하지 않는 상태에서, 본 발명의 배경은 그것이 보청기에 적용되는 실시예를 목적으로 기술된다. 연설 및 다른 소리를 듣고 그것을 충분히 잘 이해하는데 대한 인간의 능력은, 직업 및 많은 다른 일상생활의 행동에서 대단히 중요하다. 잘 듣지 못하는 사람의 청각 장애를 보완 또는 향상시키고자 하는 보청기의 개발은, 결과적으로 그러한 사람들에 대해서 뿐만 아니라, 크게는 공동체에 대해서도 중요하다.
전자식 보청기와 그 작동방법이, 엔게브렐손(여기에서 발명가), 몰리(여기에서 발명가) 및 포펠카에 의해 공동 양도된 미합중국 특허 4,548,082호에서 논의되고 있으며, 따라서 또한 그것은, 본 발명이 사용될 수 있는 전자장치의 일 실시예로써 여기에 통합되어진다.
본 발명가들 중의 한 사람(몰리)에 의한 전자 보청기의 문제점에 있어서의 일 항목은, 문헌 IEEE Potentials 1987년 2월호 제32∼35면에 게재된 주파수 장벽의 파괴(Breaking the frequency barrier)이다. 문헌Electronics Letters의 756∼48(1971)에 엔. 지이. 킹스베리 등에 의해 발표된 로그연산을 이용한 디지털 필터링(Digital Filtering Using Logarithmic Arithmetic)은, 로그를 가산함에 의하는 그리고 가산 및 감산을 행하기 위해 읽기 전용 메모리를 사용함에 의하는 곱셈에 대해 논의하고 있다. 로그 아날로그 대 디지털 및 디지털 대 아날로그 변환이 언급된다.
문헌 IEEE Transactions on Instrumentation and Measurement의 1971년 2월호에 이이. 제이. 듀크(E. J. Duke)에 의해 발표된 RC 로그 아날로그 대 디지털(LAD)의 변환(RC Logarithmic Analog-to-Digital(LAD) Convertion)은, 변환에 RC 회로 접근 방식을 활용하고 있다.
문헌 IEEE J. Solid-State circuits의 1975 SC-10권, 제379∼385면에 게재된 알. 이이. 수아레즈(R. E. Suarez) 등에 의하여 발표된 총-MOS 전하 재분배 아날로그 대 디지털의 변환기술-2부(All-MOS Charge Resistribution analog-to-Digital Convertion Techiques-PartⅡ)는, 디지털 워드에서 각 비트의 선형변환을 위한 두 커패시터의 연속적인 근사기법을 기술하고 있다.
모우저의 미합중국 특허 제4,187,413호는, 유한 임펄스 응답식(FIR) 필터를 가지는 보청기를 기술하며, 시간 다중화(time multiplexed) 구성에서 단지 하나의 곱셈기만을 사용하여도 구현 가능하다고 주장하고 있다.
스테이저의 미합중국 특허 제4,508,940호는, 각각이 복수의 병렬채널들을 갖는 샘플링된 데이터 아날로그 회로에 기초하는 보청기를 제시하고 있는 바, 각각의 채널들은, 대역필터, 음량제어를 갖는 제어 이득 증폭기 및 비선형 신호 처리 및 대역필터용 회로들을 포함한다. 종래에는 보청기내의 마이크로폰이 외부 소리로부터 전기적 출력을 발생시켰다. 보청기내의 증폭회로는, 마이크로폰에 잡힌 소리에 대응하는 전기적 출력의 필터링된 변형음을 제공한다. 필터링은, 증폭회로의 고유특성에 기인될 수 있거나 또는 의도적으로 도입될 수 있다. 보청기의 증폭 및 필터링된 출력은, 보청기 사용자의 귀로 소리를 방출시키도록 전기적으로 구동되는 리시버에 공급된다(보청기 분야에 있어서, 리시버는 확성기 또는 다른 전자음향 변환기와 유사한 전자 소자의 이름이다). 이 리시버에 의해 방출된 소리의 일부는, 마이크로폰으로 되돌아와서, 마이크로폰의 전기적 출력에 피이드백 분을 가산한다. 이 피이드백은 보청기에 의해 증폭되고, 종종 울림과 찍찍거림이, 끊임없는 순환성 피이드백 과정에서 일어난다.
상기 공동 양도된 미합중국 특허 제4,548,082호에 기술된 바와 같이, 복잡미묘한 수행 특성을 갖는 보청기의 상업적 실시가능성은, 총 전력소비가 수 밀리와트를 초과하지 않는 전자회로가 현실화될 수 있다는 전제에 강하게 의존되어 있다. 신호변환 및 증폭을 위해 요구되는 그리고 수많은 회로들에 의해 요구되는 전력뿐만 아니라, 소망의 주파수 선택성 응답을 형성하는데 사용되는 그리고 필터링을 구현하는데 요구되어지는 신호처리에 대한 계산상의 내부적 특성이 주어진다면, 이것은 극히 어려운 일이다. 불과 몇백 마이크로 와트만이 실시 가능한 보청기에서 필터링 등으로 유용하다.
복잡미묘한 실행의 필요조건은, 거대한 계산상의 번거로움을 의미한다. 초당 수백만의 산술계산이 복잡미묘한 보청기에서 아마 필요로 되어질 것이라 확신한다. 일반적으로 말해서, 전자회로는, 기본적 개량이 발견될 수 없는 한, 실행이 증가함에 따라 더 많은 전력을 소비한다.
본 발명의 목적은, VLSI와 저 전력 제한조건에 적합한 복잡미묘한 특성을 제공할 수 있는 개선된 전자필터, 전자신호변환장치, 보청기 및 그 동작방법들을 제공하는 것이며; 일반적으로 전자장치를 개선하는데 사용할 수 있는 새로운 회로의 부-조합(subcombinations)들을 제공하는 것이며; 더욱이, 울림과 찍찍거림의 바람직하지 못한 피이드백을 실질적으로 방지하는, 개선된 전자필터, 전자신호 변환장치, 보청기 및 그 방법들을 제공하는 것이며; 확실하고 소형이며, 경제적인, 개선된 전자필터, 전자신호 변환장치, 보청기 및 기타 장치들을 제공하는 것이다.
일반적으로, 본 발명의 한 형태는, 전자신호를 필터링하기 위한 전자필터이다. 신호처리회로망은, 그 안에 필터 파라미터의 전기적 표시들(representations)을 저장하기 위해 필터 스테이지들과 결합된 각각의 회로 및 직렬로 접속되는 입력 및 출력을 갖는 일련의 필터 스테이지들의 열을 갖는, 로그 필터를 포함한다. 상기 필터 스테이지들은, 필터링될 전기적 신호에 필터 파라미터의 전기적 표시를 각각 더하기 위한 그리하여 한 세트의 필터합 신호를 생성하기 위한 회로를 포함하고 있다. 최소한 상기 필터 스테이지들 중의 하나는, 그 필터 스테이지용 필터합 신호와, 또다른 필터 스테이지의 출력으로부터의 신호를 결합함에 의해, 그것의 출력시에 실질적으로 로그 형태로 필터신호를 생성하기 위한 회로망을 포함하고 있다. 상기 신호처리회로망은 중간 출력신호를 생성하고, 신호처리회로에 접속된 멀티플렉서는 필터링된 상기 전기신호로서 중간 출력신호를 멀티플렉싱하여 로그 필터가 로그 프리이필터(prefilter)와 로그 포스트필터(postfilter)로서 동작하도록 한다.
일반적으로, 본 발명의 다른 형태는, 전기적 신호를 필터링하기 위한 전자필터로서, 전기적 신호에 응답하는 필터 스테이지의 열을 포함하며, 직렬로 여러개의 입력 및 출력을 가진다. 저장회로망은 필터 스테이지용 필터 파라미터의 전기적 표시들을 저장한다. 상기 필터 스테이지들의 열은, 첫번째 필터 스테이지로부터 마지막 필터 스테이지까지 필터 스테이지의 상기 열을 통하여 신호를 필터링하며 그후 필터링된 신호 출력을 생성하기 위해 마지막 필터 스테이지부터 첫번째 필터 스테이지까지의 상기 필터 스테이지들의 상기 열을 통하여 역으로 신호를 필터링하는 회로망을 포함한다.
일반적으로, 본 발명의 또다른 형태는, 입·출력과 함께 직렬로 된 필터 스테이지들의 열을 갖는 논리적 필터와, 필터계수들의 로그치에 대응하는 필터 파라미터들의 전기적 표시들을 저장하기 위해 필터 스테이지들과 결합된 각각의 회로망을 포함하며; 전기적 신호를 필터링하기 위한 전자필터이다. 상기 필터 스테이지들은, 필터 파라미터들의 전기적 표시들과 필터링되는 전기적 신호를 각각 합산하여 필터합 신호의 세트를 생성하는 가산회로망을 포함한다. 최소한 필터 스테이지들 중의 하나는, 그 필터 스테이지용 필터합 신호와 다른 필터 스테이지의 출력으로부터의 신호를 결합함으로써, 그 출력에서 사실상 로그 형태로 필터신호를 생성하기 위한 회로를 포함하고 있다. 게다가, 주어진 시간에 각 필터계수의 크기를 그 필터 계수값의 사실상 일정 퍼센티지 양만큼 변화시키기 위해, 전기적 표시들을 끊임없이 변화시키는, 전자제어 수단이 포함된다.
일반적으로, 본 발명의 추가적 형태는, 제1 및 제2VLSI 다이들; 및 각각의 전기전하를 갖는 한쌍의 커패시터와 가변적인 넘버(variable number)만큼의 회수만큼 반복적으로 전하를 재분배하는 회로를 포함하며, 상기 제1VLSI 다이 상에 조립된 로그 아날로그 대 디지털 및 디지털 대 아날로그 신호변환 회로망을 갖는 전자필터이며, 이때 상기 가변적인 넘버는 디지털을 아날로그에 결부시킨다. 로그 필터-리미트-필터회로는, 제2VLSI 상에 조립되며, 제1VLSI 다이 상에서 로그 신호변환 회로망에 각각 접속되어 있는 디지털 출력 및 디지털 입력을 갖는다.
일반적으로, 본 발명의 또 다른 형태는, 아날로그 형태로 변환되어질 디지털 값을 일시적으로 홀딩(holding)하기 위한 회로를 포함하는 전자신호 변환장치이다. 스위치회로는, 제1 및 제2커패시터 중의 적어도 하나를 선택적으로 충전시키며, 제1 및 제2커패시터 중의 적어도 하나를 선택적으로 방전시키며, 그들 사이에 전하 재분배가 발생하도록 제1 및 제2커패시터를 선택적으로 접속시키는 것을 포함하는 선택적 동작을 수행한다. 게다가, 아날로그 형태로 변환되어질 디지털 값을 일시적으로 홀딩하기 위한 회로에 응답하는 회로망은, 선택적 동작들 중에서의 전하 재분배가 수회 반복해서 일어나도록 하는 그러한 선택적 동작의 시퀀스를 스위치 회로로 하여금 수행하도록 스위치 회로를 작동시킨다. 이때 상기 반복 회수는, 아날로그 형태로 변환되어지는 디지털 값의 함수이며, 따라서 동작이 실행된 후 커패시터들 중의 최소한 하나에 걸리는 전압은, 디지털 값이 변환되어질 아날로그 값이다.
일반적으로, 본 발명의 또 다른 추가적 형태는, 디지털 값으로 변환되어지는 아날로그 신호의 샘플을 일시적으로 홀딩하는 회로를 포함하는 전자신호 변환장치이다. 스위치 회로망은, 제1 및 제2커패시터중의 적어도 하나를 선택적으로 충전시키며, 제1 및 제2의 커패시터 중의 적어도 하나를 선택적으로 방전시키며, 그들 사이에 전하의 재분배가 발생하도록 제1 및 제2커패시터를 선택적으로 접속시키는 것을 포함하는 선택적인 동작을 수행한다. 또 다른 회로는, 아날로그 신호의 샘플과 관계하는 소정의 전기적 조건이 발생할 때까지, 선택적 동작들 중에서 전하의 재분배가 수회 반복하여 발생하는 그러한 선택적 동작들의 시퀀스를 스위치 회로로 하여금 수행하도록 상기 스위치 회로를 동작시킨다. 그때 디지털 값은, 전하의 재분배가 발생하는 횟수의 함수로써 생성되며, 그리하여 그 동작이 수행될때 그렇게 생성된 디지털 값은, 아날로그 신호의 샘플이 변환되어질 디지털 값이다.
본 발명이 다른 형태들이 또한 개시되었으며 그들을 작동시키는 방법 및 회로와 시스템들을 포함하고 있다.
다른 목적 및 특징들은, 부분적으로 명백한 것이며, 부분적으로는 이하에서 지적될 것이다.
[바람직한 실시예의 설명]
제1도에서 보청기(11)는 귀덮개(14)에 있는 입력마이크로폰(13)에서 외부소리를 받는다. 마이크로폰(13)은 귀덮개(14)로부터 보청기 사용자의 귀 안으로, 필터링되고 증폭된 소리를, 방출하는 리시버나 변환기를 위한 전기적 출력을 생성하는 귀상 유니트(over-the-ear-unit)를 위하여, 외부소리로부터 보청기 사용자에게 전기적 출력을 발생시킨다(다른 보청기에서, 도시되지는 않았지만, 마이크로폰(13) 및 수신기(17)가 귀뒤 유니트(behind-the-ear-unit:BTE unit)에 있고 귀덮개 내에 있지 않다. 여기에서 기술된 개선사항은 이러한 및 다른 유니트들에 똑같이 적용될 수 있다).
본 개시를 위해, 리시버(17)에 의해서 방출된 소리의 일부는, 리시버(17)가 사용자의 귀홈과 통신을 행하는 채널(23)의 개구부로부터, 19 및 21과 같은 화살표에 의해 피이드백으로 나타내어지듯이, 마이크로폰(13)으로 되돌아간다는 것에 주목하여야 한다. 다른 피이드백은, 화살표(25)에 의해 도시된 바와 같이, 귀덮개(14)의 측면을 통과하고, 입력 마이크로폰까지 더 짧은 경로를 취한다. 어떤 소리(29)는 리시버(17)로부터 귀덮개(14)의 내부 흡수물질(27)을 통하여 마이크로폰(13)으로 곧바로 피이드백한다.
피이드백은 불리하게도 찍찍거림, 울림, 불규칙적인 동작 및 보청기(11)의 동작에서의 불안정성과 관련되어 있다. 따라서, 비록 화살표 19, 21, 25 및 29에 의해 지시된 무수한 경로에 따른 피이드백이 어쩔 수 없이 발생한다 할지라도, 보청기(11)가 더욱더 만족스럽게 작동할 수 있도록 하는 어떤 방법을 구하는 것이 바람직하다.
제2도는 필터링 및 증폭 회로망을 포함하는 귀상의 유니트(15)를 가지고 있는 보청기(11)의 측면을 보여주고 있다. 임상 조절과정에서, 유니트 15는, 참고로 여기에 병합된 미합중국 특허 제4,548,082호에 기술된 것과 같은 호스트 컴퓨터 시스템으로부터 코오드(37)에 의해 접속되는 커넥터(35)를 통하여 디지털 정보를 로드받고 있다. 보청기(11)가 진료소에서 사용자의 특별한 청력 결함을 개선하기에 적합한 정보를 로드받아온 이후, 커넥터(35)는 보청기의 잔류부분으로부터 분리되어, 편리한 매일의 사용을 위해 배터리 팩(39)으로 대체된다. 적절한 실시예의 한 형태는, 오프셋팅 동작을 제어하기 위해 호스트 시스템으로부터 아무런 추가 정보도 필요로 하지 않는 독창적인 피이드백 오프셋팅 회로로 개선된다.
임상학적 실습 및 연구에서의 지난 경험을 기초로 하여 청각학자들에 의해 요구되는 보청기 특징은 현재까지 상업적으로 사용할 수 있는 임의의 보청기에 의해 제공된 것들의 정도를 초과한다. 이러한 차이는, 현재의 복잡하지 않은 아날로그 증폭기 부재들을 사용함에 의하여는, 가교할 수 없다고 믿어질 뿐만 아니라, 디지털 신호처리(DSP)도, 다원채널의 이어 레벨(ear-level)의 배터리로 동작되는 보청기의 전력경비를 과다로 사용하게 된다. 현행의 범용 디지털 신호 프로세서의 전력 소모는, 값비싼 최대의 프로세싱 성능을 필요로 하는 바로 그 대중들에 의해 수용이 방해되는, 배터리의 빈번한 교체를 요구한다.
제3도는 독창적인 두개의 칩 VLSI에 기초한 배터리 동작의 보청기(41)를 도시한다. VLSI, 즉 초고밀도 집적회로는, 칩, 다이 또는 회로기판상에 수천 가지의 미시적 전자부재의 구성과 관련된다. 보청기는 아날로그 VLSI나 디지털 VLSI 형태들중 하나로 적절히 구현되며, 디지털 실시예가 여기에서 단지 실시예를 보일 목적으로 기술된다. 하나의 칩 즉, VLSI 다이 43이 데이터 습득 및 재구성에 대해 책임이 있는 반면, 제2칩 즉, VLSI 다이 45는 DSP 회로망에 제공된다. 1밀리와트의 몇분의 일 이하를 소비하면서 초당 3백만번 이상의 곱셈 누산동작을 잠재적으로 실행 가능한 종래의 디지털 신호 프로세서가, 채널 보청기를 구현하기 위해 칩 45상에서 형성된다. 전력소비는, 부호/로그 산술의 사용을 통하여 광범위한 역학상 범위를 지속시키는 동안 최소화된다. 이러한 성능은, 12.5kHz의 샘플링 비율을 갖는 수백 필터탭들의 처리를 가능하게 할 것이다.
유리하게도, 상기 시스템 구조는, 필수적인 기능들을 제공하도록, 그리고 보청기 도안의 다양성을 충족시키기 위한 신호처리 소자들의 재구성을 허용하도록 맞추어졌다. 상기 VLSI 디지털 보청기(41)는 종래의 아날로그 유니트와 비교하여 더 나은 전력소비를 가진다.
제3도에서, 입력 마이크로폰 또는 필드 마이크로폰(13)은 외부소리를 감지하고, 저역통과 필터링 및 약 6kHz의 나이퀴스트 주파수에서 컷오프를 위한 엔티-에일리어싱(antialiasing) 필터 AAF(51)를 위해 전기적 출력을 생성한다. 로그 아날로그 대 디지털 및 디지털 대 아날로그 신호 변환회로(53)가, 다이(43)상에 형성되어 있고, 각각의 전기전하를 갖는 한쌍의 커패시터 및 수회 반복적으로 전하를 재분배하는 회로를 갖으며, 이때, 상기 수회는 디지털 대 아날로그와 관련된다. 다이(45)상에 형성되어 있는 올-하드웨어(all-hardware) 로그 필터-리미터-필터 회로(55)는, 로그 신호 변환회로(53)에 접속된 디지털 입력(57) 및 디지털 출력(59)을 가진다. 회로 55는 부호/로그 연산을 사용하는, 그리고 극저 전력소비를 제공하는 디지털 신호 프로세서로서 작용한다. 이(AAF(51)에 의해 필터링된) 아날로그 마이크로폰 출력은 로그 필터-리미터 필터 회로(55)의 입력(57)용 디지털 형태로의 변환을 위해 로그 신호 변환회로(53)에 접속되어 있다. 리시버(17)는, 그 출력 증폭기(61)를 통해 다른 곳에서, 로그 필터-리미터-필터회로(55)의 출력(59)에서의 디지털신호를 리시버(17)를 위한 아날로그 형태로 변환시키는 로그 신호 변환회로망(53)에 접속된, 출력변환기이다. 상기 회로들을 위한 타이밍은, 압전결정(62)에 의해 제공되고, 타이머회로(63) 및 제어라인(64)와 관련되어 있다.
주 배터리(65) 및 파라미터 보유 배터리(67)와 같은 두개의 별도의 전원들이, 칩(45)내의 파라미터 메모리로부터 칩 43 및 45내의 비교적 고 전력 소비의 회로망을 분리시키기 위하여 채용된다. 참고로 여기에 통합되고 더욱이 여기에 기술된 공동 양도된 미합중국 특허 제4,548,082호에 기술된 바와 같은 직렬 인터페이스를 통해 호스트 컴퓨터(69)로부터 다운로드된 상기 파라미터들은, 많은 청각장애 환자들에게 디지털 보청기(41)의 응답에 적합하도록 개조되어질 필요가 있는 것들이다. 그러므로, 비록 주 배터리(65)가 한 주기의 일수 이상 동안 방전된다 할지라도, 환자에게 특히 적합한 파라미터들이 연장된 주기(1년 또는 그 이상)동안 별도의 배터리(67)에 의해 보유되어 있다.
따라서 기술된 바와 같이, 하나의 칩 43은 데이터 습득 및 재구성을 맡고 있는 아날로그 인터페이스 칩(AIC)이고, 반면에 제2칩(45)은 특정 DSP 회로망에 제공된다. AIC 칩(43)은, 앤티-에일리어싱(anti-aliasing) 필터(51)를 갖는 입력 예비증폭기(preamplifier)를 포함한다. 변환회로망(53)은, 아날로그 입력을 대수적으로 코드화된 디지털 워드로 및 디지털 출력 샘플들을 역으로 선형 아날로그 전압으로 변환시키기 위한 압축기 및 확장기로서 동작하는 것으로 간주된다. 로그 회로망의 사용은, DSP 칩(45)에 의한 전력소비를 실질적으로 감소시킨다. 상기 DSP 칩 45는, AIC 칩(43)의 ADC 출력으로부터 대수적으로 코드화된 데이터를 수용하며, 그것을 소망의 보청기 응답에 따라 처리하고, 그리고나서 그 결과를 아날로그의 역변환을 위해 DAC 기능의 변환회로망(53)으로 패스하여, 출력변환기를 필터링 및 구동시킨다.
제4도에서, 제3도의 시스템이, 칩 상에 배열에 대한 고려없이, 블록선도 형태로 도시된다. 게다가 회로 55의 기술이, 이제 제4도에 언급된다. 회로 55는, 로그 영역하에서 네개의 대역통과 필터 채널 A, B, C 및 D의 뱅크(bank)로서 동작하는 바, 그 영역 내에서 각 채널의 이득 및 최대 전력출력이 요구된 응답을 형성하기 위해 독립적으로 제어될 수 있다. 개념상 각 채널은, 하드 리미터(83)가 뒤를 잇는 프리이필터(prefilter)라고 불리는 대역통과 로그 필터(81) 및 하드 리미터(83)에 의해 유도되는 왜곡을 제거하는 대역통과 로그 포스트필터(postfilter)를 갖는다. 이 비선형 조합은, 필터-리미터-필터 로그 디지털 필터 즉, 로그 샌드위치 필터(87)로 불리어진다.
여기에서의 필터링 목적의 로그 동작이, 이제 종래의 유한 임펄스 응답(FIR)필터의 선형 동작과 비교된다.
디지털 필터의 전력 소비를 지배하는 주 요인중의 하나는, 사용된 워드길이이다. 그 안에서 레지스터에 저장된 넘버들이 신호의 진폭에 정비례하는, 선형연산을 채용하는 필터에서, 숫자의 정밀도는 그것의 크기에 의존한다. 적당한 신호 대 노이즈 비율 및 합당한 워드길이가 아니라면, 필터의 동적 범위는 매우 제한된다.
더욱이, 종종 라플라시안으로서 모델링되는 스피치(speech)진폭의 분포는, 적절한 넘버 시스템을 선택하는 것에 대해 몇가지 관계를 가지고 있다. 원거리에 있는 상황에 대한 인식을 보유하는 동안, 임의의 제안된 넘버 시스템이, 제로 근처에서 유용한 해결책을 집중시키는 것은 중요하다. 정보 이론의 배경하에서, 주어진 개수의 코드 워드에 대해, 모든 코드 워드들이 대개 동등하게 전송될때 채널을 통과하는 최대 정보비율이 달성되는 것으로 보여진다. 만약 순간적인 스피치 압축을 나타내는데 사용되는 모든 디지털 코드워드들이 일정하게 주어진 범위에 걸쳐 분포된다면, 압축에서의 작은 변화를 나타내는 그러한 코드워드들은, 압축에서 코드가 더 크게 변화하는 그러한 워드들보다 사용되어질 가능성이 훨씬 더 높을 것이다.
제4도의 실시예에서, 계산 프로세스들은 신호 진폭의 로그에 비례한 넘버들을 사용한다. 부호/로그 연산은, 넓은 동적 범위(75dB), 작은 워드 크기 및 충분한 신호 대 노이즈 비율(SNR)을 위한 요구를 충족시키면서, 특히 디지털 보청기 응용에 적합하다. 30dB을 초과하는 RMS 신호 대 양자화 노이즈 비율은 8비트 부호/로그 표현으로 쉽게 획득될 수 있다. 넘버 시스템의 대수적 성질 때문에, RMS 신호 대 노이즈 비는, 신호의 크기, 분포, 또는 스펙트럼 주파수에 독립적인 상수이다. 로그 데이터 표현은, 동력 소비 및 극도로 집적화된 회로의 크기를 감소시키면서, 신호의 충실함을 손상하지 않고서, 데이터 압축을 허용한다.
로그 모우드에서의 필터링이 큰 기대를 보이는 반면, 그것은 텍사스 인스트루먼트 TMS 320과 같은 현재 유용한 상업적 디지털 신호 프로세서 상에서는 극히 쓸모없는 구현으로 결론지어진다. 많은 클록사이클처럼 이십회 이상이 단일 FIR 탭을 처리하는데에 요구된다. 여기에 기술된 바와 같은 특별한 목적의 프로세서는, 훨씬 더 효과적인 방식으로 샘플을 처리함에 의해 극적으로 이러한 상황을 변화시킨다. 또한, 샘플링된 데이터의 습득 및 재구성을 위해 여기에 기술된 저 동력의 정밀한 변환회로망은, 실제적인 이어-레벨의 디지털 보청기의 성공적인 달성에 대한 열쇠이다.
앞서 기술된 바와 같이, 디지털 필터의 구현은 프로세서의 우선적인 일이다. 제5도에 기술된 바처럼, FIR 필터는 탭진(tapped) 릴레이 라인으로 보여질 수 있는 바, 그 라인 내에서의 각 스테이지에서의 입력 신호가 레지스터에 홀딩되어지며, 상수(필터 계수)에 의해 곱해지고, 그 곱은 이전 스테이지의 부분합 출력에 더해진다. 그러나 그 곱셈은, 시간을 소비하며 원할한 동력공급을 위협하는 반복된 가산을 요구한다. 제4도에서의 81 혹은 85에서와 같은 로그 필터는, 이러한 측면에서 FIR 필터에 유리한 대안을 제공한다. 로그 필터가 로그 신호변환에 후속하며 앤티로그 변환에 선행될때, 상기 로그 필터는 출력을 생성하는 바, 그 음향 출력은 프리이필터 및 포스트필터를 사용하는 필터-리미트-필터를 갖는 선형 ADC/DAC가 사용될 경우 방출되어질 음향출력과 실질적으로 동일하다.
대수적으로 인코딩된 데이터를 직접 처리함으로써, 필터링 수행 능력이 개선되고, 회로면적이 축소되며, 더 짧은 워드 길이가 요구되는 결과로서, 전력 소비가 최소화된다. 게다가 훨씬 더 이전의 프로세서들에 의해 처리될 수 있기 전, 선형 포맷으로 변경하는데, 대수적으로 인코딩된 샘플을, 또한 그들이 CODEC(코우더-디코우더)에 의해 익스팬딩(expanding)되기 전에 출력 샘플들을 재 압축하는데에, 동력을 낭비하지 않아도 된다.
FIR 필터의 이론이 로그 필터의 더욱 발전된 주제를 연구하는 데에 이용되기 때문에, 로그 필터를 기술할때 FIR 분야에서 생각하는 것이 편리하다. 그러나, 그 두 필터들에서 사용되는 실제의 회로망 및 동작은 매우 다르다는 것이 강조된다.
부호/로그 산술에서, 곱셈은 단순한 덧셈이 된다. 이것은, 가산 동작을 수행하는 가산회로가, FIR 필터내에서 처럼 반복된 가산 동작을 수행하는 곱셈 회로 대신에, 로그 필터내에서 사용된다는 것을 의미한다. 로그 필터 내에서의 곱셈은 정확하며, 라운드 오프(round off)에러를 발생하지 않는다.
두 수 X 및 Y를 더하는 것과 유사한, 로그 필터내에서 두 수 A 및 B에 대한 로그 동작은, A는 정의에 의해 logX이고, B는 정의에 의해 logY일때,
X+Y=X(1+Y/X)(1)
임을 인식하는 것으로 이해된다. 따라서, 로그 동작은
C=log(X+Y)(2)
인 수 C를 계산해야 한다.
수학식(1)을 대입하면,
C=log(X(1+y/x))(3)
이다. 곱에 대한 로그는 인자들의 로그 합이며, 비(ratio)의 로그는 피제수와 제수의 로그 값들의 차 D라는 것을 인식함에 의해, 수학식(3)은
C=logX+log(1+antilog(logY-logX))(4)
로 환원한다. 정의에 의하여 A=logX, B=logY 및 D=B-A이기 때문에, X와 Y를 더하는 것과 유사한 로그 동작이
C=A+log(1+antilog(D))(5)
로서 주어지며, D는;
D=B-A(6)
로 정의된다.
결과적으로, 로그 가산은 수학식(6)과 일치하는 감산의 제1동작과 관련되며, 그것은 가산회로와 본질적으로 유사한 회로에 의해 전자공학적으로 수행되어진다. 둘째, 동작 log(1+antilog(D))은 룩 업 테이블을 조사함으로써 전자공학적으로 순간적으로 수행된다. 셋째, 값 A는 룩 업 테이블의 조사의 결과에 따라 가산회로에 의해 전자공학적으로 가산된다.
용어 Logarithmic Multiply Accumulate(LMA) Cell은 여기에서, FIR 필터내의 승산 및 가산의 스테이지와 매우 상이한 그러나 상사 관계에 있는 로그 필터에서의 전자회로망에 대해 언급하는데 사용된다. 작업중인 단일 LMA 셀(cell)의 8비트 VLSI 실현에서, 룩 업 테이블의 조사를 위한 테이블 엔트리들(entries)의 25% 미만은 제로가 아니다. 그 테이블은 프로그램 가능한 논리 배열(PLA)로서 충분히 구현될 수 있다. 누산 동작과 관련된 라운드 오프 에러 전파(propagation)는 룩 업 접근방법을 사용하는데 고려되어야 할 요인이다. 8비트의 인코딩 및 엉성한 룩 업 테이블로서도, 100dB을 초과한 동적 범위 및 31dB의 RMS 노이즈비에 대한 RMS 신호가 획득될 수 있다.
기술의 편의상, FIR 필터에 가산하는 것과 상사관계에 있는 로그 동작이, 로그 영역 내에서의 가산 또는 누산(accumulating)으로 불리어질 수 있다. 유사하게, 로그 가산은, 비록 그들의 반복된 가산이 전혀 없다할지라도, 곱셈으로 불리어질 수도 있다. 속기용어가 또한, 위에서 사용된 로그 곱셈누산(Logarithmic Multiply Accumulate:LMA) 표현에 나타난다. 그러나, 현재의 문맥에서 로그 곱셈 동작이 종래의 반복된 가산의 의미에서의 전자공학적 곱셈은 아님이 강조된다. 더욱이, 로그값 A=2가 로그값 B=2에 더해지는 때에 로그값이 4는 아니기 때문에, 로그 누산 동작은, 종래의 그 용어의 의미로서의 더하는 것이 아니다. 대신에 그것은 2.3010…이다.
이리하여, 이 예에서, A-B=2-2=0이기 때문에 2+2는 2.3010…이며; log(1+antilog(0))=log(2)=0.3010… 및 C=A+log(2)=2+0.3010…이다. 로그값 A=3이 로그값 B=2에 더해지는 때에는 로그값 5도, 로그값 3도 아니다.
현재의 목적상, 로그 필터는, 필터 파라미터들의 전기적 표시들을 저장하기 위한 필터 스테이지들과 관련되어 있는 각각의 레지스터들 및 직렬로 입력들 및 출력들을 갖는 필터 스테이지들의 시리즈를 갖는다. 필터 스테이지들은, 필터 파라미터들의 전기적 표시들과 필터링될 전기적 신호를 각각 더하고 그리하여 한 세트의 필터합 신호들을 생성하기 위한 전자적 가산회로들을 포함하고 있다. 필터 스테이지들의 적어도 하나는, 그 필터 스테이지에 대해 필터합 신호와 또다른 필터 스테이지로부터의 신호를 비선형적으로 결합함으로써, 그 출력에서 실질적으로 로그 형태로 필터신호를 생성하기 위한 로그 누산회로를 포함한다.
상기 논의된 이유들 때문에, 로그 필터내의 전자적 하드웨어(또는 사용된 소프트웨어)는 결국 FIR 필터의 그것과 매우 다르다.
리미트 동작의 방해작용에 의한 필터-리미트-필터 디지털 필터는 심지어 프리이필터 및 포스트필ㅌ는 선형이거나 대수적이 아닐 때일지라도, FIR(유한 임펄스 응답) 필터와 같은 임의의 단순한 선형 필터와는 다른 필터-리미트-필터를 만드는 비선형성을 또한 도입한다. 필터, 리미터 및 필터의 조합이 임의의 단일 FIR 필터와 등가이다면, 경비 및 전력소비의 고려가, 만약 존재하기만 한다면, 그러한 단일 FIR 필터에 대한 회로망 내에서의 절감을 명령할 것이다. 그러나, 필터-리미트-필터 또는 샌드위치필터와 등가인 FIR 필터는 존재하지 않는다.
리미트 동작이 보청기 동작에서 일상적으로 발생하는 과대한 신호 레벨을 방지하도록 세트되므로, PLA에서 구현된 가산에 대한 대수적 유사성이 비선형적이다는 것은 말할 것도 없이, 비선형성이 널리 미친다. 그 결과, 디지털 대 아날로그 변환기는, 프리이필터로부터 필터링된 신호에 따라 아날로그 출력을 생성하지도 않으며, 프리이필터 자체의 출력이 마이크로폰, 리시버 및 귀에 적합하게 되지도 않는다. 하드(hard) 리미터의 비선형성 덕분에, 포스트필터도 또한, 아날로그 대 디지털 변환된 신호로부터의 신호에 따라 신호를 처리하지는 않는다. 상기 로그 샌드위치필터는 전적으로, 선형시스템이 할 수 있는 것보다도, 청력결함을 더욱 충분히 보완하기 위해 그리고 고통스러울 정도의 큰 소리가, 리시버에 의해 방출되는 것을 더욱 충분히 방지하는 작용을 한다. 5볼트의 전력공급 및 3마이크로미터의 최소 크기를 갖는 CMOS(complementary Metal Oxide Semiconductor) 기술에서의 8비트 LMA 셀이, 설명상 20마이크로와트의 전력소비를 가진다. 그 셀은, PLA 룩 업 테이블, 선형 FIR 필터 계수들의 로그에 대응하는 로그 디지털 필터용 필터 파라미터 값 K를 홀딩하는 파라미터 레지스터들 및 조합 논리회로를 포함한다. 동적 CMOS 디자인 스타일의 사용을 피함으로써, 셀은, 입력벡터가 매우 느린 속도로 변화할 때, 불과 수 마이크로 와트만을 소비한다. 이런 방식에서, 프로세서는 보청기가 조용한 주위환경 속에 있을때 전력을 보존하게 된다.
LMA 셀은, 바람직한 실시예에서 정확히 1500개 이상의 트랜지스터를 필요로 한다. 셀에 의해 점령된 면적은 2평방밀리미터이다. 그렇기 때문에, 선형 시스톨릭 어레이(systolic array)내에 배열되어 있는 이들 곱셈누산 셀들 중의 32개는 10밀리미터 평방칩 상에 쉽게 들어맞는다. 10MHz 속도로 출력을 생성하는 LMA 회로 및 12.5kHz의 시스템의 샘플링 속도로, 32LMA 셀을 8의 팩터로 멀티플렉싱하는 것은, 5밀리와트 전력소비를 갖는 4-채널의 순간압축 보청기에 적합한 프로세싱(256FIR 필터 탭들)을 제공한다. 이러한 배열은, 멀티플렉싱된 로그 멀티플라이어 누산기 셀(Multiplexed Logarithmic Multiplier Accumulater Cell:MLMAC)이라 불리며 여기서 가산게수 및 데이터 레지스터들은 샘플링 주기동안 다중 LMA 동작을 허용한다.
1.5볼트의 전원전압 및 1마이크로미터의 VLSI 제작 기술 상태로, 200마이크로와트의 전력소비가 DSP 칩에 대해 예상된다. AIC 칩(43)의 유사한 VLSI 제조를 사용할때, 칩 43 및 45의 전체 전력소비는 1밀리와트 정도이다.
제4도를 다시 참조하면, 로그 샌드위치필터(87)의 4개의 채널 A, B, C 및 D의 포스트필터 출력들은, 로그 결합기(combiner) 회로(91)에서 로그 누적에 의해 결합되며, 그 출력은 회로 53의 앤티로그 DAC 변환동작에 공급된다. 응용 피이드백 오프세팅이 생략되면, 로그 ADC로부터의 입력은 각각의 프리이필터 채널들, A, B, C 및 D에 직접 공급된다. 그러나, 제4도는 로그 결합기(91)의 출력에 접속된 그의 입력을 가진 올-하드웨어 로그 필터(93)에 의해 피이드백을 오프세팅하기 위하여 정교한 배열을 도시한다. 로그 필터(93)는 또다른 로그 결합기(95)에 접속된 그의 출력을 갖는 바, 이때 상기 로그 ADC의 출력은 또한 상기 로그 결합기(95)에 접속된다. 이런 식으로, 로그 필터는, 마이크로폰(13) 출력의 피이드백 분을 로그 결합기(95)에서 오프세트하는 로그 형태의 신호를 생성한다. 로그 결합기(95)의 출력은, 채널 A, B, C 및 D에 대한 4개의 프리이필터에 각각 공급되는 결합된(combined) 신호 입력이다.
로그 필터(93)의 필터 파라미터들은, 청각 장애자가 보청기를 매일 사용하는데 있어서 물리적 조건이 변화하는 상황하에서도 피이드백을 제거하는데 필요한 그리고 피이드백 경로 Hf를 시뮬레이트하는데 필요한 바와 같이, 논리회로, 즉 전자제어회로, 97에 의해 계속 변동된다. 신호 발생회로(99)는 마이크로폰(13)에 의해 수신된 외부소리와는 파형에 있어서 구별되는 그리고 그것과 언코오릴레이트 관계에 있는(uncorrelated), 신호 Se를 생성한다. 신호 Se는, 로그 결합기(91)의 로그누산 이전에 그것에 가중치 W1의 로그값을 가산하여 가중치가 부여된다. 또한 신호 Se 및 로그 결합기(95)로부터의 결합된 신호입력은, 별도의 라인들 상에서, 논리회로(97)에 제공된다. 논리회로(97)는, 결합된 신호 입력과 신호 Se를 비교하며(이때 이것은 적응 필터링을 목적으로 하는 로그형태에서의 오차신호이다), 그에 알맞게 로그 필터(93)에 대한 파라미터들을 갱신한다.
제4도의 로그적응필터의 실시예는 여기에 인용 참조된 1988년 3월 23일자로 출원된 미합중국 모(母) 특허출원 제S.N. 172,266호(대리인 정리번호 CID 5512)에 개시된 대응 선형필터회로망의 로그 아날로그이다. 신호 Se를 사용하는 동작 및 상이한 접속을 갖는 몇몇 실시예들이, 상기 모 출원에 도시되어지며, 그들의 선형 형태로 해석되어진다. 또한, 추가로 주목할 것은, 상기 모 출원의 도면들 각각은, 여기에 언급된 원리에 따라 로그형태로 부가적으로 해석되어지며 구현되는 장치를 나타낸다는 것이다.
상기 모 출원의 제12 및 24도는 여기에서 제6 및 7도로 재현되며, 상기 모 출원에서의 상기 도면들의 설명은, 상기 모 출원의 나머지 것들과 함께 참고로 여기에 통합된다. 제6 및 7도는, 제4도의 논리회로(97)를 구현하기 위한 많은 다른 가능한, 선택적인 회로들 중의 두개를 도시한다. 제6 및 7도의 가/감산 회로들은, 전자적 가/감산기들로서 제공된 일 실시예로 존재한다. 그러나, 로그 환경에서, 그들은, 그들이 로그 신호들을 가감산하기 때문에 그들이 마치 선형 영역에서 승산기/제산기인 것처럼 동작한다. 유리하게도, 이 회로들은 로그 표현의 인크리먼트에서 로그 적응필터(93)의 필터 파라미터들을 변형한다.
제8도에 도시된 바와 같이, 선형 영역에서의 계수들은, 로그 필터를 제어하기 위한 상기 모 출원으로부터의 상기 회로들을 사용한 결과로서, 동일한 퍼센티지의 증가분(increment)으로서 조정된다. 예를 들면, 임의의 수에 일정한 로그 양을 가산하는 것이 선형수치를 상수배하는 것과 동등하기 때문에, 퍼센티지 증가분은 같아진다. 어떤 수치를 상수배하는 것은, 그 수치에 관계없이, 일정 퍼센티지만큼 그 수를 증가시킨다. 이는, 상기 모 출원(CID 5512)에 기술된 FIR 필터를 적응식으로 제어하기 위한 제6 및 7도의 회로들을 나타내는 제9도에서의 경우에서 보다, 제8도에 도시될때, 더 작은 계수들에 대해 더 작은 오차 및 더 작은 통계적 기복으로 귀결되어진다.
따라서, 제4도의 필터(93)는, 로그형태로 계수들을 나타내는, 전기적으로 기억된 파라미터들을 가진, 로그 적응 필터의 일례이다. 논리 회로 97은, 계수들의 크기가 실질적으로 일정한 퍼센티지 양의 크기를 변동시키는 선형 제어수단의 일례이다. 이 선형 제어수단은 전자적 필터링을 위한 수단(예, 로그 샌드위치 필터(87))과 상호 접속된다. 로그적응필터는, 전기음향 시스템에서의 마이크로폰 수단의 전기적 출력에서의 피이드백 분을 실질적으로 오프세트하기 위한 결합용 제1수단으로 적응 출력을 로그 형태로 생성하기 위해, 전기적으로 저장된 계수들에 비해서 구별 신호 및 필터링된 신호의 전자적 처리를 위한 수단을 더 포함한다.
로그 필터(93)는, 입출력이 종속으로 접속된 필터 스테이지들의 시리즈들 및 적응 필터계수들의 로그 값들에 해당하는 가변필터 파라미터들의 전기적 표현을 저장하기 위해 그의 필터 스테이지들과 관련된 각 레지스터들을 갖는 것이 적당하다. 필터 스테이지들은 각각, 필터 파라미터들의 전기적 표현을, 필터링될 로그 결합기(91)로부터의 전기신호에 가산하여, 한 세트의 필터합 신호들을 생성한다. 어떤 필터 스테이지에서의 로그누산은, 그 필터 스테이지에 대한 필터합 신호와 그의 선행 필터 스테이지의 출력으로부터의 신호를 결합시킴으로써, 그의 출력에서 실질적으로 로그형태로 필터신호를 생성한다.
논리회로(97)의 전자 제어회로망은, 계속해서 상기 전기적인 표현들을 바꾸어 감으로써, 각 필터계수의 크기가 어떤 주어진 시간에서, 그 계수치의 실질적으로 일정한 퍼센티지 양만큼 변화시킨다. 예를 들면, 제6도에서, 전자 제어회로망은, 로그 결합기(95)로부터의 극성신호 및 노이즈 신호 Se(또는 로그 결합기(91)로부터의 출력 Y)와 같은 제1 및 제2의 외부로부터 유래된 제어신호들에 응답하는 바, 상기 신호들 모두는 각각의 변하는 극성들을 갖는다. 레지스터들(181.0∼.M)은, 제1의 외부로부터 유래된 제어신호의 변하는 극성들을 나타내는 시리즈 값들을 일시적으로 저장한다. 각 필터 파라미터는, 가/감산 회로들(185.0.∼.M)에서 일정량만큼 그 크기가 증감된다. 그 증감은 각각, 상기 시리즈 값들에서의 대응치가 제2의 외부로부터 유래된 제어신호(예, 로그 결합기(95) 출력)의 극성과 비교하여 같은지 반대인지에 의존한다. 이런 식으로, 각 계수, 즉 각 필터 파라미터에 의해 표현되는 로그는 임의의 주어진 시간에서 각 계수의 실질적으로 일정한 퍼센티지의 증분만큼 증감된다.
제7도에서, 전자 제어회로망은, 로그 샌드위치 필터(87)로부터 적어도 하나의 신호(Se, U, 또는 Y)의 극성 및 로그 결합기(95) 출력의 극성의 함수로서, 가/감산 회로들(305.0∼,M)에 의해 증감되는 '러닝 토탈(running totals)'들을 홀딩하기 위한 제1세트의 레지스터들(301.0∼.M)을 가진다.
제2세트의 레지스터들(303.0∼.M)은 각 파라미터를 표현하는 로그형태로 디지털 값들을 홀딩한다. 가산회로들(307.0∼.M)은, 제1세트의 레지스터들에서의 러닝 토탈들을, 제1세트의 레지스터들의 인크리먼트 및 디크리먼트가 발생하는 것보다 덜 빈번히 제2세트의 레지스터들의 해당 디지털 값들에다 각각 가산시킨다.
제10도에서, 바람직한 전자 필터 구조체(400)는, 로그 결합기(95)의 출력과 같은 8비트 전기신호인 LOG SIGNAL(로그 신호)을 필터링하기 위한 제4도의 로그 샌드위치 필터(87)의 조건을 만족시킨다. 제10도에서, 8개의 MLMAC필터 스테이지들(401,402,…,407,408)의 시리즈는 전기신호에 응답하며, 8비트 버스입력 D1 및 8비트 버스 출력 Q1을 직렬로 가진다. 각 필터 스테이지는 제2버스 입력 D2 및 버스 출력 Q2(두개 모두 8비트씩)를 가진다. 필터 스테이지 408은 그 자신의 제2입력 D2에 접속된 그 출력 Q1을 가지며, 필터 스테이지들은 입력 D1과 출력 Q1의 직렬에 대해 역으로 직렬 접속된 그들의 입력 D2 및 출력 Q2를 가진다.
각 필터 스테이지(401∼408)는, 제4도의 호스트 컴퓨터(69)(주 컴퓨터)로부터 버스 KIN(411.1)상에 병렬형으로 연속 공급되는 필터 파라미터들 K의 전기적 표현들을 저장하며, 긴 쉬프트 레지스터를 로드(load)시키는 식으로 버스(411.2∼.8)상에서 스테이지에서 스테이지로 로드한다. 필터 스테이지들(401∼408)의 시리즈는, 상기 필터 스테이지들의 첫번째 스테이지(401)로부터 마지막 스테이지(408)까지의 필터 스테이지들의 시리즈를 통해 Q출력들로부터 신호들을 필터링하기 위해, 그리고 나서 8비트 버스(413)상에서 병렬형으로 필터링된 신호 출력을 생성하도록 그들의 마지막 스테이지로부터 첫번째 스테이지까지의 필터 스테이지들의 시리즈를 통해 신호들을 거꾸로 필터링하기 위해, 다른 쉬프트 레지스터에 기초한 회로들을 포함한다.
설명된 바와 같이, 필터 스테이지들(4010∼408)의 시리즈는, 전진 및 후진, 두 방향으로 진행한다. 사실, 각각의 특정 필터 스테이지는, 그 특정 필터 스테이지에서의 각 필터 파라미터에 대해 양쪽방향으로 필터신호들을 처리한다. 유리하게도, 로그 프리이필터(prefilter) 및 포스트필터(postfilter)를 선형 위상 필터와 유사하게 만드는 것이 바람직한 것으로 이에서 인식된다. FIR 필터 이론에서, 선형 위상 필터는 상기 일련의 탭(tap)들의 중심에 대해 대칭인 필터 계수들을 갖는 탭들을 갖는다. 로그변환은 이러한 대칭성을 해치지 않으며, 로그 필터파라미터들도 또한 유리하게도 대칭이다. 예를 들면, 32탭 로그 필터에서, 파라미터 K0=K31, K1=K30, K2=K29, K3=K28,…K15=K16이다. MLMAC 스테이지들은 대칭 중심 주위에서 개념상 포울딩(fold)되어, 제1필터 스테이지(401)는 K31로서 사용되는 파라미터 K0를 홀딩한다. 제1스테이지에서의 추가의 계수 멀티플렉싱은, K30으로서 또한 사용되는 파라미터 K1을 제공한다. 제2스테이지(402)는 K29 및 K28로서 또한 사용되는, 파라미터 K2 및 K3를 홀딩한다. 이런식으로 8개의 MLMAC 스테이지들만이 32탭 로그 필터로서 작용한다.
제1MLMAC 스테이지(401)의 8비트 Q2 출력 버스(413)가, 하드 리미트(H.L.) 회로(417)용 8비트 입력 버스(415)뿐만 아니라, 8비트 필터 출력 버스(419)에 접속된다. 하드 리미트 회로(417)는, 일반적으로 소정 범위의 전기적 값들로 제한되는 중간 출력신호를 생성하기 위해, 스테이지 401의 Q2 출력의 버스(415) 프리이필터 출력부에 응답한다. 이 중간 출력신호는 버스 H.L.OUT(429)상에서 2-대-1 멀티플렉서(431)로 공급된다. 멀티플렉서(431)는, 각 샘플 X를 모든 필터 스테이지들(401∼408)로 동시에 병렬 디지털 형태로 운반하는, 8비트 출력 버스(433)를 가진다. 멀티플렉서(431)는, 로그 필터 스테이지들(401-408)이 로그 프리이필터 및 로그 포스트필터 양자로서 입력 버스(435)상에서 공급된 LOG SIGNAL을 갖는 H.L.OUT 버스(429)상에서 중간 출력신호를 멀티플렉싱한다.
제10도의 로그 샌드위치 필터(400)에 대한 제어는, 10MHz정도의 클록펄스들을 발생시키기 위한 회로 441; 버스(445)상의 카운트 출력을 생성하는 클록펄스들을 계수하기 위한 디지털 카운터 443; 및 각 MLMAC 스테이지들의 동작들을 코오디네이팅하기 위한 여섯개의 제어라인들(449)과, 하드 리미트 회로(417)에 대한 두개의 제어라인들(451)과, 멀티플렉서(431)에 대한 하나의 라인(453)상의 제어신호들로 카운트 출력을 디코우딩하기 위한 디코우더 447에 의해 제공된다.
출력 버스 413을 버스 415 및 419상으로의 디멀티플렉싱(demultiplexing)하는 것은 디코우더(447)로부터 제어라인들 상의 제어신호들에 의해 이루어진다. 예를 들면, 디코우더(447)는 라인 455에 의해 래치(457)에 접속된다. 디코우더(447)는, 포스트필터 출력을 나타내는 멀티플렉싱된 디지털 신호가 버스 419상에 존재할 때만 래치(457)를 계수하며, 버스(419)상의 정보가 하드 리미트 회로(417)에 대해 의도된 프리이필터 출력일때는 계수하지 않는다. 이런 식으로, 래치(457)는 어떻게든 의도되지 않은 프리이필터 출력에 대해 둔감하게 된다. 한편, 프리이필터 출력이 버스 413 및 415상에 존재할때, 디코우더(447)는 2-대-1 멀티플렉서(431)에 대해 제어라인 453을 활성화시킴으로써 하드 리미트 출력 버스(429) 입력을 선택한다.
다른 때에는, 멀티플렉서(431)는 LOG SIGNAL을 MLMAC 스테이지들(401∼408)에 접속시키도록 되어진다.
유리하게도, 제10도의 멀티플렉서(431)는, MLMAC 스테이지들(401∼408)이 하드 리미트 회로(417)에 대해 프리이필터와 포스트필터 양쪽으로서 작용하도록 함으로써, MLMAC 스테이지들(401∼408)의 프로세싱 능력을 배가하며, 그럼으로써 훨씬 더 높은 효율로 제4도의 로그 샌드위치 필터(87)를 구현한다. 멀티플렉서(431)에 의해 제공된 이 멀티플렉싱은 앞으로 더 설명될 각 MLMAC 스테이지 내에서의 멀티플렉싱에 추가되며, 따라서 로그 샌드위치 필터(87)의 실용적인 구현에 대해 또 다른 중대한 기여를 제공함이 강조된다.
제11도에서, 각 MLMAC 필터 스테이지의 대표적인 회로 402는, 개별 필터 스테이지와 관련된 수많은 필터 파라미터들의 디지털 표현들을 기억하기 위한 여덟개의 레지스터들(501.1∼.8)을 가진다. 상기 8개의 레지스터들의 각각은, 각 필터 파라미터의 8비트 표현을 홀딩한다. 필터 파라미터들의 채널 A, B, C 또는 D에 따라, 필터 파라미터들은 인덱스(index)되어진다.
각 채널에 대한 두개의 필터 파라미터들은, 총 여덟개의 레지스터들(501.1∼.8)에 대한 각 필터 스테이지와 관련되어 기억된다. 따라서, 유리하게도, 채널들 뿐 아니라 각 필터 스테이지의 각 채널에 대한 한쌍의 파라미터들이 멀티플렉싱된다.
8-대-1 멀티플렉서(503)는, 레지스터들(501.1∼.8)로부터 64개의 라인들을 수용하며, 디코우더(447)로부터 3개의 제어라인들(505)에 의해 동작된다. 멀티플렉서(503)와 디코두어(447)는, 제10도의 필터(401∼408)가 각 필터 스테이지에 관련된 상이한 채널들에 대한 필터 파라미터의 넘버에 대해, 예를 들면 채널들 자신의 넘버에 대해, 수효에 있어 동일한 복수의 대역통과 필터들로서 동작하도록, 파라미터들의 디지털 표현들에 대하여 각 개별 필터 스테이지의 동작들을 멀티플렉싱한다. 디코우더(447)는, 각 필터 스테이지의 동작들을 코오디네이팅하여, 각 필터 스테이지내의 멀티플렉서(503)로 하여금, 3개의 선택 라인들(505) 위의 병렬 디지털 형태로 표현된 인덱스의 값에 따라 즉시 모든 필터 스테이지 수단내의 채널에 의해 해당 필터 파라미터들을 선택하도록 야기시킨다. 이런 식으로, 동작들은 멀티플렉싱되어, 상기 필터가 전반적으로 복수의 대역통과 필터들로서 동작하며, 각 대역통과 필터는 동일한 인덱스치에 따라 선택된 필터 스테이지들에서의 필터 파라미터들의 세트에 의해 정의된 필터 특성을 가진다.
제10도에서, 필터 스테이지들은, (VLSI 다이상의 실제 위치에 관계없이)전기식으로 말하는 프리이디세서-석세서(predecessor-successor) 관계에 있다. 예를 들면, MLMAC 스테이지 401을 MLMAC 스테이지 402에 대해, 프리이디세서 즉, 선행 셀이며; MLMAC 스테이지 403은 MLMAC 스테이지 402에 대해, 석세서 즉, 후속 셀이다.
제11도에서, 신호들은 제1 및 제2의 16-셀 쉬프트 레지스터(511 및 513)에 의해 상기 스테이지 시리즈들(401∼408)을 통해 필터링된다. 각 쉬프트 레지스터 511 및 513은 각 셀에서 8비트의 병렬 디지털 정보를 홀딩하며, 전체 바이트들에 대해 16스테이지 FIFO(first-in-=first-out) 구조로서 작용한다. 다시말해, 각 쉬프트 레지스터는 8비트×16셀 즉, 전체 128비트를 홀딩한다. 쉬프트 레지스터(511)내의 상기 16개의 셀들은, 상기 시리즈(401∼408)의 석세서 필터 스테이지에 대해 모두 4개의 필터 채널들 A, B, C 및 D에서의 프리이필터와 포스트필터 목적 모두를 위해 필터 신호들을 전송하기 위해 직렬연결(cascade)된다. 제2쉬프트 레지스터 513은 또한, 상기 시리즈내의 프리이디세서 필터 스테이지에 대해 모두 4개의 필터 채널들 A, B, C 및 D에서의 프리이필터와 포스트필터 목적 모두를 위해 추가의 필터 신호들을 전송하기 위해 16개의 직렬 연결된 셀들을 가진다. 따라서, 상기 16개의 셀들은, 2개의 필터×4채널×2탭=16바이트를 제공한다.
제11도에서의 프로세싱은, 가산기(521) 및 로그 PLA 결합기(523)에 의해 수행된다. 가산기(521)는, 버스(433)상의 8비트 샘플 X가 거기에 가산되는 8-대-1 멀티플렉서(503)로부터, 8비트 버스에 의해 공급된다.
가산기(521)로부터의 8비트 출력합계는, 쉬프트 레지스터 511 및 513 모두에 대한 데이터 버스(525)상에서 8비트 결과를 공급하는 로그 PLA 결합기(523)로 공급된다. 디코우더(447)는, 쉬프트 레지스터(511)가 결합기(523)로부터의 결과를 수신하게 될때, 라인 527상의 제어신호에 의해 쉬프트 레지스터(511)내의 모든 셀들을 클록한다. 디코우더(447)는, 쉬프트 레지스터(513)가 결합기(523)로부터의 결과를 수신하게 될때, 라인 529상의 제어신호에 의해 쉬프트 레지스터(513)내의 모든 셀들을 클록한다. 클록킹(clocking)은, 16개의 셀들에 있는 내용들을 1셀만큼 앞으로 이동시키고, 가장 최근의 샘플을 쉬프트 레지스터 511의 8비트 출력 Q1 또는 쉬프트 레지스터 513의 8비트 출력 Q2에서의 가장 최근의 샘플을 석세서 또는 프리이디세서 필터 스테이지로 전달한다. 전체 필터 어셈블리는, 그의 반복된 동기화된 데이터와 더불어 시스톨릭 어레이(systolic array) 구현을 포함한 모든 필터 스테이지들 내에서 이동한다.
2 대 1 멀티플렉서(531)는, 제10도에 도시된 바와 같이, 프리이디세서(predecessor)와 석세서(successor) 필터 스테이지들에 각각 접속된 제1 및 제2의 8비트 입력 버스 D1 및 D2를 가진다. 따라서 입력 버스 D1은, 511과 유사한 프리이디세서 필터 스테이지내의 제1쉬프트 레지스터 및 513과 유사한 석세서 필터 스테이지의 제2쉬프트 레지스터에 접속된다. 멀티플렉서(531)는, 라인 533상의 디코우더(447)의 제어하에 버스 D1 혹은 D2를 선택하여, 8비트 버스(535)상의 로그 PLA 결합기(523)로 공급한다.
가산기(521)와 로그 PLA 결합기(523)는 따라서, 필터 파라미터의 각 전기적 표현을 필터링되는 전기적 신호 X에 가산하여, 결합기(523)를 위한 필터합 신호를 생성하는, 전자적 프로세서로서 작용한다. 결합기(523)는, 프리이디세서 필터 스테이지내의 제1쉬프트 레지스터로부터 또는 석세서 필터 스테이지의 제2쉬프트 레지스터로부터 각각 유도된 멀티플렉서(531)로부터의 신호와, 필터 합 신호를 비선형적으로 결합시킴으로써, 제1 또는 제2쉬프트 레지스터(각각 511 및 513)를 위해 실질적으로 로그 형태로, 필터 신호를 생성한다. 쉬프트 레지스터 511 및 513의 박스들내의 계수 수치들 및 채널 명칭들(A,B,C,D)이 그 뒤에 오는 엔트리(entries) Pr(프리이필터) 및 Po(포스트필터)는, 그 안에서 디코우더(447)가 8 대 1 멀티플렉서(503)로부터 파라미터들을 호출하고 제10도의 2 대 1 멀티플렉서(431)을 동작시키도록 설정되는, 순서(Q 출력으로부터 셀을 통해 되돌아오는 작업)를 특정화한다. 프리이필터 모우드에서, 제10도의 멀티플렉서 431은 입력라인 435(LOG SIGNAL)를 선택하도록 야기되며, 디코우더 447은 주어진 파라미터 넘버에 대해 라인들 505상에서 순서대로 채널들을 선택한다. 각 채널 선택 동작상, 디코우더 447은 라인 527을 작동시켜, 멀티플렉서 531로 하여금 입력 D1(탭 i) 상에서 선행 셀로부터의 출력을 선택하도록 그리고 입력 D2(탭 31i)상에서 후속 셀로부터의 출력을 선택하도록 야기한다. 동시에 동일한 채널 동작에 있어서, 디코우더 447은 라인 529를 활성화시켜, 탭
Figure kpo00001
결과를 쉬프트 레지스터 511안으로 클록하도록, 그리고 나서 라인 527을 활성화시켜 탭 31-i 결과를 쉬프트 레지스터 513내로 클록하도록 한다.
포스트필터 모우드에서, 제10도의 멀티플렉서 431은, 입력 라인 429i(H.L.OUT)를 선택하도록 야기되고, 디코우더 447은, 멀티플렉서(531) 및 쉬프트 레지스터들(511 및 513)이, 기술된 바와 같이 각 채널 선택 동작내에서 동작하는 것과 함께, 주어진 파라미터 수치에 대해 라인 505상에서 순서대로 채널들을 선택한다. 그후, 디코우더 447은, 제2계수로 진행하며, 프리이필터 채널 선택들을 실행하고 나서, 포스트필터 채널 선택들을 전체적으로 다시 실행한다. 이는, 끝없이 반복되는 전체 사이클(full cycle)을 완성한다. 쉬프트 레지스터 셀들내의 부호들은, 프리이필터-채널-A-계수 2(Pr-A2)'가 출력 Q1에 가장 가까운 셀내에 있을때, 상기 데이터의 순서 및 위치를 지시함으로 이해되어져야 한다. 나머지 사이클 동안, 상기 데이터는 사이클릭 버퍼 스토어(cyclic buffer store) 방식으로 계속적으로 상기 셀들을 통해 쉬프트된다.
제12도는 제10도의 하드 리미터(417)의 세부이다. 하드 리미터(417)는, 상기 소정 범위의 전기적 값의 통상 제한된 필터 신호 출력을 생성하기 위해, 상기 시리즈내의 필터 스테이지의 출력으로부터의 신호에 응하는, 리미팅 수단으로서 작용한다. 멀티플렉서 531은, 제10도내의 필터 스테이지들중 첫번째 것에 접속되며, 전기적 신호로서 하드 리미터(417)의 필터링된 신호 출력을 멀티플렉싱하며, 그리하여 상기 전기적 신호가 상기 필터 스테이지들의 시리즈를 통해 프리이필터링되며 다시 되돌아오도록 필터링되고, 그후 하드 리미터(417)에 의해 리미트되며, 그리고 나서 상기 필터 스테이지들의 시리즈를 통해 포스트필터링되며 다시 되돌아오도록 되어진다.
제12도의 하드 리미터(417)는, 각 필터 채널 A, B, C 및 D에 대한 부우스트치(boost value)의 전기적 표현을 홀딩하기 위한 4개의 스토리지 레지스터들(551)을 가진다. 적정의 부우스트치가 4 대 1 멀티플렉서(555)에 의해 레지스터 551로부터 선택되는바, 이때 상기 멀티플렉서는, 두개의 선택 라인들(451)에 의해 즉, 디코우더(447)에 의해 제어되며,. 상기 선택 라인들(451)은 라인들 505내의 두개의 혹은 그렇지 않으면 적정한 만큼의 채널 선택 라인들에 적절히 접속되어 있다. 디지털 가산회로(553)는, 상기 선택된 채널에 대한 부우스트치의 디지털적 표현으로써 버스 415상에서 8비트 디지털 신호에 전기적으로 가산하기 위해 또는 증가시키기 위해, 멀티플렉서(555)의 출력에 접속된다. 가산회로(553)는, 버스 415상의 디지털 신호크기 및 부우스트치의 크기에 따라 가변하는 레벨을 갖는 라인 557상에서 제1출력 신호를 생성한다. 가산 회로(553)는, 어떤 최대치(예를들면, 가능하기로는 11111111)를 갖는 바, 그래서 그의 출력은 그 최대 출력 레벨을 초과하지 않는다. 디지털 감산기(559)는, 멀티플렉서(555)로부터 8비트 라인에 접속된 그의 감산(-)입력과, 가산 회로(553)의 출력에 접속된 그의 플러스(+)입력을 가진다. 감산기(559)는, 리미터 출력을 생성하는 상기 채널에 대해 상기 부우스트치의 디지털 표현에 의해, 가산 회로(553)로부터 제1출력 신호를 감소시킨다. 상기 리미터 출력은, 상기 전기적 신호가 상기 부우스트치에 대해 역 관계에 있는 소정의 크기를 초과하지 않는 한, 버스 415상의 상기 전기적 신호와 같은 크기를 나타낸다. 특별히, 가산회로(553)가 할 수 있는 최대 레벨이 MAX로 표시된다면, 리미트되는 신호의 크기 상에 부과된 하트 리미트치 HL은, 상기 부우스트치만큼 작은 MAX이다. 즉, HL=MAX-BOOST이다. 상기 신호 크기가 HL을 초과하면, 상기 리미터 출력은 HL이다. 상기 신호크기가 HL을 초과하지 않으면, 상기 리미터 출력은 불변의 신호 크기이다. 전체 동작에 있어서, 제12 및 10도의 회로망은, 리미팅을 목적으로하는 부우스트치들이 각각 특별한 필터 파라미터들에 대응하도록 스토리지 수단으로부터 부우스트치들의 전기적 표현들을, 증가시키기 위한 수단(예:가산회로(553)) 및 감소시키기 위한 수단(예:감산회로(559))에 대하여, 동시에 멀티플렉싱시키기 위해, 그리고 그 개개의 필터 스테이지에 대한 상기 복수개의 필터 파라미터들의 각각에 대해 필터링하기 위해, 각 개별의 필터 스테이지의 동작들을 멀티플렉싱하도록 적절히 배열된다.
제13도로 가면, 전하-재분배 기술에 근거한 ADC-DAC 로그 변환 회로는, 저 전력 응용에 가장 적당하다고 생각된다. 이 회로는 복잡하지 않고, 저 전력 소모이며, VLSI에서 구현하기에 편리하다. ADC 및 DAC는 로그 베이스 d=0.941로써 구현된다. 이것은, 필터 계수들에 대해 3%의 정확도를 가진 동적 범위 67.1dB, RMS 신호 대 노이즈비(SNR) 35.1dB에 해당한다. 8비트 워드 길이(word length)의 또 다른 로그 베이스 d=0.908dB도 역시 연구되었다. 이것은 필터 계수들에 대해 4.9% 정확도를 갖고서 동적 범위 106dB, RMS 신호 대 노이즈비 31.1dB에 해당한다. 이들 성능 파라미터들은 입력 양자화에만 기초하며, 신호 처리에 기인한 성능저하를 포함하지 않는다. 로그 베이스는, 동적 범위와 SNR 사이의 평균을 취해 당업자에 의해 선택될 수 있다. 베이스 d=0.941을 취한 실시예가 보청기용으로 바람직하게 나타났고, 동일한 베이스 d는 DSP와 ADC/DAC 회로 모두에 사용되어야 한다.
로그 D/A 변환은 전하 재분배 기술에 의거하며, 이같은 기술은 제12도에서의 두개의 다른 하중의 커패시터 C1및 C2를 사용한다.
D/A 사이클에 앞서, 커패시터 C1는 스위치 S1의 폐쇄에 의해 기준 전압(Vref)까지 예비 충전되고, 커패시터 C2는 스위치 S2의 폐쇄에 의해 완전히 방전된다. 스위치 S1과 S2가 열린채로, 입력 클록의 위상 1도중, 스위치 S3는 폐쇄되고 커패시터 C1의 전하는 커패시터 C2에 재분배된다. 전압 재분배후 커패시터의 전압은:
V1=VREF×C1/(C1+C2)
d=C1/(C1+C2)
이 된다.
상기 클록의 위상 2동안, 스위치 S3는 개방되고, 스위치 S2는 닫힌다:그에 따라 커패시터 C2는 완전히 방전된다. 커패시터 C1의 잔여 전압은 이제 V1(상기에서 주어진 바와 같이)이다. 다음 위상 1에서, 스위치 S3는 전하를 재분배시키도록 다시 한번 닫힌다. 커패시터 양단의 결과 전압은:
V2=(C1/(C1+C2))2×VREF=d2×VREF
이다.
이 과정은, 커패시터 C1상의 최종 전압이:
VN=(C11/(C1+C2))n×VREF=dn×VREF
에 의해 주어진 후, n 클록 사이클들에 대해 이러한 양상으로 계속된다.
비 'd'는, 장치에 대한 로그 베이스에 대응한다. 베이스 d=0.941에 대해, 선택된 커패시터치들은 C1=32pF 및 C2=2pF이다.
8비트 카운터는, 사용된 클럭 사이클들의 수를 감시한다. 변환되어질 7비트 디지털 워드는, 상기 카운터의 하위 7비트와 비교된다. 동일할때, 상기 스위치들에 대한 클록은 디제이블된다. 커패시터 C1상의 잔류 전압은, 입력 디지털 워드의 아날로그 등가치(equivalent)에 대응한다.
아날로그-대-디지털 변환에 있어서, 아날로그 신호가 샘플링되며, 이 샘플은 DAC의 아날로그 출력과 비교된다. 동등할때, 상기 D/A 변환기내의 스위치들에 대한 클록은 정지되며, 동시에 그 카운터치는 래치된다. 이 7비트 워드는 입력 아날로그 샘플의 디지털 등가치이다. 만약 디지털 비교기가 열화되면(fire), 또는 입력 디지털 워드가 0과 등가이면, 또는 아날로그 비교기가 열화되면, 상기 스위치들에 대한 클록은 디제이블된다.
제12도의 이 기본 로그 변환기는, 또 다른 커패시터 C3(2pF)가 추가됨으로서 동작속도에 있어서 보다 나은 효과를 얻을 수 있는 바, 상기 커패시터 C3는 C2와 같이 커패시터 C1을 방전시키기 위해 또한 사용된다(제14도 참조). 두개의 커패시터 C2및 C3는 커패시터 C1을 방전시키는데 교대로 사용된다; 즉, 커패시터 C1의 전하가 커패시터 C2와 나누어질때, 커패시터 C3는 방전되며, 그 역도 성립한다. 이것은 원래의 변환속도의 두배로 귀결된다.
로그 ADC-DAC(601)의 바람직한 설명의 블록 개략선도가 제14도에 도시된다. 여기에서 8-비트 카운터(611)가 디코우더(613)과 함께 사용되어, 필요한 제어 및 타이밍 신호들을 발생시킨다. 카운터(611)는 비동기적이며, 4MHz의 클록 주파수로써 오실레이터(615)로부터 동작된다. 카운터(611)의 최하위 비트(Q0)는, 2MHz 입력을 두개의 위상클록 발생기에 제공한다. 그후, 상기 두개의 위상들은, 다음 로그 신호 변환회로망(601)의 많은 스위치들을 제어하는데 사용된다. 카운터(611)의 전체 8비트들(Q0내지 Q7)은, 디지털 비교기(621) 및 출력 래치(623)에 접속된다.
각각의 변환 사이클은 4MHz 타임베이스(time base)로써 40마이크로초를 예시적으로 취한다. 상기 회로에 전력을 공급할때, 카운터(611)는 리셋되며, 커패시터 C1은 충전되고, D/A 사이클이 개시된다. 아날로그-대-디지털 변환에서, SAMPLE. H '하이'신호가 나타나며, 마이크로폰(13)으로부터 앤티-에일리어스(anti-aliased) 아날로그 입력 신호를 샘플링하는데 사용된다. 아날로그 비교기(651)는, 연산 증폭기 및 스위칭 회로망(653)을 통해, 아날로그 입력 전압과 커패시터 C1의 전압을 비교한다. 아날로그 비교기(651)가 열화(fire)할때, 그 순간의 카운터(611)치는 래치 623내로 래치된다. 아날로그 비교기 출력은 비동기적이므로, 그것은 래치 블록(623)의 D 플립 플롭에 의래 래치된다. 상기 D 플립 플롭의 출력은 래치 623을 이네이블 또는 디제이블시킨다.
D/A 사이클 도중, 입력 래치(631)는 아날로그 형태로의 변환을 위하여 DSP 칩으로부터 하나의 디지털 워드를 홀딩한다. 상기 카운터(611) 및 상기 래치(631)의 출력들은 디지털 비교기(621)에 의해 비교되며, 그의 출력은 카운트치가 입력 워드와 동일할때 높아진다. 이 비교기 출력 신호는 스위치들에 대한 클록을 디제이블시키며, 그 위의 커패시터 C1은, 래치(631)내의 디지털치가 그 전압으로 변환되는, 그러한 아날로그 전압을 홀딩한다. 샘플-앤드-홀드(sample-and-hold; S/H) 회로(641)는 이네이블되고, 커패시터 C1의 아날로그 전압을 샘플링하고, 그것을 로그 DAC의 아날로그 출력으로서 홀딩한다.
일부의 설계 및 레이아웃의 고려는, 다음에 논의된다. MOS 기술에서 정밀한 커패시터 비들(ratios)을 구현하는 것이 가능하다. MOS 커패시터들의 전극들은 다음 방법들로 실현될 수 있다:
1. 금속 또는 폴리실리콘-오버-확산(Polysilicon-over-diffusion)구조
이 구조에서는, 박막의 SiO2층이 기판내에 고농도로 도우핑된 영역 위에 성장된다. 이 도우핑된 영역은, 커패시터의 저면 플레이트를 형성하며, 상단 플레이트는 금속이나 폴리실리콘으로 상기 SiO2를 커버링함에 의해 형성된다. 산화물 두께의 변동은, 통상 ±15% 이내이고, 이는 커패시던스값에서 0.1% 오차를 야기한다.
2. 폴리실리콘-오버-폴리실리콘(Polysilicon-over-polysilicon)구조
실리콘-게이트 이중 폴리(double poly) 프로세스에서, 저 저항 폴리실리콘의 제2층이, 메모리 응용에 대한 부유 게이트의 형성을 위해 또는 상호 접속으로서 사용된다. 이들 두개의 폴리층들은 커패시터의 플레이트들로서 사용될 수 있다. 이런 종류의 커패시터의 주된 문제점은, 커패시던스값에서 0.12%의 오차를 야기하는 폴리실리콘 표면의 입도(granularity)에 의해 야기되는 산화물 두께에 있어서의 랜덤한 변동이다. 이런 종류의 구조에 대한 커패시던스값 대 면적비는, 금속 또는 폴리실리콘-오버-확산 구조의 그것보다 더 작다.
3. 금속-오버-폴리실리콘 구조
상기 커패시터의 두 플레이트들은 금속과 폴리실리콘이다. 이런 종류의 커패시터의 특성은 폴리실리콘-오버-폴리실리콘 구조와 유사하다.
상기 구조들 모두에서, 커패시터의 저면 플레이트들로부터 상기 기판까지의, 따라서 기판 바이어스까지의, 큰 기생 커패시던스가 존재한다. 금속 또는 폴리실리콘-오버-확산 커패시터의 경우, 저면 플레이트가 기판내에 매몰되는 곳에서, 이 스트레이(stray) 커패시던스는, 역으로 바이어스된 p-n 접합의 것이며, 총 커패시던스 C의 15∼30%일 수 있으며, 산화물 두께와 소자의 구성에 의존한다. 이중 폴리 및 금속-오버-폴리실리콘 구조들에 대하여, 저면 플레이트와 관련된 스트레이 커패시던스는 전형적으로 C의 5∼20%이다.
로그 D/A 변환기의 정확도는, 비율 C1/(C1+C2)의 정확도에 의존한다. 커패시던스 비는 커패시던스 그들 자신의 부정확도에 영향을 받는다. 상기 비율의 오차는, 면적(랜덤 에지 변동), 커패시터들의 산화물 두께 및 언더컷에 있어서의 변화에 기인한다. 이 언더컷(undercut)은, 성형도중 그의 주변부(perimeter)를 따라 커패시터의 플레이트들의 측면 에칭에 기인한다. 그것은 C를 감소시키며, 이는 소자의 주변부에 비례한다. 이 언더컷을 피해보고자 하는 공통된 접근은, 동일 크기의 소형 유니트 커패시터들을 병렬 접속시켜 더 큰 것을 구성하는 것이다. 이 기술을 사용하면, 면적/주변부 비는 임의의 두개의 커패시터들에 대해서도 거의 같다. 그러나, 이들 커패시터들은, 그들이 유효공간의 60%뿐만을 활용하므로, 큰 면적을 차지한다. 전형적인 커패시터의 레이아웃은 십자형이다. 커패시터들 C1, C2및 C3는 유사한 레이아웃으로 실행된다.
그의 디지털 대 아날로그 변환 특징에 있어서, 전자 신호 변환장치가 제14도에 제공되는 바, 그것은 아날로그 형태로 변환되어질 디지털치를 일시적으로 홀딩하기 위한 회로(631)을 가진다. 제1 및 제2커패시터 C1및 C2가 설치된다. 스위치들은, 적어도 하나의 제1 및 제2커패시터들을 선택적으로 충전하는 것, 적어도 하나의 제1 및 제2커패시터들을 선택적으로 방전하는 것 및 상기 제1 및 제2커패시터들을 선택적으로 접속하는 것을 포함함으로써, 그들간의 전하 재분배가 일어나도록 하는, 선택적인 오퍼레이션을 실행할 수 있도록 동작 가능한 것이 통상적이다. 제14도에서, 스위치 POS SGN 및 PRE A2D는, 전원으로부터 제1전압까지 제1커패시터 C1를 충전시키도록 동작할 수 있는 것이 일반적인 제1스위치로서 작용한다. 스위치 PHS2는, 제1커패시터 C1이 충전되는 전압과는 다른 전압 레벨까지 제2커패시터 C2를 방전시킨다. 제3스위치 A2D는, 전하의 재분배가 일어나고 제1커패시터 C1양단의 전압이 상기 제1전압의 소정의 분수값(fraction)으로 감소되도록, 그렇게 충전된 제1커패시터 C1을 제2커패시터 C2에 접속시킨다.
디코우더(613)는, 제1커패시터 C1양단의 전압이 상기 소정의 분수값만큼 수회 감소되도록, 제2 및 제3스위치 PHS2 및 A2D를 교대로 반복 작동시키기 위한 카운터(611)에 응답하며, 이 횟수는 래치(631)에 홀딩된 디지털치에 의해 나타나며, 따라서 그 횟수만큼 감소된 후 제1커패시터 C1양단에 잔류하는 전압은 디지털치가 변환되는 임의의 아날로그 전압으로 되는 바, 이때 그 디지털치는 상기 아날로그 전압으로 변환된다. 상기 디지털치가 변환되는 아날로그 전압은, 지수 N에 대한 제1상수 d에 실질적으로 비례하는 바, 여기서 N은 실질적으로 제1 및 제2커패시터들이 접속되는 횟수에 또는 특정 변환으로 상기 스위치들에 의해 수행된 재분배 동작의 횟수에 비례한다. 이 수 N은, 아날로그 형태로 변환되어질 디지털치에 비례하며 그의 직접적인 함수이다. 따라서, 동작실행후의 커패시터 C1및 C2중 적어도 하나의 양단 전압은 임의의 아날로그 전압인 바, 이때 그 디지털 치는 상기 아날로그 전압으로 변환된다. 이 값 d는 0,85 내지 0.99 사이에 설정됨이 바람직하다. 대개의 경우, 커패시던스 C1은 커패시던스 C2의 적어도 10배임이 바람직하다.
아날로그 대 디지털 변환 특징에 있어서, 디코우더(613)는 스위치들을 작동시켜, 그들이 연속적인 선택적 동작들을 실행하게끔 하는바; 상기 동작 도중, 아날로그 신호의 샘플을 포함하면서, 전하 재분배가 소정의 전기적 상태가 발생할 때까지 수차례 반복적으로 발생한다. 회로망은 전하 재분배가 발생하는 횟수의 함수로서 임의의 디지털 치를 생성하며, 따라서 이 동작들이 실행될때 그렇게 생성된 상기 디지털치는, 상기 아날로그 신호의 샘플이 변환되어질 디지털치이다. 예를 들면, 카운터(611)는 선택적인 전하 재분배 동작이 발생하는 횟수에 비례하는 카운트 수를 연속적으로 인크리먼트한다. 전자 비교회로망(653 및 651)은, 특정 레벨에 도달하며 그 레벨에 도달되었을때, 카운터(611)로부터 상기 카운트를 래치하는 데이터 래치(623)로 라인 661상에서 제어 신호를 공급하는, 제1커패시터 C1양단의 전압에 응한다.
제15도의 프로세스 다이어그램은 로그 A/C 신호 변환의 예시적인 동작을 도시한다. 동작들은, START(시작)(701)와 함께 개시하여, 카운터치 N을 0으로 리셋하는 스텝 703으로 진행한다. 아날로그 신호가 스텝 705에서 샘플링된다. 스텝 707은, C1으로부터 C2를 단절시키며, 제1커패시터가 충전되는 전압과는 상이한 전압 레벨로 제2커패시터를 방전시킨다. 그후 스텝 709는, 전원으로부터 제1전압까지 제1커패시터를 충전시킨다.
테스트 스텝(711)은, 제1커패시터 C1양단의 전압이 스텝 705에서 샘플링된 레벨보다 더 작은지를 판정한다. 만일 그렇지 않으면, 동작들은, 그렇게 충전된 제1커패시터를 제2커패시터에 접속시키는 스텝 713으로 진행하므로, 따라서 전하 재분배가 발생하고 제1커패시터 양단의 전압은 그의 이전 전압의 소정의 분수 값으로 감소된다. 그후 스텝 715는, 카운터 인덱스 N를 인크리먼트한다. 스텝 717은, C1으로부터 C2를 단절시키며, 다시 제2커패시터를 제1커패시터가 충전되는 전압과는 상이한 레벨의 전압까지 방전시킨다. 동작들은 테스트 스텝 711로 리턴하며, 상기 테스트가 만족될 때까지 반복적으로 방전 및 접속 스텝을 (713∼717) 교대로 수행하며, 상기 제1커패시터 양단의 전압이 수회 소정의 분수 값으로 반복적으로 감소되도록 하며, 이 횟수는 디지털치 N에 의해 표시된다. 테스트 스텝 711이 만족될때, 그 횟수만큼 감소된 후의 상기 제1커패시터 양단의 잔류 전압은, 상기 디지털치가 대응하게 되는 아날로그 전압이다. 동작들은, 인덱스 D을 로그 디지털 표현으로 래치하기 위해 그리고 그것을 출력으로서 제공하기 위해, 스텝 711로부터 스텝 719로 분기한다. D/A 변환은 반대로 동작한다. 상기 프로세스가 계속되면, 동작들은 테스트 721을 통해 스텝 703으로 되돌아온다. 그렇지 않으면, 동작들은 테스트 721로부터 END(끝)(723)로 분리된다.
본 발명은, 여러 응용이 기술한 바와 같이 소프트웨어, 하드웨어, 또는 펌웨어(firmware)를 통합하면서 디지털 또는 아날로그 기술을 사용하는 많은 실시예들을 포함한다. 보청기, 확성장치 및 기타 전자장치를 공기, 물속, 우주 또는 다른 환경에서 사용하기 위한 응용, 조합 및 프로세스들이 본 발명의 범위내에 있다.
상술된 견지에 있어서, 본 발명의 여러가지 목적들이 달성되어지며 기타 유리한 결과들이 얻어진다.
각종 변화들이 본 발명의 범위를 벗어나지 않은채 상기 구성 내에서 만들어질 수 있기 때문에, 첨부도면에서 도시된 바와 같이, 상기 설명에 포함된 모든 사항들은 예시적으로 해석되어져야 하며 본 발명의 범위를 제한하고자 함은 아니라는 것으로 의도된다.

Claims (31)

  1. 필터링되어질 신호를 수신하기 위한 입력측을 가지며, 필터링된 신호를 생성하는 출력측을 가지며 및 중간 출력신호를 생성하는 로그 필터수단을 포함하는 신호 처리 수단을 갖는 필터를 포함하되; 이때 상기 필터는, 종속으로 접속되는 입력측 및 출력측들을 갖는 일련의 필터 스테이지 수단들을 가지며, 상기 필터 스테이지 수단들의 각각은 필터 파라미터들의 전기적 표시들에 따라 그의 입력측에서 신호들을 필터링하며; 상기 필터 파라미터들 중의 각각의 값을 상기 필터 파라미터들의 그것의 값의 실질적으로의 일정 퍼센티지 양만큼 변화시키기 위하여, 상기 전기적 표시들을 바꾸기 위한 상기 필터에 접속된, 전자 제어 수단을 포함하되; 이때 상기 일련의 필터 스테이지 수단들은, 상기 필터링된 신호를 생성하기 위해, 상기 필터 스테이지 수단들의 첫번째 것으로부터 마지막 것으로까지 상기 일련의 필터 스테이지 수단들을 통과하는 신호들을 필터링하기 위한 및 그후 상기 필터 스테이지 수단들의 상기 마지막 것으로부터 상기 첫번째 것으로까지 상기 일련의 필터 스테이지 수단들을 역으로 통과하는 신호들을 필터링하기 위한 수단을 포함하는 것을 특징으로 하는 전기 신호를 필터링하기 위한 전자 필터.
  2. 제1항에 있어서, 상기 전자 제어 수단은, 상기 적어도 하나의 필터 스테이지의 전기적 표시를 대수적으로 변화시키는 것을 특징으로 하는 전자 필터.
  3. 제2항에 있어서, 상기 복수의 필터 스테이지들 중 적어도 하나는, 상기 복수의 필터 합 신호들 중 그의 관련된 하나를 실질적으로 로그 형태로 생성하는 것을 특징으로 하는 전자 필터.
  4. 제1항에 있어서, 상기 전자 제어 수단은, 필터링되어질 상기 전기신호의 극성의 함수로서 및 상기 복수의 필터 합 신호들중의 적어도 하나의 극성의 함수로서, 인크리먼팅 및 디크리먼팅의 러닝 토탈들(running totals)을 제공하기 위한, 상기 필터 파라미터들의 각각을 나타내는 로그 형태로 디지털치들을 제공하기 위한 및 상기 디지털치들의 대응하는 것에 상기 러닝 토탈들을 각각 가산하기 위한 수단을 포함하는 것을 특징으로 하는 전자 필터.
  5. 제4항에 있어서, 상기 전자제어 수단은, 러닝 토탈들을 상기 인크리먼팅 및 디크리먼팅보다 덜 빈번하게 상기 디지털 값들 중의 상기 대응하는 것에 각각 가산하는 것을 특징으로 하는 전자 필터.
  6. 제1항에 있어서, 상기 전자제어 수단은, 각각의 변화하는 극성들을 가지는 제1 및 제의 외부적으로 유도된 제어신호들에 응하며, 제1의 외부적으로 유도된 제어신호의 변화하는 극성들을 나타내는 일련의 값들을 일시적으로 내장하며, 상기 각각의 필터 파라미터의 크기를 일정한 양만큼 증가 및 감소시키고; 그 증가 및 감소는 각각, 상기 일련의 값들내의 대응하는 값이 제2의 외부적으로 유도된 제어신호의 극성과 비교되어 극성이 같은지 아니면 반대인지의 여부에 의존하는 것을 특징으로 하는 전자 필터.
  7. 아날로그 형태로 변환되어질 디지털치를 일시적으로 홀딩하기 위한 수단; 제1 및 제2커패시터; 제1 및 제2커패시터들 중의 적어도 하나를 선택적으로 충전시키는 것, 상기 제1 및 제2커패시터들 중의 적어도 하나를 선택적으로 방전시키는 것 및 상기 제1 및 제2커패시터들을 선택적으로 접속시켜서 그들간의 전하 재분배가 발생하게 하는 것을 포함하는 선택적 동작들을 실행하기에 통상 동작 가능한 스위치 수단; 및 아날로그 형태로 변환되어질 디지털치를 일시적으로 홀딩하기 위한 상기 수단에 응하는 및 상기 선택적 동작들 중에서 전하 재분배가 수회 반복하여 발생하도록 상기 선택적 동작들의 시퀀스를 수행하도록 하는 상기 스위치 수단을 동작시키는 수단을 포함하며; 상기 회수는 아날로그 형태로 변환되어질 디지털치의 함수이며, 따라서 상기 동작들이 실행된 후 상기 커패시터들 중의 적어도 하나의 양단 전압은, 아날로그 형태로 변환되어질 디지털치를 표시하는 아날로그 전압이며, 그에 따라 디지털 대 아날로그 전자신호 변환이 이루어지는 것을 특징으로 하는 전자 신호 변환장치.
  8. 제7항에 있어서, 상기 전하의 재분배가 발생하는 횟수는 아날로그 형태로 변환되어질 디지털치에 실질적으로 비례하며, 따라서 상기 동작들의 실행 후 상기 커패시터들 중의 하나의 양단 전압은, 아날로그 형태로 변환되어질 디지털치를 표시하는 아날로그 전압인 것을 특징으로 하는 전자 신호 변환장치.
  9. 제7항에 있어서, 상기 스위치 수단을 동작시키는 상기 수단은, 상기 스위치 수단으로 하여금 상기 제1커패시터의 초기 충전의 시퀀스를 실행하도록 야기하며, 상기 제2커패시터의 방전과 상기 제1 및 제2커패시터의 접속시킴을 반복해서, 전하가 상기 제1커패시터로부터 점차로 제거되도록 하는 수단을 포함하는 것을 특징으로 하는 전자 신호 변환장치.
  10. 제7항에 있어서, 상기 제1커패시터 양단의 전압은, 디지털치가 그것으로 변환되어질 아날로그 전압이고, N이 실질적으로 상기 제1 및 제2커패시터가 접속되는 횟수에 비례할때, 상기 지수 N에 대한 제1상수 d에 실질적으로 배례하는 것을 특징으로 하는 전자 신호 변환장치.
  11. 제7항에 있어서, 상기 제1 및 제2커패시터의 커패시던스의 합으로 나누어지는 상기 제1커패시터의 커패시던스는, 상기 변환의 로그 베이스를 나타내는 비율 d가 되는 것을 특징으로 하는 전자 신호 변환장치.
  12. 제11항에 있어서, 상기 비율 d는 0.85 내지 0.99사이에 있는 것을 특징으로 하는 전자 신호 변환장치.
  13. 제7항에 있어서, 제1커패시터의 커패시던스는, 상기 제2커패시터의 커패시던스의 적어도 10배가 되는 것을 특징으로 하는 전자 신호 변환장치.
  14. 디지털치로 변환되어질 아날로그 신호의 샘플을 일시적으로 홀딩하기 위한 수단; 제1 및 제2커패시터; 상기 제1 및 제2커패시터 들 중의 적어도 하나를 선택적으로 충전시키는 것, 상기 제1 및 제2커패시터들 중의 적어도 하나를 선택적으로 방전시키는 것 및 상기 제1 및 제2커패시터를 선택적으로 접속시켜서 그들 사이에 전하 재분배가 발생하게 하는 것을 포함하는 선택적인 동작들을 실행하기에 통상 동작 가능한 스위치 수단; 상기 스위치 수단을 동작시키되, 그것으로 하여금 상기 선택적인 동작들의 시퀀스를 수행하도록 하는 및 이때 그 동작들 동안 상기 아날로그 신호의 샘플을 포함면서 소정의 전기적 상태가 발생할 때까지 전하 재분배가 수회 반복적으로 발생하도록 하는 상기 스위치 수단을 동작시키는 수단; 및 상기 전하 재분배가 발생하는 횟수의 함수로서 디지털치를 생성하여, 상기 동작들이 실행될때 그렇게 생성된 디지털치가, 상기 아날로그 신호의 샘플이 변환되어질 디지털치를 나타내도록, 상기 디지털치를 생성하는 수단을 포함하는 전자 신호 변환장치.
  15. 제14항에 있어서, 디지털치를 생성하기 위한 상기 수단은, 전하 재분배의 상기 선택적 동작이 발생하는 횟수에 비례하는 수의 카운트를 인크리먼트하는 및 상기 소정의 전기적 상태가 발생할때 상기 인크리먼트를 중지시키는 수단을 포함하는 것을 특징으로 하는 전자 신호 변환장치.
  16. 제14항에 있어서, 상기 소정의 전기적 상태는, 특정 레벨에 도달한 상기 제1커패시터 양단의 전압에 기초하는 것을 특징으로 하는 전자 신호 변환장치.
  17. 제14항에 있어서, 상기 제1커패시터의 커패시던스는, 상기 제2커패시터의 커패시던스의 적어도 10배가 되는 것을 특징으로 하는 전자 신호 변환장치.
  18. 제14항에 있어서, 상기 제1 및 제2커패시터의 커패시던스의 합으로 나누어지는 상기 제1커패시터의 커패시던스는, 상기 변환의 로그 베이스를 나타내는 비율 d가 되는 것을 특징으로 하는 전자 신호 변환장치.
  19. 제18항에 있어서, 상기 비율 d는 0.85 내지 0.99 사이에 있는 것을 특징으로 하는 전자 신호 변환장치.
  20. 제1디지털 값으로 변환되어질 제1아날로그 신호의 샘플을 일시적으로 홀딩하기 위한 수단; 제2아날로그 신호의 아날로그 레벨로 변환되어질 제2디지털치를 일시적으로 홀딩하기 위한 수단; 제1 및 제2커패시터; 상기 제1 및 제2커패시터들 중의 적어도 하나를 선택적으로 충전시키는 것, 상기 제1 및 제2커패시터 들 중의 적어도 하나를 선택적으로 방전시키는 것 및 상기 제1 및 제2커패시터들을 선택적으로 접속시켜서 그들 사이에 전하 재분배가 발생하게 하는 것을 포함하는, 선택적 동작을 실행시키기 위해 통상 동작 가능한 스위치 수단; 상기 스위치 수단을 동작시키되, 그것으로 하여금 상기 선택적인 동작들의 시퀀스를 수행하도록 하는 및 이때 그 동작들 동안 상기 제1아날로그 신호의 샘플을 포함하면서 소정의 전기적 상태가 발생할 때까지 전하 재분배가 수회 반복하여 발생하도록 하는 상기 스위치 수단을 동작시키는 수단; 상기 전하 재분배가 발생하는 횟수의 함수로서 디지털치를 생성하여, 상기 동작들이 실행될때 그렇게 생성된 디지털치가, 상기 제1아날로그 신호의 샘플을 나타내는 제1디지털치가 되도록, 상기 디지털치를 생성하는 수단; 및 제2아날로그 신호의 아날로그 레벨로 변환되어질 상기 제2디지털치를 일시적으로 홀딩하기 위한 상기 수단에 응하는 및 상기 스위치 수단을 동작시키되 그것으로 하여금 상기 선택적인 동작들의 시퀀스를 수행하도록 하며, 이때 그 동작들 동안 전하의 재분배가 임의의 구별되는 횟수만큼 반복적으로 발생하는, 그러한 수단을 포함하며, 이때 상기 구별되는 횟수는, 상기 제2아날로그 신호의 아날로그 레벨로 변환되어질 제2디지털치의 함수이며, 따라서 상기 동작들이 실행된 후 상기 커패시터들 중의 하나의 양단 전압은, 상기 제2디지털치가 변환되는 제2아날로그 신호의 아날로그 레벨을 나타내는 것을 특징으로 하는 전자 신호 변환장치.
  21. 아날로그 형태로 변환되어질 디지털치를 홀딩하기 위한 카운터 수단; 제1 및 제2커패시터; 상기 제1커패시터를 전원으로부터 제1전압까지 충전시키기 위해 통상 동작 가능한 제1스위치 수단; 상기 제1커패시터가 충전된 전압과는 상이한 전압 레벨까지 상기 제2커패시터를 방전시키기 위해 통상 동작 가능한 제2스위치 수단; 그렇게 충전된 상기 제1커패시터를 상기 제2커패시터에 접속시켜, 전하 재분배가 일어나도록 그리고 상기 제1커패시터 양단의 전압이 상기 제1전압의 소정 분수치까지 감소하도록 하기 위해 통상 동작 가능한 제3스위치 수단; 및 상기 제1커패시터 양단의 전압이 상기 소정의 분수값 만큼 수회 반복적으로 감소되도록 상기 제2 및 제3스위치 수단을 교호적으로 반복하여 동작시키기 위해 상기 카운터 수단에 응하는 수단을 포함하되; 이때, 상기 횟수는 상기 카운터 수단에 홀딩되는 디지털치에 의해 표시되며, 따라서 그 횟수만큼 감소된 후에 상기 제1커패시터 양단의 잔류 전압은 변환되어질 디지털치를 나타내는 아날로그 전압이 되는 것을 특징으로 하는 전원과 함께 사용되는 디지털 대 아날로그 변환기.
  22. 제1 및 제2커패시터와 스위치들을 사용하여 디지털치를 아날로그 형태로 변환시키기 위한 디지털 대 아날로그 변환 동작방법에 있어서, 상기 제1커패시터를 전압원으로부터 제1전압까지 충전시키는 단계; 상기 제1커패시터가 충전된 전압과는 상이한 전압 레벨까지 상기 제2커패시터를 방전시키는 단계; 그렇게 충전된 상기 제1커패시터를 상기 제2커패시터에 접속시키는, 그리하여 전하 재분배가 발생하며 상기 제1커패시터 양단의 전압이 그 이전 전압의 소정의 분수치로 감쇠되도록 하는 접속 단계; 및 상기 방전 및 접속 단계를 교대로 반복적으로 실행하는, 그리하여 상기 제1커패시터 양단의 전압이 상기 소정의 분수치만큼 수회 반복적으로 감소되도록 하는 단계를 포함하며, 상기 횟수는 상기 디지털치에 의해 나타내어지며, 따라서 상기 횟수만큼 감소된 후 상기 제1커패시터 양단의 잔류 전압은, 변환되어질 디지털치를 나타내는 아날로그 전압이 되며; 상기 반복적으로 동작시키기 위한 상기 수단은, 제2 및 제4스위치 수단을 함께 동작시키는, 그후 제3 및 제5스위치 수단을 함께 동작시키는, 따라서 상기 제1커패시터의 양단의 전압이, 디지털치에 의해 나타내어진 횟수만큼 반복적으로 각 동작과 함께 감소되도록 하는, 그러한 동작 수단을 포함하는 것을 특징으로 하는 디지털 대 아날로그 변환기의 동작방법.
  23. 외부소리로부터 보청기 사용자에게 전기적 출력을 발생시키는 마이크로폰 수단; 보청기 사용자의 귀 안으로 소리를 방출하기 위해 전기적으로 구동되는 리시버 수단; 및 각각의 전기전하를 갖는 복수의 커패시터와, 상기 마이크로폰 수단의 상기 전기적 출력에 의해 상기 복수의 커패시터들의 적어도 하나를 선택적으로 충전 및 방전시키는 스위치 수단과, 상기 리시버 수단을 구동하는 아날로그 신호를 방출하며 가변횟수만큼 반복적으로 상기 전하를 재분배하는 수단을 포함하는 로그 아날로그 대 디지털 및 디지털 대 아날로그 변환수단을 포함하며, 이때 상기 가변횟수는 디지털 대 아날로그에 관련되는 것을 특징으로 하는 보청기.
  24. 제1 및 제2커패시터를 사용하여 아날로그 신호를 디지털 형태로 변환하는 아날로그 대 디지털 변환기의 동작방법에 있어서, 상기 제1 및 제2커패시터 내에서 디지털치로 변환되어질 상기 아날로그 신호의 샘플을 일시적으로 홀딩하는 단계; 상기 제1 및 제2커패시터들 중의 적어도 하나를 선택적으로 방전시키는 및 상기 제1 및 제2커패시터를 선택적으로 접속시키는, 그리하여 그들 사이에 전하 재분배가 발생하게 하는 단계; 상기 선택적 동작의 시퀀스를 수행하되, 상기 아날로그 신호의 샘플을 포함하여, 소정의 전기적 상태가 발생할 때까지 상기 전하 재분배가 수회 반복적으로 발생하도록 하는, 상기 선택적 동작의 시퀀스를 실행하는 단계; 상기 전하 재분배가 발생하는 횟수의 함수로서 디지털치를 생성하는, 따라서 상기 동작들이 실행될때 그렇게 생성된 상기 디지털치는, 상기 아날로그 신호의 샘플이 변환되는 디지털치를 나타내도록 하는 디지털치 생성 단계를 포함하는 것을 특징으로 하는 아날로그 대 디지털 보청기젼환기의 동작방법.
  25. 외부소리로부터 전기적 출력을 발생하기 위한 마이크로폰 수단과 소리를 방출하기 위해 전기적으로 구동되는 변환 수단을 구비하며, 상기 변환수단에 의해 방출된 소리중 일부는 상기 마이크로폰 수단으로 되돌려져서 피이드백 분을 그의 전기적 출력에 가산하는, 전기음향 장치용 전자 필터에 있어서, 상기 마이크로폰 수단의 전기적 출력을 전기적 표시로 변환시키는 수단; 조합된 신호 입력을 생성하기 위하여 적응출력과 그렇게 처리된 상기 마이크로폰 출력을 조합하기 위한 제1수단; 필터링된 신호를 생성하기 위해 조합된 신호 입력을 전자적으로 필터링하기 위한 전자필터 수단; 및 계수를 표시하는 전기적으로 내장된 파라미터들을 구비하며, 일정한 퍼센티지 양을 변화시키는 선형제어 수단을 포함하는 적응필터 수단을 포함하며, 상기 선형제어 수단은 상기 전자 필터링 수단과 상호 접속되며, 상기 적응필터 수단은, 전기적으로 기억된 계수들에 대해 상기 필터링된 신호의 전자적 처리용 수단을 추가로 포함하여, 상기 전기 음향장치내의 상기 마이크로폰 수단의 전기적 출력에서의 상기 피이드백 분을 실질적으로 오프세팅하도록 결합을 위한 상기 제1수단에 대해 상기 적응출력을 생성하는 것을 특징으로 하는 전자 필터.
  26. 제25항에 있어서, 상기 전기적 표시는, 실질적으로 로그 형태이며, 상기 결합된 신호는 실질적으로 로그 형태이고, 상기 적응출력은 실질적으로 로그 형태이며, 상기 필터링된 신호는 실질적으로 로그 형태이며, 상기 계수들은 실질적으로 로그 형태이며, 상기 적응필터 수단은 실질적으로 로그 형태로 동작하는 것을 특징으로 하는 전자 필터.
  27. 필터링되어질 신호를 수신하기 위한 입력을 가지며, 필터링된 신호를 생성하는 출력을 가지며 및 중간 출력 신호를 생성하는 로그 필터 수단을 포함하는 신호 처리 수단을 갖는 필터를 포함하되; 이때 상기 필터는, 종속으로 접속되는 입력 및 출력을 갖는 복수의 필터 스테이지들을 가지며, 상기 각 필터 스테이지는 필터 파라미터들의 전기적 표시들에 따라 그의 입력에서 신호들을 필터링하며; 상기 필터 파라미터들 중의 각각의 값을 상기 필터 파라미터들의 그것의 값의 실질적으로의 일정 퍼센티지 양만큼 변화시키기 위하여, 상기 전기적 표시들을 바꾸기 위한 상기 필터에 접속된 전자 제어수단을 포함하되; 이때 상기 각 필터 스테이지는, 필터 파라미터들의 그의 전기적 표시들을 저장하기 위한 그것에 접속되는 저장 수단을 갖으며; 이때 상기 각 필터 스테이지는, 그 입력에서, 상기 필터 파라미터들의 그의 전기적 표시들을 상기 신호에 더하며, 그리하여 필터 합 신호를 생성하는 수단을 포함하며; 상기 필터 스테이지들의 적어도 하나는, 그의 필터 합 신호와 다른 필터 스테이지들의 어느 하나의 출력으로부터의 신호를 가산함으로써, 그의 출력에서 로그 형태로 필터 신호를 생성하기 위한 수단을 포함하며; 상기 전자 필터는, 필터링되어질 상기 전기 신호로 그의 중간 출력 신호를 멀티플렉싱하는 및 상기 멀티플렉싱된 신호를 상기 필터의 입력에 제공하는 상기 신호 처리 수단에 접속된 수단을 더 포함하며, 그리하여 상기 로그 필터 수단은 로그 프리이필터 및 로그 포스트필터 양자로서 작용하는 것을 특징으로 하는 전기 신호를 필터링하기 위한 전자 필터.
  28. 제27항에 있어서, 상기 신호 처리 수단은, 상기 로그 필터 수단에 응하며, 일반적으로 전기적 값의 소정의 범위로 제한되는 상기 중간 출력 신호를 생성하는 리미트 수단을 더 포함하는 것을 특징으로 하는 전자 필터.
  29. 제27항에 있어서, 필터 신호를 로그 형태로 생성하기 위한 상기 수단은, 그 필터 스테이지용 상기 필터 합 신호와 또 다른 필터 스테이지의 출력으로부터의 신호를 비선형적으로 결합하는 수단을 포함하는 것을 특징으로 하는 전자 필터.
  30. 제27항에 있어서, 상기 로그 필터 수단은, 상기 필터 스테이지들의 첫번째 것으로부터 마지막 것으로까지 상기 일련의 필터 스테이지들을 통과하는 신호들을 필터링하기 위한 및 그후 상기 필터 스테이지들의 상기 마지막 것으로부터 상기 첫번째 것으로까지 상기 일련의 필터 스테이지 수단들을 역으로 통과하는 신호들을 필터링하기 위한 수단을 포함하는 것을 특징으로 하는 전자 필터.
  31. 제27항에 있어서, 상기 저장 수단은, 각 개별적인 필터 스테이지에 대한 복수의 필터 파라미터들의 디지털 표시들을 홀딩하는 수단 및 각 개별적인 필터 스테이지의 필터링을 제어하는 상기 복수의 필터 파라미터들을 멀티플렉싱하는 제2수단을 포함하는 것을 특징으로 하는 전자 필터.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8919591D0 (en) * 1989-08-30 1989-10-11 Gn Davavox As Hearing aid having compensation for acoustic feedback
US5259033A (en) * 1989-08-30 1993-11-02 Gn Danavox As Hearing aid having compensation for acoustic feedback
US5500901A (en) * 1992-02-20 1996-03-19 Resistance Technology, Inc. Frequency response adjusting device
US5233549A (en) * 1992-04-21 1993-08-03 Loral Aerospace Corp. Reduced quantization error FIR filter
US5402496A (en) * 1992-07-13 1995-03-28 Minnesota Mining And Manufacturing Company Auditory prosthesis, noise suppression apparatus and feedback suppression apparatus having focused adaptive filtering
US5535150A (en) * 1993-04-20 1996-07-09 Massachusetts Institute Of Technology Single chip adaptive filter utilizing updatable weighting techniques
US8085959B2 (en) * 1994-07-08 2011-12-27 Brigham Young University Hearing compensation system incorporating signal processing techniques
US6072885A (en) * 1994-07-08 2000-06-06 Sonic Innovations, Inc. Hearing aid device incorporating signal processing techniques
WO1996003848A1 (de) * 1994-07-21 1996-02-08 Institut Für Entwicklung Und Forschung Dr. Vielberth Kg Hörhilfe
JP3398156B2 (ja) * 1995-05-02 2003-04-21 ヴェーデクス・アクティーセルスカプ 正常な音の大きさに調整されるようにプログラム可能な又はプログラム制御される補聴器を制御するための方法
JP2970498B2 (ja) * 1995-10-26 1999-11-02 日本電気株式会社 ディジタル補聴器
EP0798947A1 (de) * 1996-03-27 1997-10-01 Siemens Audiologische Technik GmbH Verfahren und Schaltung zur Verarbeitung von Daten, insbesondere Signaldaten in einem digitalen programmierbaren Hörgerät
CA2212131A1 (en) * 1996-08-07 1998-02-07 Beltone Electronics Corporation Digital hearing aid system
US7787647B2 (en) 1997-01-13 2010-08-31 Micro Ear Technology, Inc. Portable system for programming hearing aids
US6449662B1 (en) * 1997-01-13 2002-09-10 Micro Ear Technology, Inc. System for programming hearing aids
US6424722B1 (en) * 1997-01-13 2002-07-23 Micro Ear Technology, Inc. Portable system for programming hearing aids
US6786420B1 (en) 1997-07-15 2004-09-07 Silverbrook Research Pty. Ltd. Data distribution mechanism in the form of ink dots on cards
US6236731B1 (en) 1997-04-16 2001-05-22 Dspfactory Ltd. Filterbank structure and method for filtering and separating an information signal into different bands, particularly for audio signal in hearing aids
US6618117B2 (en) 1997-07-12 2003-09-09 Silverbrook Research Pty Ltd Image sensing apparatus including a microcontroller
US6690419B1 (en) 1997-07-15 2004-02-10 Silverbrook Research Pty Ltd Utilising eye detection methods for image processing in a digital image camera
US6624848B1 (en) 1997-07-15 2003-09-23 Silverbrook Research Pty Ltd Cascading image modification using multiple digital cameras incorporating image processing
US7551201B2 (en) 1997-07-15 2009-06-23 Silverbrook Research Pty Ltd Image capture and processing device for a print on demand digital camera system
US7110024B1 (en) 1997-07-15 2006-09-19 Silverbrook Research Pty Ltd Digital camera system having motion deblurring means
US6879341B1 (en) 1997-07-15 2005-04-12 Silverbrook Research Pty Ltd Digital camera system containing a VLIW vector processor
US6366863B1 (en) 1998-01-09 2002-04-02 Micro Ear Technology Inc. Portable hearing-related analysis system
DE19802568C2 (de) * 1998-01-23 2003-05-28 Cochlear Ltd Hörhilfe mit Kompensation von akustischer und/oder mechanischer Rückkopplung
AUPP702098A0 (en) 1998-11-09 1998-12-03 Silverbrook Research Pty Ltd Image creation method and apparatus (ART73)
EP1120008B1 (en) * 1998-10-07 2011-07-27 Oticon A/S Feedback management for hearing aid
US6408318B1 (en) 1999-04-05 2002-06-18 Xiaoling Fang Multiple stage decimation filter
AUPQ056099A0 (en) 1999-05-25 1999-06-17 Silverbrook Research Pty Ltd A method and apparatus (pprint01)
US6292571B1 (en) 1999-06-02 2001-09-18 Sarnoff Corporation Hearing aid digital filter
CA2382039C (en) * 1999-07-21 2009-12-15 Med-El Elektromedizinische Gerate Gmbh Multichannel cochlear implant with neural response telemetry
US6480610B1 (en) * 1999-09-21 2002-11-12 Sonic Innovations, Inc. Subband acoustic feedback cancellation in hearing aids
US6757395B1 (en) 2000-01-12 2004-06-29 Sonic Innovations, Inc. Noise reduction apparatus and method
WO2001054458A2 (en) 2000-01-20 2001-07-26 Starkey Laboratories, Inc. Hearing aid systems
EP1251714B2 (en) 2001-04-12 2015-06-03 Sound Design Technologies Ltd. Digital hearing aid system
US6633202B2 (en) 2001-04-12 2003-10-14 Gennum Corporation Precision low jitter oscillator circuit
ATE318062T1 (de) * 2001-04-18 2006-03-15 Gennum Corp Mehrkanal hörgerät mit übertragungsmöglichkeiten zwischen den kanälen
CA2382358C (en) * 2001-04-18 2007-01-09 Gennum Corporation Digital quasi-rms detector
US20020191800A1 (en) * 2001-04-19 2002-12-19 Armstrong Stephen W. In-situ transducer modeling in a digital hearing instrument
GB2377568B (en) 2001-07-12 2004-12-15 Fast Analog Solutions Ltd Low pass filter
DK1284587T3 (da) * 2001-08-15 2011-10-31 Sound Design Technologies Ltd Rekonfigurerbar lavenergi-høreindretning
US7151838B2 (en) * 2002-08-21 2006-12-19 Galler Bernard A Digital hearing aid battery conservation method and apparatus
CA2601662A1 (en) 2006-09-18 2008-03-18 Matthias Mullenborn Wireless interface for programming hearing assistance devices
WO2008116264A1 (en) * 2007-03-26 2008-10-02 Cochlear Limited Noise reduction in auditory prostheses
JP3148939U (ja) * 2008-12-22 2009-03-05 株式会社日山 サーチ機能付き補聴器システム
US9203422B2 (en) * 2011-09-29 2015-12-01 Ecole Polytechique Federale De Lausanne (Epfl) Low distortion switched-capacitor event-driven analog to digital converter
JP6073920B2 (ja) * 2012-05-30 2017-02-01 陳啓星ＣＨＥＮ，Ｑｉｘｉｎｇ 対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（ｓｔａｇｅ−ｐｏｔｅｎｔｉａｌａｒｃｈｉｔｅｃｔｕｒｅ）
US11493713B1 (en) 2018-09-19 2022-11-08 Psiquantum, Corp. Photonic quantum computer assembly having dies with specific contact configuration and matched CTE

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3889108A (en) * 1974-07-25 1975-06-10 Us Navy Adaptive low pass filter
US4038536A (en) * 1976-03-29 1977-07-26 Rockwell International Corporation Adaptive recursive least mean square error filter
DE2716336B1 (de) * 1977-04-13 1978-07-06 Siemens Ag Verfahren und Hoergeraet zur Kompensation von Gehoerdefekten
JPS55100727A (en) * 1979-01-26 1980-07-31 Sony Corp Noncyclic transversal filter
JPS5853358B2 (ja) * 1980-03-31 1983-11-29 株式会社東芝 音声分析装置
DE3131193A1 (de) * 1981-08-06 1983-02-24 Siemens AG, 1000 Berlin und 8000 München Geraet zur kompensation von gehoerschaeden
DK546581A (da) * 1981-12-10 1983-06-11 Danavox As Fremgangsmaade til tilpasning af overfoeringsfunktionen i et hoereapparat til forskellige hoeredefekter samt hoereapparat til udoevelse af fremgangsmaaden
US4649505A (en) * 1984-07-02 1987-03-10 General Electric Company Two-input crosstalk-resistant adaptive noise canceller
US4548082A (en) * 1984-08-28 1985-10-22 Central Institute For The Deaf Hearing aids, signal supplying apparatus, systems for compensating hearing deficiencies, and methods
US4695970A (en) * 1984-08-31 1987-09-22 Texas Instruments Incorporated Linear predictive coding technique with interleaved sequence digital lattice filter
JPS6165616A (ja) * 1984-09-07 1986-04-04 Nippon Hoso Kyokai <Nhk> 対称形ｆｉｒディジタルフィルタ
US4658426A (en) * 1985-10-10 1987-04-14 Harold Antin Adaptive noise suppressor
AU596633B2 (en) * 1986-01-21 1990-05-10 Antin, Mark Digital hearing enhancement apparatus
US4731850A (en) * 1986-06-26 1988-03-15 Audimax, Inc. Programmable digital hearing aid system
NL8700075A (nl) * 1987-01-14 1988-08-01 Philips Nv Datatransmissiestelsel voorzien van versmeringsfilters.

Also Published As

Publication number Publication date
DK173760B1 (da) 2001-09-17
DK170789D0 (da) 1989-04-10
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EP0339819B1 (en) 1994-12-07
US5111419A (en) 1992-05-05
JP3308243B2 (ja) 2002-07-29
AU621100B2 (en) 1992-03-05

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