JP6073920B2 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage−potentialarchitecture) - Google Patents
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第一ステップにおいて、ADCの信号雑音比をコンスタントにする方法を考え出し、信号雑音比のサイズと信号ダイナミックレンジとを計算する。確率密度分布p(u)を設定する。Vj−1<u≦Vjであるとき(j=1・・・Q)、量子化器入力信号の電力はSjであり、雑音電力はNjであり、V軸の量子化間隔ΔVjは可変値であり、ΔVj=Vj−Vj−1である。まずは、uがVj−1を量子化点にすることを分析する。
(式1.4.2)と(式1.4.1)は4倍の関係であり、(式1.5.2)=(式1.5.1)+10log4である。
すなわち、V1、V2、・・・、VQ−1はそれぞれ、
である。
上述したことにより結論1を得ることができる。すなわち、電位Vθを採用し、各量子化点が同比率に逓増する場合、信号雑音比がコンスタントにされることを実現することができる。すなわち、対数比率の圧縮と拡大を実現することができる。
推論1が推論2を得ることができる。
(1)
、 (2)
になければならない。
R1、R2、・・・、RQはそれぞれ、
である。
上述したことにより結論2を得ることができる。すなわち、抵抗Rθを採用することにより、R1/Rθ=η−1になるとともに、Rj+1/Rj=ηになり、かつηの値範囲を(1.001〜1.5)にすることにより、Vj+1/Vj=ηを実現し、信号雑音比がコンスタントにされることを実現し、対数比率の圧縮と拡大を実現することができる。
の信号雑音比[Sj/Nj]dBと信号ダイナミックレンジをそれぞれ算出することができる。表1は、信号雑音比がコンスタントにされた設計である。
この式によって得た信号雑音比は、表2に示すとおりである。表の内容により、最小の信号雑音比は可用範囲内にあり、かつ信号雑音比は信号の増加に従って迅速に増加するとともに、迅速に最大値36.15に達することを確定することができる。低信号雑音比の区域を共に検討する場合、ダイナミックレンジは最初の60dBから調節後の80dBに拡大される。表2にはこの変化が示されている。
本発明の対数コンパンディング比率複数同時実行式超高速ADC及びDACをそれぞれ、対数ADC及び対数DACと略称し、対数ADCと対数DACとを共に対数ADDAという。対数ADC、対数DAC及び対数ADDAの子次元をそれぞれ、子次元ADC、子次元DAC及び子次元ADDAと略称し、二次元又は二次元以上の子次元を多次元という。対数ADDAは多次元の子次元ADDAで構成される。対数ADC、対数DAC、対数ADDA、子次元ADC、子次元DAC及び子次元ADDAの符号はそれぞれ、AD##、DA##、A##D、AD#、DA#、A#Dである。
実施例1.1−−臨界点作動型スイッチ。各臨界点作動型スイッチは、2つの制御ワードで制御し、第λ番目の第g次元の各臨界点作動型スイッチSλgは、制御ワードIλ(g+1)とIλgで制御し、それらの制御関係は、表3に示すとおりである。Iλg=0であり、Iλ(g+1)=1である場合、臨界点作動型スイッチSλgがオフされ、Iλg=1であり、Iλ(g+1)=0である場合のみ、臨界点作動型スイッチSλgがオンされる。臨界点作動型スイッチは、有損失スイッチと本発明の無損失スイッチを含む。
ugが正数であるとき、YFAは低電位になり、DX=0になり、かつSXを上方に移動させることによりugをUgに直接出力する。RC5=RC6であることによりYFB拡大倍数は−1になる。ugが負数であるとき、YFAは高電位になり、DX=1になり、かつSXを下方に移動させることにより、YFBでugを逆相させるとともにUgに出力する。
まずは、実施例4.1において説明した二次元で合計Nビットである対数チェーンADCにより、1つの線形アナログ信号をNビット対数比率デジタル信号に変換し、つぎはNビットの線形DACにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は対数比率のアナログ信号である。
まずは、Nビットの線形チェーンADCにより、1つの対数比率アナログ信号をNビット対数比率デジタル信号に変換し、次はNビット二次元対数チェーンDACにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は線形アナログ信号である。Nビット二次元対数チェーンDACは実施例5.1で説明したことと同様である。
図1.3は、A圧縮比、μ圧縮比及び対数圧縮比の7ビット圧縮増幅符号の信号雑音比を示す曲線図である。図面において、A圧縮比信号雑音比を示す曲線は1であり、μ圧縮比信号雑音比を示す曲線は2であり、定値の信号雑音比の対数圧縮比信号雑音比を示す曲線は3であり、変化信号雑音比の対数圧縮比信号雑音比を示す曲線は4である。
Claims (10)
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対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、対数ADDAはいずれも多次元の子次元ADDAで構成され、少なくとも1つの子次元ADDAは級電位(stage-potential)処理装置を含み、第λ番目の級電位(stage-potential)処理装置は、2つの通用のモジュール、すなわち第λ番目の級電位形成モジュールと級電位取得モジュールとを含み、
第λ番目の級電位形成モジュールは、参考電位を形成する抵抗チェーンと級電位を確定する回路とで構成されており、Q=2qになり、qビット第λ番目の子次元ADDA参考電位点は直列に接続されたQ個の抵抗により形成されるように、該抵抗チェーンはQ+1個の電位点VλQ、Vλ(Q-1)、・・・、Vλ0を形成し、ここでVλ(Q-1)、・・・、Vλ1、Vλ0は第λ番目のQ次元参考電位点であり、VλQと電源正極Vpとが同様であり、VλQがQ次元参考電位に含まれないことにより、gは次元の下付き(0〜Q-1)のいずれかの1つの点と同様になり、このg点をテスト点といい、このVλgを第λ番目の第g次元参考電位といい、量子化間隔を次元差Δλg=Vλ(g+1)-Vλgともいい、比較電圧UλZが変換範囲VλQ〜Vλ0を超えないとき、UλZに対応する1つの点Gが必ず存在し、g=Gであるとき、Vλ(G+1)>UλZ>VλG、かつUλZ-VλG<ΔλGになり、G点を所定点と命名し、所定点GのVλGはUλZの参考点より小さいとともにUλZの参考点に最接近し、かつ参考点Vλ(Q-1)〜Vλ0中の特殊の参考点電位であり、VλGに表記し、VλGを第λ番目の級電位といい、現在の第λ番目の子次元ADDAにおいて、級電位VλGはUλZの変換値であり、
級電位取得モジュールは、第λ番目の子次元ADDAにおいて、参考電位点Vλ(Q-1)〜Vλ0中の級電位VλGを確認することができるが、級電位VλGを検出したことではないので、級電位取得モジュールを使用する必要があり、級電位取得モジュールは級電位スイッチであり、一組の臨界点作動型スイッチは級電位スイッチを構成し、級電位スイッチJDWKGλは臨界点作動型スイッチ組LJKGZλと多電気路線スイッチDLKGλと含み、臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を1つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた1つの入力端を選択開通端にし、第λ番目の第g次元臨界点作動型スイッチSλgの臨界点作動型スイッチ点Sλg上にある上下2つの制御端Iλ(g+1)とIλgはそれぞれ、電位比較値I* λ(g+1)とI* λgと同値になるように電位比較値に接続され、Iλ(g+1)=1又はIλg=0になるとき、スイッチ点Sλgがオフされ、スイッチ点SλgがIλ(g+1)=0であるとともにIλg=1である条件を満たすときのみ、スイッチ点Sλgがオンされるとともに選択開通点SλGになり、選択開通点SλGの電位は第λ番目の第g次元電位VλGであり、第λ番目の級電位VλGといい、
級電位VλGは、A/D変換又はD/A変換のブリッジであり、かつそれぞれデジタル信号Dλ(q-1)〜Dλ0及び比較電圧UλZと所定の対応関係を持ち、この対応関係は参考点Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0との間の対応関係により実現し、級電位VλGは参考点Vλ(Q-1)〜Vλ0中の1つの臨界点であり、制御ワードIλ(Q-1)〜Iλ0の値と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0の選択開通点とにより級電位VλGを決定し、
級電位VλGは、参考点Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0と臨界点作動型スイッチ組Sλ(Q-1)〜Sλ0との間の対応関係により獲得し、
一方面において、Vλ(Q-1)〜Vλ0とデジタル信号の対応関係は、Vλ(Q-1)〜Vλ0と制御ワードIλ(Q-1)〜Iλ0の対応関係であり、Vλ(Q-1)〜Vλ0中には1つの臨界点VλGが存在し、第λ番目の比較電圧UλZ>(VλG〜Vλ0)であることにより、参考点VλG〜Vλ0に対応する制御ワードIλG〜Iλ0は1になり、すなわち、VλGの以下に接続された各臨界点作動型スイッチ(Sλ(G-1)〜Sλ0)の制御ワードIλ(g+1)=Iλg=1になり、すべての(Sλ(G-1)〜Sλ0)はオフ状態になり、UλZ<(VλQ〜Vλ(G+1))であることにより、参考点VλQ〜Vλ(G+1)に対応する制御ワードIλQ〜Iλ(G+1)は0になり、すなわち、VλGの以上に接続された各臨界点作動型スイッチ(Sλ(G+1)〜Sλ(Q-1))の制御ワードIλ(g+1)=Iλg=0になり、すべての(Sλ(G+1)〜Sλ(Q-1))はオフ状態になり、臨界点の臨界点作動型スイッチSλGの制御ワードのみがIλ(G+1)=0、IλG=1になり、オン状態になり、一方面において、Vλ(Q-1)〜Vλ0とSλ(Q-1)〜Sλ0とが対応し、両者は直接に接続されるか或いは算術回路により間接的に接続され、Sλ(Q-1)〜Sλ0中の選択開通点SλGは取得した級電位VλGを級電位スイッチバスSλに送信するとともに、他の子次元ADDAの点出力値に送信して集合演算を行うことにより、A/D又はD/A変換を行い、上述した級電位VλGは比較電圧UλZに最接近する参考点電位であり、両者の関係はVλG=UλZ-UλXであり、UλXは小数電圧であり、かつその参考電位の電圧範囲より小さく、
臨界点作動型スイッチは無損失スイッチであり、無損失スイッチはフォロースイッチを信号スイッチにし、信号を送信するか或いは信号を切断し、電圧フォロースイッチは2つのモジュール、すなわちフォロー部と電源スイッチとを含み、電源スイッチは該フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる、ことを特徴とする対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
- 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
級電位取得モジュールは、フォロースイッチに基づいた無損失スイッチを含み、
フォロースイッチに基づいた無損失スイッチにおいて、フォロースイッチを信号スイッチにすることにより、信号を送信又は切断し、フォロースイッチは2つのモジュールであるフォロー部と電源スイッチとを含み、電源スイッチは前記フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することができ、
該フォロー部は、電源がオンされた状態において電圧フォロー状態になり、信号を同相端に入力するとき、その出力端の電圧が同相端の電圧に精密にフォローすることにより、信号がオンされ、電源がオフされた状態において、フォロー部の信号が切断されることにより、フォロースイッチは制御ワードで該フォロー部電源回路の開閉を制御するとともに、フォロー部信号回路の開閉を制御することができ、制御ワードはフォロースイッチの開閉の論理関係によって自由に設定し、例えば常開、常閉、臨界点作動型スイッチなどに設定することができ、フォロースイッチを臨界点作動型スイッチの論理関係に設定し、臨界点作動型スイッチSλgはSλg1、Sλg2、Sλg3などのような様々な回路構造の臨界点作動型スイッチを含む、ことを特徴とする請求項1記載される対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
- 前記フォロースイッチに基づいた無損失スイッチがフォロースイッチを含み、
電源スイッチ制御論理を設定することにより、フォロースイッチを無損失スイッチSλgに構成することができ、その論理関係は、Iλg=0或いはIλ(g+1)=1であるとき、Sλg信号がオフされることであり、Iλg=1かつIλ(g+1)=0である場合のみ、高電位が電源スイッチKS1とKS3をオンさせ、かつ低電位が電源スイッチKS0とKS2をオンさせることにより、Aλg電源がオンされ、かつAλg信号もオンされ、逆に、Iλg=0或いはIλ(g+1)=1である場合は、KS1とKS3をオフさせるか或いはKS0とKS2をフさせることにより、Aλg電源がオフされ、かつAλg信号もオフされ、回路を簡単化するため、KS0とKS2のうちいずれか1つを短絡させ、KS1とKS3のうちいずれか1つを短絡させることができる、ことを特徴とする請求項2に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
- 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
m番*qビット同抵抗式対数ADCを構成し、原始入力交流信号uαyは前置回路QZDLにより処理された後、第α番目の入力電圧Uαyになり、第λ番目の入力電圧Uλyの範囲は0〜Vpであり、第λ番目の子次元AD#λが第λ番目の入力電圧Uλyに対してAD変換を行うことは、下記の5つのモジュールで行い、
(1)級電位VλG形成モジュール:Q=2qであり、第λ番目の同時実行部の分圧抵抗チェーンRλ(Q-1)〜Rλ0は第λ番目の電位参考点Vλ(Q-1)〜Vλ0を形成し、この式においてVλ0は最小電位であり、参考点Vλ(Q-1)〜Vλ1は同時実行部中のコンパレータCλ(Q-1)〜Cλ1の逆相端に接続され、第λ番目の入力電圧Uλyはサンプリングした後にU* λyになり、かつ最小電位Vλ0を加えた後には比較電圧Uλzになり、この電圧をコンパレータCλ(Q-1)〜Cλ1の同相端に入力して、電位参考点Vλ(Q-1)〜Vλ0と比較して級電位VλGを獲得し、関係式Vλ(G+1)>Uλz>VλGにより、第λ番目の比較値Iλ(Q-1)〜Iλ1の分界点Gを獲得し、かつIλ(Q-1)〜Iλ(G+1)=0、IλG-Iλ1=1になり、IλQは定値0であり、Iλ0は定値1であり、比較値Iλ(Q-1)〜Iλ0がエンコーダーBMλによって符号化されることにより、級電位VλGのデジタル出力値Dλ(q-1)〜Dλ0を獲得し、上述したことにより、級電位VλGをブリッジとし、比較電圧Uλzを級電位VλGに変換するとともに、デジタル信号Dλ(q-1)〜Dλ0に変換し、
(2)スイッチ誤差低減モジュール:スイッチ誤差を低減する方法は二種があるが、一番目の方法は、同じ幅で参考点電位と入力電圧をベッドフォームすることであり、二番目の方法は、無損失スイッチを採用することであり、
(3)級電位VλG取得モジュール:AD##において、級電位VλGを取得する必要がない最後のモジュールを除去し、他のすべてのモジュールは次の変換を行うために級電位VλGを取得しなければならなく、級電位を取得する目的は次の変換を行うためであり、各子次元変換のビットはいずれもqビットであり、Q=2qであり、抵抗チェーンは電圧VpをQ等分し、各当分電圧ΔVは固定値ΔV=Vp/Qであり、参考電位点Vλ(Q-1)〜Vλ0はそれぞれ各スイッチ点Sλ(Q-1)〜Sλ0に接続され、かつ臨界点作動型スイッチ組の選択開通を制御することにより、選択開通点SλGを確定し、選択開通点SλGは級電位VλGに対応し、選択開通点SλGは級電位VλGをスイッチバスSλに送信し、
(4)点間演算モジュール:この点間演算モジュールは、サンプル取得格納部CBλと、小数合計計算機Σλと、小数増幅器FDλとを含み、第λ番目の入力電圧Uλyがサンプル取得格納部CBλを通過した後に安定電圧U* λyになることにより、m個の子次元を同時実行させることができ、小数合計計算機Σλは小数電圧UλX=UλZ-V'λG-VλSを獲得し、小数増幅器FDλの役割は、小数電圧UλXの範囲が0〜ΔVであるとき、増幅器FDλは小数電圧信号をQ倍拡大し、U(λ+1)y=Uμy=Q*UλXを獲得することにあり、Uμyの範囲は最大の満量範囲0〜Vpまで拡大されて、第μ番目の入力電圧Uμyになり、かつ第μ番目のAD#μに入って精度一層高い測量と変換を行い、
(5)対数変換モジュール及びその過程:この対数変換モジュールはアナログ式変換とデジタル式変換を含み、デジタル式変換を行う前提は総入力電圧Uαyを高ビット等量子化間隔のデジタル信号に変換し、かつ該高ビットデジタル信号を対数検針器によって低ビット対数量子化間隔のデジタル信号に変換することにあり、アナログ式変換は第α番目の入力を行う前に、アナログ式対数変換器によって線形入力電圧を対数入力電圧に変換し、実際のADCは対数入力電圧を対数量子化間隔デジタル信号に変換する、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
m番*qビット同抵抗式対数DACを構成し、Nビットデジタル信号はm番*qビットに従って次のとおりに配置され、
(D(N-1)、・・・、D0)=(Dα(q-1)、・・・、Dα0)、(Dβ(q-1)、・・・、Dβ0)、・・・、(Dm(q-1)、・・・、Dm0)であり、Dはdの所定の級電位スイッチ制御端(dα(q-1)、・・・、dα0)、(dβ(q-1)、・・・、dβ0)、・・・、(dm(q-1)、・・・、dm0)に送信され、
第λ番目の子次元DACλが第λ番目のデジタル信号(Dλ(q-1)、・・・、Dλ0)に対してDA変換を行うことは、次の5つのモジュール及びその過程で行い、
(1)級電位VλG形成モジュール:Q=2qであり、第λ番目の同時実行部の分圧抵抗チェーンRλQ〜Rλ0は、第λ番目の電位参考点Vλ(Q-1)〜Vλ0を形成し、デジタル信号(Dλ(q-1)、・・・、Dλ0)を受信した後、デジタル信号に対応する電位参考点VλGは級電位になり、Vλ0は最小電位であり、
(2)スイッチ誤差低減モジュール:スイッチ誤差を低減する方法は二種があるが、一番目の方法は、同じ幅で参考点電位と入力電圧をベッドフォームすることであり、二番目に方法は、無損失スイッチを採用することであり、
(3)級電位VλG取得モジュール:各点の級電位VλGを取得することは、各点の出力電圧VλΨを取得するためにすることであり、
(4)点間演算モジュール:級電位VλGと出力電圧VλΨと縮小倍数Ψλとの間の関係は、VλΨ=VλG/Ψλであり、Ψλ=Q(λ-1)であり、すなわち、第λ番目の縮小器Ψλの縮小倍数ΨλはΨλ=Q(λ-1)であり、各点のVλΨの合計を総合計計算機ΣΨで算出することにより、総出力アナログ電圧VΨを取得し、各点の最小電位を縮小して得た合計は定値VRSであり、かつVRS=Vα0/Ψα+Vβ0/Ψβ+・・・+Vm0/Ψm=Vα0/(Qm-α)+Vβ0/(Qm-β)+・・・+Vm0/(Qm-m)であり、VRSは総出力アナログ電圧VΨの波形に影響を与えず、波形のみをVRS程度増波させたので、総合計計算機ΣΨからVRSを引くべきであり、
(5)対数変換モジュール:該対数変換モジュールもアナログ式変換とデジタル式変換とを含み、デジタル式変換は、低ビット対数量子化間隔のデジタル信号を受信するとき、反対数検針器で該対数デジタル信号を高ビット等量子化間隔のデジタル信号に変換するとともに、高ビット等量子化間隔のDACでアナログ信号に変換し、アナログ式変換は、DACがデジタルアナログ変換を行った後、アナログ式反対数変換器で得た該対数アナログ信号を線形出力電圧に変換する、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
二次元対数チェーンADCを構成し、該対数チェーンADCは2つの子次元であるLAD#αとLAD#βを含み、LAD#αは第一番目の対数チェーン子ADCであり、LAD#βは第二番目の対数チェーン子ADCであり、無損失スイッチを採用し、
第一番目のLAD#αはqビット変換を行い、対数比率抵抗チェーンRQ〜R1とRθは、電圧0〜VPをQ+1個の大段、合計Q+2個の電位点に分け、0点とVPを除去するとき、残ったVQ-1〜Vθを参考電位点(量子化点ともいう)にするこにより、Q=2q次元が形成され、参考電位チェーンVQ-1〜Vθを対数比率にし、かつVQ-1〜V1を第一番目のコンパレータCQ-1〜C1の逆相端に入力し、第一番目の比較電圧UαZを第一番目のコンパレータの同相端に入力することにより、第一番目の比較値IQ-1〜I1を獲得し、かつ該値を第一番目のエンコーダーBMで符号化することにより、第一番目の対数比率デジタル出力信号Dq-1〜D0を生成し、第一番目の比較値IQ-1〜I1又はデジタル出力信号Dq-1〜D0で級電位スイッチJDWKGを制御することにより、比較電圧UαZの級電位VGを獲得し、すなわち、比較電圧UαZが最初電位チェーン中のどの大段に属するかを検出し、UαZの粗略測量結果を獲得し、第一番目の合計計算機ΣQ-1〜Σ0に入力した比較電圧UαZは引かれ数になり、ΣQ-1〜Σ0に入力した参考電位点VQ-1〜Vθは引き数になり、この両者により差異電圧UX(Q-1)〜UX0を獲得し、差異電圧UX(Q-1)〜UX0を第一番目の増幅器FQ-1〜F0で増幅することにより、演算電圧Uy(Q-1)〜Uy0を獲得し、級電位VGに対応する差異電圧は小数電圧UXGといい、級電位VGに対応する演算電圧は演算点電圧(stage-potential)UyGといい、合計計算機が算出した小数電圧はUXG=UαZ-VGであり、UXGの変化範囲は(0〜ΔVG)であり、ΔVGは級電位量子化間隔といい、かつΔVG=(V(G+1)-VG)であることにより、増幅器FGの増幅倍数がVP/ΔVGになり、増幅器FGによって演算点電圧UyGを獲得し、UyG=UXG*VP/ΔVGであり、UyGによって増幅された電圧の変化範囲は最大の満量範囲0〜Vpになり、級電位スイッチは、獲得した演算点電圧UyGをスイッチバスSαに送信するとともに第二番目に出力し、UyGは、サンプル取得格納部CBβがサンプリングを行った後に第二番目の比較電圧UβZになり、かつこれを第二番目に送信して精密測量を行い、点間サンプル取得格納部CBβの役割は、二次元の入力電圧が1サンプリング周期内で独立・安定し、2つの子次元が同時実行をするように確保し、パイプライン式変換を形成することにあり、
第二番目のLAD#βの主な部分は第二番目の対数チェーン同時実行部LBXQβであり、第二番目の対数式抵抗チェーンR'T〜R'1は電位点VPとV'T-1〜V'0を形成し、VPを除去した後、V'T-1〜V'0は第二番目の対数式参考電位点になり、V'T-1〜V'1を第二番目のコンパレータC'T-1〜C'1の所定の逆相端に接続し、第二番目の比較電圧UβZを各第二番目のコンパレータの同相端に接続することにより、第二番目の比較値I'T-1〜I'1を獲得し、かつ第二番目のエンコーダーBM'で符号化することにより、第二番目の対数比率デジタル出力信号D't-1〜D'0を獲得し、LAD#αとLAD#βは共にq+tビット対数比率デジタル信号変換を行い、Dq-1〜D0は高電位であり、D't-1〜D'0は低電位であり、
信号雑音比と信号ダイナミックレンジ値を向上させるため、対数比率の抵抗チェーンを採用することにより、2つの子次元LAD#αとLAD#βの抵抗チェーンが対数比率設計を採用するようにし、以下、第一番目と第二番目の抵抗チェーンのデジタル化設計を分析し、
第一番目の抵抗チェーンの対数化設計:LAD#αの抵抗チェーンの抵抗値が定値であるので、チェーン電流Iαも定値であり、これにより基準電位Vθはセンサーの有効検出値の最小値に等しくなり、基準抵抗Rθ=Vθ/Iαになり、RA/Rθ=η-1になり、RAは存在しない仮設最小抵抗であり、第一番目のチェーン抵抗はいずれもRAを起点とするとともに大比率ηTに従って逓増するので、大比率抵抗チェーンR1=RA*ηT、R2=RA*η2*T、・・・、RQ-3=RA*η(Q-3)*T、RQ-2=RA*η(Q-2)*T、RQ-1=RA*η(Q-1)*Tといい、大比率抵抗チェーンRθ〜RQが生成した大比率電位チェーン(Vj+1/Vj=ηT)はそれぞれ、ゼロ電位、Vθ、V1=Vθ*ηT、V2=Vθ*η2*T、V3=Vθ*η3*T、・・・、VQ-2=Vθ*η(Q-2)*T、VQ-1=Vθ*η(Q-1)*T、VQ=Vθ*ηQ*T=VPであり、VQ=VPを除去すると、Q個の参考電位点(量子化点ともいう)Vθ、V1、・・・、VQ-1が形成され、Vθより小さい区域はセンサー検出不可能区域であるので、(V1〜Vθ〜0)はVθを量子化点とし、(V1〜Vθ〜0)→Vθと示し、他の量子化点の量子化区間は(V2〜V1]→V1、(V3〜V2]→V2、・・・、(VQ-1〜VQ-2]→VQ-2、(VQ〜VQ-1]→VQ-1と示し、第一番目の量子化点は大比率ηTによって得た粗略型量子化点であるので、第一番目の量子化点の間に小比率ηによって得たT個の精細型量子化点を挿入し、
第二番目の抵抗チェーンの対数化設計:LAD#βの抵抗チェーンはT=2t個の抵抗R'1〜R'Tを有し、第一番目において得た小数電圧はUXG=UαZ-VGであり、UXGの変化範囲は(0〜ΔVG)であり、ΔVG=(V(G+1)-VG)、VG=Vθ*ηG*T、V(G+1)=Vθ*η(G+1)*Tであり、ΔVGは第一番目の電位VGの量子化間隔であり、理論的にはVG〜V(G+1)の間に第二番目中のT個の精細量子化点を挿入し、VG〜V(G+1)の精細量子化点はV''0=VG=Vθ*ηG*T、V''1=VG*η1、V''2=VG*η2、V''3=VG*η3、・・・、V''T-2=VG*η(T-2)、V''T-1=VG*η(T-1)であり、かつ比率ηによって同比率に増加することは、第二番目の抵抗チェーンが同比率関係ηを満たし、かつ1係数を掛けることにより、小数電圧の対数変換を実現することができることを説明し、実際の第二番目の変更は精細量子化点をVG〜V(G+1)中に挿入せず、第一番目の小数電圧UXGを取得し、このUXGの変化範囲は(0〜ΔVG)であるが、それが所定の増幅器FGに増幅された後、第一番目の小数電圧UXGが第一番目の演算点電圧UyGに増幅されるので、増幅器FGの増幅倍数はVP/ΔVGであり、UyG=UXG*VP/ΔVGであり、電圧の変換範囲は第二番目の最大満量範囲0〜Vpまで拡大され、演算点電圧UyGは、サンプル取得格納部CBβがサンプリングを行った後に第二番目の比較電圧UβZになり、第二番目の抵抗チェーン中の構造は対数比率量子化点に対しては重要な一環であり、第二番目の抵抗チェーンにおいて、RBは任意に設定した仮設抵抗であり、T個のチェーン抵抗が比率ηに従って同比率に逓増することにより、R'1=RB*η1、R'2=RB*η2、R'3=RB*η3、・・・、R'T-2=RB*η(T-2)、R'T-1=RB*η(T-1)、R'T=RB*ηTになり、自然に形成されかつ比率ηに従って同比率に逓増するT個の電位量子化点は、0、V'1=VB*η1、V'2=VB*η2、V'3=VB*η3、・・・、V'T-2=VB*ηT-2、V'T-1=VB*ηT-1になり、それらの量子化区間は、(V'1〜0]→0、(V'2〜V'1]→V'1、(V'3〜V'2]→V'2、・・・、(V'T-1〜V'T-2]→V'T-2、(V'T〜V'T-1]→V'T-1であり、V'T=VPはそれらの量子化点から除去され、
上述したことにより、前記二次元式対数チェーンADCは、アナログ信号を定値であるデジタル信号に変換し、その状況において、基準抵抗Rθを調整抵抗R* θに調整することにより、R* θ=Rθ〜Rθ/15になり、かつR* θ=検出器の最小有効信号になり、これにより調整抵抗R* θを低減し、したがって、信号雑音比曲線は小信号の端で降下し、そのダイナミックレンジは増加する、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
二次元式対数チェーンDACを構成し、該DACの抵抗チェーンと参考電位チェーンはいずれも対数関係になっており、受信した対数比率デジタル信号において、高ビットはDq-1〜D0であり、低ビットはD't-1〜D'0であり、高ビットDq-1〜D0を所定の第一番目の多電気路線スイッチ制御端dq-1〜d0に送信して第一番目の電位VGを獲得し、かつ低ビットD't-1〜D'0を所定の第二番目の多電気路線スイッチ制御端d't-1〜d'0に送信して第二番目の級電位V'Bを得ることによって、bは(0〜T-1)中のいずれかの1つの点に等しくなり、V'bは第二番目の第b次元参考電位点といい、オンされた所定の電位点は第二番目の級電位V'Bといい、ここで無損失スイッチを採用し、
LDA#βは、DZLβ、JDWKG'及びΣβUを含みDZLβは第二番目の対数抵抗チェーンであり、かつ第二番目の対数式抵抗チェーンR'T〜R'1と、第二番目の対数式参考電位点V'T-1〜V'0とを含み、 第二番目の抵抗チェーンはT個の参考電位点V'T-1、V'T-2、・・・、V'1、V'0を形成し、その量子化区間は(V'1〜0]→V'0、(V'2〜V'1]→V'1、(V'3〜V'2]→V'2、・・・、(V'T-1〜V'T-2]→V'T-2、(V'T〜V'T-1]→V'T-1であり、可知V'bの量子化間隔又は次元差はΔV'b=(V'b+1-V'b)であり、第二番目の級電位スイッチJDWKG'の制御端d't-1〜d'0は低ビットデジタル信号D't-1〜D'0を受信した後、第二番目のスイッチ点S'T-1〜S'0のうち1つの選択開通端S'bを選択し、かつこの選択開通端をS'Bに表記し、該選択開通端S'Bに対応する電位点V'bは第二番目の級電位VβBであり、第二番目の級電位VβBはT個の電位点V'0、V'1、・・・、V'T-2、V'T-1の範囲内で変化し、各点の量子化区間はそれぞれ(V'1〜V'0]→V'0、(V'2〜V'1]→V'1、(V'3〜V'2]→V'2、・・・、(V'T-1〜V'T-2]→V'T-2、(V'T〜V'T-1]→V'T-1であるので、第二番目の級電位VβBに対応するアナログ電圧の変化範囲は0〜VPであり、
LDA#αは、DZLα、SJQH、JDWKG及びΣAUを含み、DZLαは、第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンRQ〜R1及びRθと、第一番目の対数式参考電位点VQ-1〜Vθを含み、第一番目の抵抗チェーンの対数化設計を行うことにより、gは0〜(Q-1)中のいずれかの1つの点に等しくなり、各最初電位点Vgに合計計算機Σg、縮小器Ψg及びスイッチ点Sgを接続させることにより、g側回路を構成し、電位点Vgと電位点Vg+1の電圧は電位点Vg次元差ΔVgといい、この三者の間の関係はΔVg=Vg+1-Vgであり、
第二番目の級電位VβBと第一番目の電位VGとを加えるとき、第二番目の級電位VβBは級電位VGの小数電圧として現れ、かつ縮小器ΨgでVβBの変化範囲を0〜VPから0〜ΔVgに縮小し、各次元のΔVgは互いに異なり、かつ同比率に変化するので、各次元の縮小器Ψgの縮小比率ψgは同比率に変化し、ψg=ΔVg/VPになり、第二番目の級電位VβBは縮小値VΨgに縮小され、縮小計算式VΨg=VβB*ψg=VβB*ΔVg/VPにより、VβBの電圧変化範囲は0〜VPからVΨgの0〜ΔVgに縮小され、縮小電圧VΨgは第一番目の参考電位点VQ-1〜Vθのうちの第g次元の小数電圧であり、オンされることを待ち、第一番目の参考電位Vgは粗略アナログ値にし、対応する縮小電圧VΨgは精細アナログ値であるVgの小数電圧にし、VgとVΨgを合計計算機Σgで加えることにより、第一番目の粗略アナログ値Vgと第二番目の精細アナログ値VΨgとの合計を獲得し、該合計は参考電位合計値VΣgといい、第一番目の各参考電位Vgはいずれも、出力する1つの参考電位合計値VΣgを含み、第一番目の電位スイッチJDWKGの制御端dq-1〜d0は高ビットデジタル信号Dq-1〜D0を受信するとき、第一番目の選択開通点SGを確定し、かつ所定の参考電位合計値VΣgを級電位合計値UΣGとして集合器ΣαUに送信し、この集合器ΣαUは唯一の級電位合計値UΣGのみを受信するとともに、それをデジタルアナログ変換値Uαβとして出力し、それにより二次元対数チェーンDAC変換が済む、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
半次元量子化点の二次元対数チェーンDACを構成し、参考電位点の設定に対して半次元化処理を行ったことにより、すべての参考電位点が半次元上昇するので、それらの参考点を半次元参考点といい、かつすべての抵抗が半次元上昇するので、それらの抵抗を半次元抵抗といい、Ugは第一番目の半次元参考点を示し、Pgは第一番目の半次元抵抗を示し、U'bは第二番目の半次元参考点を示し、P'bは第二番目の半次元抵抗を示し、元抵抗チェーンとの対応関係は、Ug→Vg、Pg→Rg、U'b→V'b、P'b→R'bであり、半次元とは参考電位点が現有の基準から半次元上昇することを意味し、計算方法としてすべての参考電位点を半次元上昇させるとき、第一番目の半次元参考点はUg=(Vg+Vg*η)/2に変化し、第一番目の半次元抵抗はPg=(Rg+Rg*η)/2に変化し、第二番目の半次元参考点はU'b=(V'b+V'b*η)/2に変化し、第二番目の半次元抵抗P'b=(R'b+R'b*η)/2に変化し、これにより、すべての参考電位と抵抗は半次元上昇する、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
デジタル対数変換器を構成し、二次元で合計Nビットである対数チェーンADCにより、1つの線形アナログ信号をNビット対数比率デジタル信号に変換し、つぎはNビットの線形DACによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は対数比率のアナログ信号である、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。 - 対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)において、
級電位形成モジュールおよび級電位取得モジュールを含み、
デジタル逆対数変換器を構成し、まずはNビットの線形チェーンADCにより、1つの対数比率アナログ信号をNビット対数比率デジタル信号に変換し、つぎはNビット二次元対数チェーンDACによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は線形アナログ信号である、ことを特徴とする請求項1に記載の対数コンパンディング比率複数同時実行式超高速ADC及びDACの級電位アーキテクチャ(stage-potential architecture)。
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