JP6944047B2 - 追加の能動回路を有さないsar adcにおける広入力コモンモード範囲を可能にするための方法及び装置 - Google Patents
追加の能動回路を有さないsar adcにおける広入力コモンモード範囲を可能にするための方法及び装置 Download PDFInfo
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Description
本出願は、2017年10月24日に出願され、Anders VinjeとIvar Lokkenの共有による「追加の能動回路を有さないSAR ADCにおける広入力コモンモード範囲を可能にするための方法」と題された米国仮特許出願番号第62/576,350号に対する優先権を主張するものであり、全ての目的のために本明細書に参照により組み込まれる。
本開示は、アナログデジタル変換器(analog-to-digital converter、ADC)に関し、より具体的には、追加の能動回路を有さない逐次近似レジスタ(successive approximation register、SAR)ADCにおける広入力コモンモード範囲を可能にすることに関する。
Claims (18)
- 逐次近似レジスタ(SAR)アナログデジタル変換器(ADC)であって、
制御回路と、
複数の第1のコンデンサであって、前記第1のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第1のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、複数の第1のコンデンサと、
複数の第2のコンデンサであって、前記第2のコンデンサの各コンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第2のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、複数の第2のコンデンサと、を備え、
前記第1のコンデンサ及び前記第2のコンデンサのそれぞれの一方が、二値加重コンデンサ対を形成し、
前記制御回路は、
前記第1のコンデンサの各々の前記トッププレート及び前記第2のコンデンサの各々の前記トッププレートをコモンモード電圧にリセットし、
浮遊中に前記第1のコンデンサ及び前記第2のコンデンサの前記トッププレートを結合している間に、前記第1のコンデンサの前記ボトムプレート上の第1の差動電圧をサンプリングし、前記第2のコンデンサの前記ボトムプレート上の第2の差動電圧をサンプリングし、
前記第1及び第2の差動電圧に対する順次的なSARアナログデジタル変換を実行するように、構成されている、逐次近似レジスタ(SAR)アナログデジタル変換器(ADC)。 - 前記SAR ADCは、差動入力SAR ADCである、請求項1に記載のSAR ADC。
- 前記SAR ADCは、集積回路デバイスに製造されている、請求項1及び2のいずれかに記載のSAR ADC。
- 前記集積回路デバイスは、マイクロコントローラである、請求項3に記載のSAR ADC。
- 前記第1のコンデンサと並列な第1のダミーコンデンサであって、前記第1のダミーコンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第1のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、第1のダミーコンデンサと、
前記第2のコンデンサと並列な第2のダミーコンデンサであって、前記第2のダミーコンデンサは、トッププレート及びボトムプレートを含み、前記トッププレートは、前記第2のコンデンサの各々の前記ボトムプレートよりも前記制御回路に近い、第2のダミーコンデンサと、を更に備え、
前記制御回路が、
前記二値加重コンデンサ対の第1の部分の前記トッププレートを、電圧比較器の第1の入力に結合し、
前記二値加重コンデンサ対の第2の部分の前記トッププレートを、前記電圧比較器の第2の入力に結合し、
第1のダミーコンデンサのトッププレートを前記電圧比較器の前記第1の入力に結合し、第2のダミーコンデンサのトッププレートを前記電圧比較器の前記第2の入力に結合し、
前の第1の基準電圧を、前記二値加重コンデンサ対の前記第1の部分のボトムプレートに結合し、
前の第2の基準電圧を、前記二値加重コンデンサ対の前記第2の部分のボトムプレートに結合し、
第3の基準電圧を、前記二値加重コンデンサ対の前記第1及び第2の部分の前記トッププレートと、前記第1及び第2のダミーコンデンサの前記トッププレート及びボトムプレートとに結合し、
前記前の第1及び第2の基準電圧から、前記二値加重コンデンサ対の前記第1及び第2の部分の前記ボトムプレートを分離し、
前記二値加重コンデンサ対の前記第1の部分の前記ボトムプレートと前記第1のダミーコンデンサの前記ボトムプレートとを正の入力電圧に結合し、
前記二値加重コンデンサ対の前記第2の部分の前記ボトムプレートと前記第2のダミーコンデンサの前記ボトムプレートとを負の入力電圧に結合し、
前記二値加重コンデンサ対の前記第1及び第2の部分並びに前記第1及び第2のダミーコンデンサの前記トッププレートを共に結合し、
前記二値加重コンデンサ対の前記第1の部分及び前記第1のダミーコンデンサの前記トッププレートを、前記二値加重コンデンサ対の前記第2の部分及び前記第2のダミーコンデンサの前記トッププレートから分離し、
前記二値加重コンデンサ対の前記第1及び第2の部分並びに前記第1及び第2のダミーコンデンサの前記ボトムプレートを前記第3の基準電圧に結合するように更に構成されており、
前記電圧比較器は、前記電圧比較器の前記第1の入力上の第1の電圧が、前記電圧比較器の前記第2の入力上の第2の電圧よりも大きいかどうかを判定するように構成されている、請求項1〜4のいずれかに記載のSAR ADC。 - 前記電圧比較器は、
前記第1の電圧が前記第2の電圧よりも大きい場合、第1の論理レベル出力を提供し、
前記第1の電圧が前記第2の電圧よりも小さい場合、第2の論理レベル出力を提供するように更に構成されている、請求項5に記載のSAR ADC。 - 前記制御回路が、逐次近似アナログデジタル変換を前記変換で終了するまで実行するように更に構成されている、請求項5及び6のいずれかに記載のSAR ADC。
- 前記前の第1の基準電圧が第1のデジタルアナログ変換器(DAC)からであり、前記前の第2の基準電圧が第2のDACからである、請求項5〜7のいずれかに記載のSAR ADC。
- 前記前の第1及び第2の基準電圧が値Vrefであり、前記第3の基準電圧が値Vref/2である、請求項5〜8のいずれかに記載のSAR ADC。
- 逐次近似レジスタ(SAR)アナログデジタル変換器(ADC)であって、
第3の基準電圧を、複数の二値加重コンデンサのトッププレートと第1及び第2のダミーコンデンサのトッププレート及びボトムプレートとに結合し、
前の第1の基準電圧を、前記複数の二値加重コンデンサの第1の部分のボトムプレートに結合し、
前の第2の基準電圧を、前記複数の二値加重コンデンサの第2の部分のボトムプレートに結合し、
前記複数の二値加重コンデンサ並びに前記第1及び第2のダミーコンデンサの前記ボトムプレートを、それぞれの前記第1、第2、及び第3の基準電圧から分離し、
前記複数の二値加重コンデンサ並びに前記第1及び第2のダミーコンデンサの前記ボトムプレートを共に結合し、
正の入力電圧Vinpを、前記複数の二値加重コンデンサの前記第1の部分及び前記第1のダミーコンデンサの前記ボトムプレートに結合し、
負の入力電圧Vinnを、前記複数の二値加重コンデンサの前記第2の部分及び前記第2のダミーコンデンサの前記ボトムプレートに結合し、
前記複数の二値加重コンデンサの前記第1の部分及び前記第1のダミーコンデンサの前記ボトムプレートを、前記複数の二値加重コンデンサの前記第2の部分及び前記第2のダミーコンデンサの前記ボトムプレートから分離し、
前記複数の二値加重コンデンサの前記第1の部分及び前記第1のダミーコンデンサの前記トッププレートにおける電圧Vxを、前記複数の二値加重コンデンサの前記第2の部分及び前記第2のダミーコンデンサの前記トッププレートにおける電圧Vyと比較するように構成された、回路を備える、逐次近似レジスタ(SAR)アナログデジタル変換器(ADC)。 - 前記回路は、前記電圧Vxが前記電圧Vyよりも大きい場合、
第4の基準電圧を、前記複数の二値加重コンデンサの前記第1の部分のうちの最上位ビット(MSB)の前記ボトムプレートに結合し、
第5の基準電圧を、前記複数の二値加重コンデンサの前記第2の部分のうちのMSBの前記ボトムプレートに結合し、
前記第3の基準電圧を、残りの前記複数の二値加重コンデンサ並びに前記第1及び第2のダミーコンデンサの前記ボトムプレートに結合するように更に構成されている、請求項10に記載のSAR ADC。 - 前記回路、前記電圧Vxが前記電圧Vyよりも小さい場合、
前記第5の基準電圧を、前記複数の二値加重コンデンサの前記第1の部分のうちの前記MSBの前記ボトムプレートに結合し、
前記第4の基準電圧を、前記複数の二値加重コンデンサの前記第2の部分のうちの前記MSBの前記ボトムプレートに結合し、
前記第3の基準電圧を、残りの前記複数の二値加重コンデンサ並びに前記第1及び第2のダミーコンデンサの前記ボトムプレートに結合するように更に構成されている、請求項11に記載のSAR ADC。 - 前記回路は、逐次近似アナログデジタル変換の実行を前記変換で終了するまで継続するように更に構成されている、請求項10〜12のいずれかに記載のSAR ADC。
- 第1の前の基準電圧は、第1のデジタルアナログ変換器からであり、
第2の前の基準電圧は、第2のデジタルアナログ変換器からであり、
前記第3の基準電圧は、値Vref/2であり、
前記第4の基準電圧は、ゼロボルトであり、
前記第5の基準電圧は、値Vrefである、請求項11に記載のSAR ADC。 - 前記SAR ADCは、差動入力SAR ADCである、請求項10〜14のいずれかに記載のSAR ADC。
- 前記SAR ADCは、集積回路デバイスに製造されている、請求項10〜15のいずれかに記載のSAR ADC。
- 前記集積回路デバイスは、マイクロコントローラである、請求項16に記載のSAR ADC。
- 請求項1〜17のいずれかに記載のSAR ADCを含む逐次近似レジスタアナログデジタル変換方法。
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