JP3361626B2 - 一次元写像回路およびカオス発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一次元写像回路お
よびカオス発生装置に係り、特に、コンピュータやエレ
クトロニクス機器における連想記憶や複雑な組み合わせ
問題に関する最適解を求めることを可能にするカオス発
生装置に関する。

【０００２】

【従来の技術】最近、コンピュータやエレクトロニクス
機器への神経回路網の応用という面から、ニューラルネ
ットワークの研究が盛んに行われている。特に、ニュー
ロンのカオス応答特性に着目し、カオスと情報処理とを
関連させるカオスニューラルネットワークの電子回路モ
デルの研究も盛んである。

【０００３】カオスニューラルネットワークの電子回路
モデルでは、ニューロンの周期応答やカオスの応答特性
を離散時間モデルで数式化して数学的差分方程式または
微分方程式に変換し、この方程式をカオスニューロンモ
デルとして電子回路化を図る。そして、複数の演算増幅
器を組み合わせた一次元写像回路と、それに連なる二つ
のサンプルホールド回路によってカオスニューラルネッ
トワークの電子回路モデルを構成し、サンプルホールド
と一次元写像を順次繰り返すことによって、上記方程式
の各項に対応させるカオス発生装置の例が従来から知ら
れている（清水和彦：”カオスヌーラルネットワークの
電子回路モデル”、電子情報通信学会論文誌Ａ、Ｊ７３
−Ａ、３、４９５頁）。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
従来の電子回路モデルによるカオス発生装置では、複数
の演算増幅器を組み合わせて一次元写像回路を構成し、
その入出力特性を調整し方程式の各項に適合させるの
で、次のような種々の課題を有していた。

【０００５】第一に、一次元写像回路だけでなくカオス
発生装置全体の回路構成が複雑で大型化し、また、入出
力特性が周囲温度の変化に影響され、その調整が煩わし
い。このため、従来の一次元写像回路によればカオス発
生装置を集積回路化するには不向きであった。

【０００６】第二に、演算増幅器での演算や信号伝達に
相応の時間がかかるので、サンプリングレートを高速化
できず、変化が急速な外部入力には対応できない。カオ
ス発生装置では、一次元写像とサンプリングを繰り返
し、内部状態を遷移させながら写像を繰り返す。従っ
て、一次元写像に時間がかかると、サンプリングレート
を高速にできず、サンプリングレートを高速にした場合
には、カオスを発生できない。従来のカオス発生装置に
よれば、内部での信号伝達や処理速度が遅く、内部状態
の決定に時間がかかるので、カオスを発生できるのは、
サンプリングレートを遅くした場合や、外部入力の変化
が十分に遅い場合に限られていた。

【０００７】以上の他、演算や信号伝達に相応の時間が
かかる結果として、サンプリングしてフィードバックす
るまでの間にノイズの影響を受けやすく、誘導も誘いや
すい。しかも、これにより一次元写像での内部状態の遷
移の軌跡が変動しやすく、正確なカオスを安定に発生で
きないなどの未解決な課題を多く有していた。

【０００８】この発明は、上記の従来技術が有していた
課題に鑑みてなされたものであり、ＣＭＯＳ電子回路で
構成でき、集積回路化にも適し、内部状態を高速に決定
でき、又は、高速なサンプリングでも正確なカオスを安
定に発生できる一次元写像回路およびカオス発生装置を
提供することを目的としている。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【課題を解決するための手段】 請求項１に係るカオス発
生装置は、入力電圧の増大に対して出力電圧が増大する
入出力特性をもつＣＭＯＳソースホロア回路からなる第
一のＣＭＯＳ演算回路と、入力電圧の増大に対して出力
電圧が減少する入出力特性をもち前記第一のＣＭＯＳ演
算回路の演算出力を反転して出力するＣＭＯＳインバー
タ回路からなる第二のＣＭＯＳ演算回路と、第一の外部
入力が与えられ且つ入力電圧の増大に対して出力電圧が
減少する入出力特性をもつＣＭＯＳインバータ回路から
なる第三のＣＭＯＳ演算回路と、を有し、前記第一のＣ
ＭＯＳ演算回路の演算出力を前記第二のＣＭＯＳ演算回
路で反転した反転出力と、前記第三のＣＭＯＳ演算回路
の出力とを合成して出力する一次元写像回路と、前記一
次元写像回路の出力を記憶保持するサンプルホールド手
段と、前記サンプルホールド手段経由で前記一次元写像
回路の出力を前記第一のＣＭＯＳ演算回路の入力に帰還
する帰還ループと、を備えて構成されることを特徴とす
る。

【００３８】請求項１に係るカオス発生装置では、まず
一次元写像回路において、第一のＣＭＯＳ演算回路の演
算出力を第二のＣＭＯＳ演算回路で反転した反転出力
と、第三のＣＭＯＳ演算回路の出力とを合成することで
得られた非線形入出力特性の一次元写像が行われる。す
ると、一次元写像回路からの出力はサンプルホールド手
段に入力されて記憶保持される。さらに、一次元写像回
路の出力は、サンプルホールド手段経由で第一のＣＭＯ
Ｓ演算回路の入力に帰還ループを介して帰還させられ
る。つまり、サンプルホールド手段から帰還ループ経由
で第一のＣＭＯＳ演算回路に帰還される信号は、第一乃
至第三の各ＣＭＯＳ演算回路を構成する例えばＭＯＳト
ランジスタのチャンネル導伝度によって設定される入出
力特性に応じて信号変換されて一次元写像される。そし
て、以下同様に一次元写像・サンプルホールド・帰還の
各動作がカオス発生装置において順次繰り返し行われ
る。また、第一のＣＭＯＳ演算回路をＣＭＯＳソースホ
ロア回路とし、第二のＣＭＯＳ演算回路及び第三のＣＭ
ＯＳ演算回路をＣＭＯＳインバータ回路とすることによ
り、カオス発生装置の回路構成が単純になり、ＣＭＯＳ
半導体集積回路プロセスを適用することによって、カオ
ス発生装置の集積回路化を実現可能とする。

【００３９】また、請求項２に係るカオス発生装置は、
請求項１に記載のカオス発生装置において、前記サンプ
ルホールド手段は、第二の外部入力を取り込んで状態設
定される状態設定回路を有することを特徴とする。

【００４０】請求項２に係るカオス発生装置では、第二
の外部入力ｙ（０）は、状態設定回路を経てサンプルホ
ールド手段に入力され、サンプルホールド手段の状態を
ｙ（０）に対応して設定するので、第二の外部入力ｙ
（０）を初期設定値とすれば、サンプルホールド手段の
初期状態をｙ（０）に対応して設定する作用をなす。

【００４１】請求項２に係るカオス発生装置によれば、
サンプルホールド手段経由で任意の初期設定値を与える
ことができるので、カオスがもつ初期値敏感性と相まっ
て、多数のカオス系列を正確かつ安定して発生させるこ
とができる。

【００４２】さらに、請求項３に係るカオス発生装置
は、請求項１又は２に記載のカオス発生装置において、
前記サンプルホールド手段の出力を取り込む観察系の少
なくとも一部にビットマップ演算手段を有することを特
徴とする。

【００４３】請求項３に係るカオス発生装置では、ビッ
トマップ演算手段は、サンプルホールド手段の出力を入
力してビットマップ上にカオスの軌跡を描かせる働きを
する。

【００４４】請求項３に係るカオス発生装置によれば、
ビットマップ上に描かせたカオスの軌跡を例えばディス
プレイなどに表示させれば、カオスの内部状態を視覚を
通じて観察することができる。

【００４５】請求項４に係るカオス発生装置は、請求項
１乃至３のうちいずれか一項に記載のカオス発生装置に
おいて、前記第三のＣＭＯＳ演算回路には、デジタル信
号としての前記第一の外部入力をアナログ信号に変換す
るデジタル・アナログ変換手段が布設されていることを
特徴とする。

【００４６】請求項４に係るカオス発生装置では、デジ
タル・アナログ変換手段は、コンピュータで設定した外
部調整電圧としてのデジタル信号である第一の外部入力
ａをＤＡ変換して第三のＣＭＯＳ演算回路に与える。

【００４７】請求項４に係るカオス発生装置によれば、
ステート信号や直流信号、または、デジタル信号として
供給される第一の外部入力ａは、デジタル・アナログ変
換手段経由でアナログ信号に変換されて第三のＣＭＯＳ
演算回路に入力されて、正確かつ安定したカオスの発生
に適した所要の非線形入出力特性に従う一次元写像を実
現することができる。

【００４８】請求項５に係るカオス発生装置は、請求項
１乃至４のうちいずれか一項に記載のカオス発生装置に
おいて、前記第一のＣＭＯＳ演算回路と、前記第二のＣ
ＭＯＳ演算回路と、前記第三のＣＭＯＳ演算回路と、の
うち少なくとも１のＣＭＯＳ演算回路を構成するＭＯＳ
トランジスタのチャンネル導伝度と、その他のＣＭＯＳ
演算回路を構成するＭＯＳトランジスタのチャンネル導
伝度と、は相互に異なることを特徴とする。

【００４９】請求項５に係るカオス発生装置によれば、
第一乃至第三のＣＭＯＳ演算回路のうち少なくとも１の
ＣＭＯＳ演算回路を構成するＭＯＳトランジスタのチャ
ンネル導伝度と、その他のＣＭＯＳ演算回路を構成する
ＭＯＳトランジスタのチャンネル導伝度と、を相互に異
なるものに設定することにより、これらのＣＭＯＳ演算
回路の入出力特性を自由に設定することができ、ひいて
は正確かつ安定したカオスの発生に資することができ
る。

【００５０】

【００５１】

【００５２】

【発明の実施の形態】この発明に係る一次元写像回路お
よびカオス発生装置の実施形態を図面を参照して以下に
説明する。

【００５３】図１は、カオス発生のための連続した非線
形関数を入出力伝達特性として与える一次元写像回路の
構成を示している。詳述すれば、同図に示すように、一
次元写像回路は第１乃至第３のブロック１、２、３の相
互相続により構成される。第１のブロック１は、図２
（ａ）符号８のような入力電圧の増大に対し出力電圧も
増大する入出力伝達特性をもつ。たとえばＣＭＯＳソー
スホロアである。ＣＭＯＳソースホロアは、ＮＭＯＳト
ランジスタをプルアップとし、ＰＭＯＳトランジスタを
プルダウンとして電源とグラウンド間に直列接続され、
共通したゲートに入力を与え、出力を共通に取り出す。
第２乃至第３のブロック２、３は、ＰＭＯＳトランジス
タをプルアップとし、ＮＭＯＳトランジスタをプルダウ
ンとしたＣＭＯＳインバータである。その入出力伝達特
性は図２（ｂ）符号９のように、入力電圧の増大に対し
出力電圧は減少する。第１乃至第２のブロック１、２は
共通の入力５と共通の出力６をもち、互いに相反する入
出力伝達特性、図２（ａ）および（ｂ）が合成され、入
力５と出力６の間の入出力伝達特性は図２（ｃ）の非線
形関数１０を合成する。外部調整電圧７を入力される第
３のブロック３が出力６に接続されると、図２（ｃ）の
特性は変化する。外部調整電圧７はカオス発生装置の分
岐パラメータである。各ブロックを構成するＰＭＯＳト
ランジスタとＮＭＯＳトランジスタのしきい値電圧とチ
ャネル導伝度を変化させることにより、入力５出力６間
の伝達特性、すなわち一次元写像の非線形関数を変化さ
せることができる。

【００５４】図３は一次元写像回路１１（図１）の出力
に、二つのスイッチ１２、１３及びフィードバックルー
プ１５を介して一次元写像回路１１の入力を接続し、ス
イッチ１２と１３の間に内部状態を一時記憶する保持コ
ンデンサ１４を接続してなるカオス発生装置である。ス
イッチ１２、１３は外部クロックにより交互に開閉さ
れ、離散時系列を作り出す。クロックの間隔は保持コン
デンサ１４を充分に充放電するに必要な時間とする。な
お、スイッチ１２を第一のスイッチと呼ぶ一方、スイッ
チ１３を第二のスイッチと呼ぶ場合がある。図４は二個
の一次元写像回路（図１）１６、１８の出力にスイッチ
１７、１９をそれぞれ接続し、各スイッチ１７、１９の
出力のそれぞれに、フィードバックループ２０、２１を
各々介して各回路１６、１８の入力をたすきがけ状に接
続してなるカオス発生装置である。スイッチ１７、１９
はＣＭＯＳ伝送ゲートでよい。図３のカオス発生装置は
内部状態の記憶保持手段として受動素子によるコンデン
サを用いているのに対し、図４のフリップフロップ形カ
オス発生装置は受動素子を必要とせず、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタを相補的に用いたＣＭＯ
Ｓ構成で、すべての素子は能動素子である。したがっ
て、集積回路としてシリコンウエハ上に実現するうえで
は、図４のフリップフロップ形カオス発生装置がのぞま
しい。さらに、ＰＭＯＳとＮＭＯＳは常に釣り合いを保
ち、周囲温度の変化の影響を受けにくい。なお、スイッ
チ１７を第一のスイッチと呼ぶ一方、スイッチ１９を第
二のスイッチと呼ぶ場合がある。図５は一次元写像回路
（図１）２２の出力にＡＤ変換器２３とＤＡ変換器２４
を直列接続し、ＤＡ変換器２４の出力にフィードバック
ループ２５を介して一次元写像回路２２の入力を接続し
てなるカオス発生装置である。カオスの内部状態は実数
（アナログ値）で表現される無限個の軌跡を生成する
が、ＡＤ変換器２３とＤＡ変換器２４の変換精度を、た
とえば１２ビットと選ぶことにより、実用上十分な数の
内部状態を利用することができる。さらに、図５のカオ
ス発生装置ではＡＤ変換器２３とＤＡ変換器２４の変換
精度を１０ビットや８ビットにおとすと、カオスの中か
ら４周期、６周期、８周期、１２周期などの多周期の量
子化された内部状態を取り出すことができる。これによ
り、多値フリップフロップによる多値演算を実行でき
る。

【００５５】カオス発生装置の第一の実施例（図３）お
よび第二の実施例（図４）において、スイッチ１３また
はスイッチ１７および１９の出力、すなわち帰還ループ
１５あるいは２０、２１にＡＤ変換器を接続して、カオ
スの内部状態をデジタル値に変換してコンピュータのメ
モリに取り込むことができる。離散時系列の関数として
取り込まれたデジタルデータはコンピュータの表示装置
上にタイムシリーズとして表示される。指定された外部
調整電圧における内部状態のタイムシリーズから、簡単
なデジタルデータ処理により、内部状態を２周期点から
の距離に直して対数表示することによりリヤプノフ指数
をもとめる。また、タイムシリーズに関し信号解析をほ
どこすことにより予測可能性の推定を行い相関次元をも
とめる。これらの過程でタイムシリーズの中にリヤプノ
フ指数や相関次元で特徴づけられる、特徴的なパターン
が繰り返されていることに気付く。このことは、連想記
憶への手がかりを与えている。

【００５６】カオス発生装置の第三の実施例（図５）は
ループの内部にＡＤ変換器２３とＤＡ変換器２４をもっ
ている。ＡＤ変換器２３の出力であるデジタルコード２
６はＤＡ変換器２４に送られるだけでなくコンピュータ
のメモリにも送られる。前記第一および第二の実施例の
帰還ループにあらわれた内部状態をＡＤ変換してデジタ
ル値としてコンピュータに取り込み、タイムシリーズの
信号解析をコンピュータのデジタル演算で実行したのと
同様のデータ処理を、第三の実施例に関しても行うこと
ができる。変換精度が１２ビット以上のＡＤ変換器を採
用した場合、同一の一次元写像回路を用いたときには、
三者の間にほとんど差異はみられない。

【００５７】一次元写像回路（図１）において、入力電
圧の増大に対し出力電圧が増大する第１のブロック１と
してＣＭＯＳソースホロアを用い、入力電圧の増大に対
して出力電圧が減少する第２乃至第３のブロック２，３
としてＣＭＯＳインバータを用いた場合、電源電圧＋５
Ｖに対し外部調整電圧を＋０．９５Ｖから＋１．５２Ｖ
の範囲で与え、図３又は図４に示した第一のスイッチ１
２または１７と第二のスイッチ１３または１９のおのお
のにクロック周期が０．２５マイクロ秒の互いに重なら
ないクロックを与えたところ、カオスを安定に発生させ
ることができた。ちなみに、図３に示す保持コンデンサ
１４の容量は３０００ピコファラッドであった。また、
そのときに採用されたＰＭＯＳトランジスタのしきい値
電圧は−１．３０Ｖであり、ＮＭＯＳトランジスタのし
きい値電圧は＋１．５３Ｖであった。また、ＰＭＯＳト
ランジスタのチャネル導伝度とＮＭＯＳトランジスタの
それとの比は１：０．８８であり、第一のＣＭＯＳソー
スホロアと第二および第三のＣＭＯＳインバータ間のチ
ャネル導伝度の比は５：２：１であった。これらの数字
は一例にすぎない。たとえば、電源電圧＋５Ｖに対しト
ランジスタのしきい値電圧は、汎用ＣＭＯＳデジタル回
路ではそれらの絶対値ができるだけ小さくなるように設
計するが、カオス発生装置の本発明の実施例では、より
大きな値とし、しかもＰＭＯＳトランジスタのしきい値
電圧とＮＭＯＳトランジスタのしきい値電圧に、その絶
対値に違いをもうけて、伝達特性で表現される連続した
非線形性を強調している。チャネルコンダクタンスに関
しても同様の議論が成り立ち、汎用デジタルＬＳＩの設
計思想と異なっている。

【００５８】ＣＭＯＳソースホロアとＣＭＯＳインバー
タ２段からなる一次元写像回路（図１）の状態の決定
は、等価的にはＣＭＯＳインバータ３段のリングオシレ
ータの伝播遅延時間に等しく、集積回路化においてデザ
インルールを微細にすればするほど効果をあげる。この
ことから、集積回路化に適しているということができ
る。すなわち、一次元写像回路を信号が一回通過するに
要する時間は数１０ピコ秒と早い。一方、本発明のカオ
ス発生装置では、第一および第二の実施例では帰還ルー
プの外にＡＤ変換器をもうけカオスの内部状態を観察
し、第三の実施例ではループの中にＡＤ変換器とＤＡ変
換器を挿入して内部状態の観察を行う。本発明のカオス
発生装置の実用にあっても、カオスの内部状態をＡＤ変
換し、コンピュータを介在させてリアルタイムでデジタ
ルデータ処理をしながら仕事をする。ＡＤ変換器の変換
精度と変換速度が可能な仕事の量を決定する。変換精度
が１２ビットの場合、変換速度は２５マイクロ秒程度で
ある。この精度と速度が向上すればカオスの仕事量も飛
躍的に増大する。ＡＤ変換器の変換速度２５マイクロ秒
に対し、一次元写像回路の信号伝播遅延は数１０ピコ秒
と十分早く、一次元写像回路の内部状態が十分安定した
ところでＡＤ変換器はサンプリングしている。本発明の
カオス発生器に再現性が保証されていることの理由であ
る。

【００５９】本発明のカオス発生装置では、コンピュー
タ内であらかじめ設定した初期値をＤＡ変換して、これ
を繰り返し与え、内部状態の時間経過に伴う変位をコン
ピュータのメモリに取り込み、そのデータを取りだして
表示することができる。カオスの内部状態は初期値にき
わめて敏感で、リヤプノフ指数に従う発散と収束を繰り
返している。初期値に直接アナログ電圧を印加すること
もでき、アナログ電圧にセンサ信号をのせておくと、セ
ンサ信号の増幅した信号をカオスの内部状態のタイムシ
リーズのパターン上で観察することができる。この場
合、カオス発生装置はセンサ、たとえば温度、湿度、
力、加速度などの各種の物理量の増幅検出器ともなる。

【００６０】本発明のカオス発生装置に対するセンサ信
号の取り込みは、外部調整電圧からも行うことができ
る。外部調整電圧は、一次元写像回路の非線形性の程度
を調整する。外部調整電圧は、コンピュータの内部でデ
ジタル値としてあらかじめ設定し、ＤＡ変換器を通して
アナログ電圧として与えることもできる。直接、直流電
源よりアナログ電圧を与えてもよい。このアナログ電圧
にセンサ信号をのせることにより、内部状態のタイムシ
リーズのパターンの変化としてセンサ信号を増幅検出す
ることができる。

【００６１】本発明の一次元写像回路の非線形の度合い
を示すリヤプノフ指数は、０．２から０．８の範囲にあ
る。この値は、採用するＭＯＳトランジスタのデバイス
としてのパラメータ、第一、第二、第三のブロック（図
１の符号１、２、３）相互間のチャネル導伝度の比、外
部調整電圧により決定される。リヤプノフ指数が、たと
えば０．２と小さい時には、内部状態のタイムシリーズ
は周期性が高まり、たとえば０．８と大きくなると内部
状態のタイムシリーズは複雑なランダムな振る舞いをす
る。前者は内部状態の予測可能性が高いのに対し、後者
は内部状態の時間経過に伴う変位を予測することが大変
むづかしくなる。

【００６２】本発明のカオス発生装置の内部状態間の相
関関係は、相関次元より与えられる。実施例に関しもと
められた相関次元は０．２３から０．２８の範囲にあっ
た。リヤプノフ指数との関係は明白ではないが、周期性
が高いときに相関次元は大きく、ランダムな振る舞いの
場合に相関次元は小さい。

【００６３】この発明のさらなる具体例を以下に説明す
る。図６において、カオス発生装置は、一次元写像回路
１０１と、一次元写像回路１０１の出力側に直列に接続
するサンプルホールド手段１０２として機能する第一の
サンプルホールド回路１２１と第二のサンプルホールド
回路１２２により構成されており、第二のサンプルホー
ルド回路１２２の出力部は、ループ１０４経由で一次元
写像回路１０１の入力側に帰還接続されている。一次元
写像回路１０１の構成を詳述すれば、一次元写像回路１
０１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
が電源とグランド間に直列接続された３段のＣＭＯＳ演
算回路１１１，１１２，１１３により構成されており、
各段毎にそれぞれのＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのゲートが共通接続されている。第１段のＣ
ＭＯＳ演算回路としてのＣＭＯＳソースホロワ回路１１
１はソースが共通接続されており、第２段のＣＭＯＳ演
算回路としてのＣＭＯＳインバータ回路１１２はドレイ
ンが共通接続されており、第３段のＣＭＯＳ演算回路と
してのＣＭＯＳインバータ回路１１３はドレインが共通
接続されている。そして、ＣＭＯＳソースホロワ回路１
１１のゲートには第二のサンプルホールド回路１２２の
出力部がループ１０４を介して帰還接続され、ＣＭＯＳ
ソースホロワ回路１１１のソースはＣＭＯＳインバータ
回路１１２のゲートに接続されている。また、ＣＭＯＳ
インバータ回路１１３のゲートには外部入力ａが共通接
続され、これらのＣＭＯＳインバータ１１２のドレイン
とＣＭＯＳインバータ回路１１３のドレインは、サンプ
ルホールド手段１０２の一部を構成して第一のクロック
φ１が供給される第一のサンプルホールド回路１２１の
入力部に共通接続されている。さらに、第二のクロック
φ２が供給される第二のサンプルホールド回路１２２の
ループ１０４に連なる出力側には、観察系１０５が接続
されている。

【００６４】上記の図６に示した構成によれば、一次元
写像回路１０１の入出力伝達特性が一次元写像に適する
ように３段のＣＭＯＳ演算回路１１１，１１２，１１３
のそれぞれのＭＯＳトランジスタの導伝度の比が設定さ
れ、これらのＣＭＯＳ演算回路１１１，１１２，１１３
の演算機能と外部入力ａによって、一次元写像回路１０
１に入力する入力信号は重みづけ演算されてサンプルホ
ールド手段１０２に供給される。

【００６５】すなわち、いま、時間ｔ＝０における信号
ｙ（０）がサンプルホールド手段１０２からループ１０
４経由で一次元写像回路１０１に帰還供給されると、こ
の信号ｙ（０）はＣＭＯＳソースホロワ回路１１１に入
力し、ＣＭＯＳソースホロワ回路１１１のＭＯＳトラン
ジスタに設定されたチャンネル導伝度に応じて係数乗算
されたのち、ＣＭＯＳインバータ回路１１２に供給され
て反転され、反転出力に変換される。一方、ＣＭＯＳイ
ンバータ回路１１３には外部入力ａが入力され、このＣ
ＭＯＳインバータ回路１１３の出力は、前記ＣＭＯＳイ
ンバータ回路１１２の反転出力と加算され、一次元写像
信号ｙ（１）に変換され、サンプルホールド手段１０２
に供給されてサンプルホールドされる。その後、サンプ
ルホールド手段１０２のクロックが進むことによって、
ｙ（１）は、再び、ループ１０４経由で一次元写像回路
１０１に帰還供給され、一次元写像信号ｙ（２）に変換
され、サンプルホールド手段１０２によってサンプルホ
ールドされる。以下、順次にこのサンプルホールドと帰
還、一次元写像演算動作を繰り返すことにより写像が実
現される。

【００６６】すなわち、上記具体例では、３段のＣＭＯ
Ｓ回路１１１，１１２，１１３による一次元写像回路１
０１と二つのサンプルホールド回路１２１，１２２によ
ってカオスニューラルネットワークの電子回路モデルが
構成され、サンプルホールドと写像を順次繰り返すこと
によって、カオスニューロンモデルの方程式の各項に対
応した写像を行うものである。

【００６７】そして、上記の具体例では、電源電圧を＋
５Ｖとし、グランドを接地した。そして、ＣＭＯＳソー
スホロワ回路１１１を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に１０に設定し、ＣＭＯＳインバータ回路１１２を形成
するＰＭＯＳトランジスタとＮＭＯＳトランジスタの両
方のチャンネル導伝度をともに２に設定し、ＣＭＯＳイ
ンバータ回路１１３を形成するＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの両方のチャンネル導伝度をとも
に２に設定した。すなわち、第一段のＣＭＯＳソースホ
ロワ回路のＭＯＳトランジスタのチャンネル導伝度を１
０とし、第二段と第三段のＣＭＯＳインバータ回路のＭ
ＯＳトランジスタのチャンネル導伝度をともに２とする
ことで、これらの３段のＣＭＯＳ演算回路間でのチャン
ネル導伝度の比率を１０：２に設定した。

【００６８】上記の具体例によれば、電源電圧＋５Ｖに
対して外部入力ａを＋０．９５Ｖ乃至＋１．５２Ｖの範
囲で与え、第一のサンプルホールド回路１２１と第二の
サンプルホールド回路１２２にクロック周期が０．２５
マイクロ秒の互いに重ならないクロックφ１とφ２を与
えたところ、カオスを安定に発生させることができた。

【００６９】図７は、この発明のさらに他の具体例を説
明するブロック図である。この具体例の構成が図６に示
した具体例の構成と異なる点は、サンプルホールド手段
２０２に第二の外部入力ｙ（０）を取り込む状態設定回
路としての第三のサンプルホールド回路２０３を設ける
とともに、この第三のサンプルホールド回路２０３に第
三のクロックφ３を供給するようにし、第三のサンプル
ホールド回路２０３の出力を第一のサンプルホールド回
路２２１の出力に加えて第二のサンプルホールド回路２
２２に入力する点である。

【００７０】図７に示す具体例によれば、第三のクロッ
クφ３に同期してサンプルホールドする第三のサンプル
ホールド回路２０３によって、第１のクロックφ１でサ
ンプルホールドする第一のサンプルホールド回路２２１
と第２のクロックφ２でサンプルホールドする第二のサ
ンプルホールド回路２２２の間に割り込んで、サンプル
ホールド手段２０２に対して第二の外部入力ｙ（０）を
供給し、サンプルホールド手段２０２の状態設定ができ
るので、例えば、ｙ（０）を初期値に設定すれば、サン
プルホールド手段２０２に初期値ｙ（０）に応じた初期
状態を設定させることができる。

【００７１】図８は、この発明のさらに他の具体例を説
明するブロック図である。この具体例の構成が図６、図
７に示した具体例の構成と異なる点は、以下の通りであ
る。

【００７２】すなわち、サンプルホールド手段３０２の
出力部に連ねて、観察系３０５の一部を構成するビット
マップ演算手段３５２を付設するとともに、サンプルホ
ールド手段３０２の出力部とビットマップ演算手段３５
２の間にアナログ・デジタル変換手段３５１を設けた点
である。

【００７３】また、図６、図７に示す具体例のさらなる
変形として、一次元写像回路３０１の一構成要素である
ＣＭＯＳインバータ回路３１３の共通接続したゲートの
前段にデジタル・アナログ変換手段３１４を設けてあ
り、デジタル・アナログ変換手段３１４経由でデジタル
信号の外部入力ａをアナログ信号に変換してＣＭＯＳイ
ンバータ回路３１３のゲートに供給可能にした点であ
る。

【００７４】さらに、第三のサンプルホールド回路３０
３の入力部の前段にデジタル・アナログ変換手段３３１
を設けてあり、デジタル・アナログ変換手段３３１経由
でデジタル信号の第二の外部入力ｙ（０）をアナログ信
号に変換して第三のサンプルホールド回路３０３の入力
部に供給可能にした点である。

【００７５】この図８に示す具体例の構成によれば、カ
オス発生装置の観察系３０５にはビットマップ演算手段
３５２が付設されているので、カオスの内部状態の観察
を高速かつ正確に行うことができる。例えば、１２ビッ
トのアナログ・デジタル変換手段３５１を介して０Ｖ乃
至５Ｖに対応するアナログ信号を１０ビットのデジタル
信号に変換し、１０２４×１０２４のビットマップ上の
ロジスティックマップに、初期値ｙ（０）を指定してカ
オス応答の軌跡を描かせることができた。その結果、デ
ジタル化した観察用データを用いてリアプノフ指数も計
算でき、その値が正になる外部入力ａの領域でカオスの
無限軌跡を観察することができる。

【００７６】また、デジタル・アナログ変換手段３１４
をＣＭＯＳインバータ回路３１３のゲートの前段に付設
したので、直流のバイアス信号や状態（ステート）信号
を外部入力ａとして、一次元写像回路３０１の外部刺激
とすることができる。

【００７７】以上の具体例の説明は、この発明を限定す
るものではなく、ＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタを相補正的に用いるＣＭＯＳソースホロワ回路
とＣＭＯＳインバータ回路によってカオス発生装置の一
次元写像回路を構成する点や、カオスの内部状態をＡＤ
変換してデジタル値として外部コンピュータのメモリに
供給してコンピュータにデータを取り込む点などを基本
的な思想とするものであり、上記具体例に基づく各種の
変形もこの発明に含まれる。

【００７８】ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値電圧やチャンネル導伝度の比やＣＭＯＳ
ソースホロアとＣＭＯＳインバータ間のチャンネル導伝
度の比も、上記の具体例やその説明に限られず、広範囲
に変化させてもカオスの発生は観察することができる。
例えば、チャンネル導伝度の比を１０：２以外の他の比
率に設定することも可能である。事実、２段のＣＭＯＳ
演算回路におけるＭＯＳトランジスタのチャンネル導伝
度の比を２：１に設定してもカオスは観察することがで
きた。これにより、カオスの発生する外部調整電圧の範
囲やカオスの性質を代表するリヤプノフ指数や相関次元
が変わることになる。

【００７９】また、上記一次元写像回路２個以上複数個
をスイッチを介して組み合わせることにより、多次元の
写像を行わせることができる。フィードバックループを
一次元写像回路の入力にだけでなく、外部調整電圧にも
フィードバックできる。カオテックニューロンのニュー
ラルネットワークへの発展は必然である。

【００８０】たとえば、図９に示すように、上記具体例
の要部である一次元写像回路４０１を、第一のＣＭＯＳ
演算回路としてのＣＭＯＳソースホロア４１１と、第二
のＣＭＯＳ演算回路としてのＣＭＯＳインバータ４１２
と、外部入力ａが与えられる第三のＣＭＯＳ演算回路と
してのＣＭＯＳインバータ４１３と、を含んで構成し、
ＣＭＯＳソースホロア４１１とＣＭＯＳインバータ４１
２に入力を共通接続するとともに、ＣＭＯＳソースホロ
ア４１１とＣＭＯＳインバータ４１２とＣＭＯＳインバ
ータ４１３のそれぞれの出力を共通接続して構成するこ
とも可能であり、さらに、図９に示すこうした構成の一
次元写像回路４０１を、前記各種のカオス発生装置の具
体例に置き換えて適用することもできる。

【００８１】いずれにせよ、安定して再現性に優れたカ
オスを発生させるためには、一次元写像を実行する非線
形関数電子回路における内部状態の遷移が急峻に行える
必要がある。そして、この発明では、カオス発生装置の
要部である一次元写像回路をＣＭＯＳソースホロワ回路
とＣＭＯＳインバータ回路によって構成し、離散時系列
を作り出すスイッチをＣＭＯＳ伝送ゲートで構成してい
る。この発明による一次元写像回路では、信号の伝達速
度が数１０ピコ秒と短く、極めて高速な伝達特性を有し
ている。その結果、サンプルホールドのためのスイッチ
を演算増幅器で構成する必要はなく、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのソース・ドレインを共通
に接続したＣＭＯＳ伝送ゲートで置き換えることがで
き、クロック周期を０．２５マイクロ秒にまで高めて
も、カオスを安定に発生させることができる。

【００８２】従来の手法では、複数の演算増幅器を組み
合わせて一次元写像回路を構成していた。すなわち、線
形回路のための演算増幅器で非線形関数を発生させると
いう思想であった。本発明は、ＭＯＳトランジスタのド
レイン特性がもともと非線形であること、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを相補的に組み合わせ
たＣＭＯＳソースホロアやＣＭＯＳインバータの入出力
伝達特性ももともと非線形であること、といった既成事
実に着目して、こうした非線形の特性を合成して非線形
関数を発生させ得るという根本的に新規な思想に基づく
発明である。

【００８３】既存の演算増幅器もＭＯＳトランジスタで
構成した集積回路である。非線形特性をもつＭＯＳトラ
ンジスタで線形特性を持つ演算増幅器を構成し、いろい
ろな非線形の係数をかけて非線形の一次元写像回路を実
現している従来技術は大変な回り道をしているため、集
積回路化したとき膨大なトランジスタ数を必要とし、ニ
ューラルネットワーク化への展望を断念せざるをえな
い。これに対し、本発明はもともと非線形特性を持つＣ
ＭＯＳソースホロアとＣＭＯＳインバータを組み合わせ
て非線形一次元写像回路を実現するという新規な思想に
基づくため、一次元写像回路を実現するのに、例えばわ
ずか６個のＭＯＳトランジスタしか必要としない。ま
た、離散時系列を生成するのにも演算増幅器をスイッチ
として利用することをせず、ＣＭＯＳ伝送ゲートでよい
ことを実証した。

【００８４】従来の一次元写像回路では、複数の演算増
幅器を組み合わせて構成していたので、使用するトラン
ジスタの数も増えて信号伝達に遅れが生じてしまい、離
散した時系列でのサンプリングレートを高速に設定でき
ず、オシロスコープ上で観察する程度であった。しか
も、低速処理にともない、初期値の変動やノイズ、誘導
の影響を受けやすく、とりわけリヤプノフ指数の大きい
カオスでは、その固有な軌跡を再現性よく観察すること
はできなかった。この様に、従来技術によれば、正確な
カオスを測定にかけることができず、また集積回路化に
はトランジスタの数が多すぎて、ニューロコンピューテ
ィング研究を発展させる上で大きな障害になっていた。
この発明によって、カオスニューラルネットワークの集
積回路化が可能になり、連想記憶や複雑な組み合わせ問
題の最適解を求めることの実用化に道を拓くものである
ことは特記に値する。

【００８５】なお、上述した実施の形態は、本発明の理
解を容易にするために例示的に記載したものであって、
本発明の技術的範囲を限定するものではない。したがっ
て、本発明は、その技術的範囲に属する全ての実施の形
態を含むことは当然として、そのいかなる均等物をも含
む趣旨である。

【００８６】

【発明の効果】この発明は、以上説明したように、カオ
ス発生装置の要部をなす一次元写像回路を、入力電圧の
増大に対し出力電圧が増大する第一の回路たとえばＣＭ
ＯＳソースホロアとし、入力電圧の増大に対し出力電圧
が減少する第二と第三の回路たとえばＣＭＯＳインバー
タとして構成したことにより、以下に述べる効果を奏す
る。

【００８７】カオス発生装置を、例えばＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとを相補的に組み合わせ
たＣＭＯＳ回路で構成できるので、カオスニューラルネ
ットワークを汎用ＣＭＯＳデザインとウエハプロセスを
用いて小型に集積回路化することができる。

【００８８】しかも、使用するＭＯＳトランジスタの数
が少なくてすむので、信号の伝播遅延が小さく、極めて
高速に信号伝達ができ、内部状態の遷移が十分に早く、
汎用ＡＤ変換器で内部状態をＡＤ変換してコンピュータ
のメモリにデジタルデータとして蓄積し、コンピュータ
の助けをかりてデジタルデータ処理をリアルタイムで行
いカオスの信号解析を行うことができる。

【００８９】離散時系列のサンプリングレートをＣＭＯ
Ｓ伝送ゲートで設定でき、カオスを再現性よく正確に発
生でき、しかもＡＤ変換して正確に測定できる。その結
果、初期値の変動やノイズ電磁的誘導の影響を受け難
く、初期値に敏感なリヤプノフ指数の大きいカオスで
も、その固有の軌跡を正しく観察することができる。

【００９０】また、カオス発生装置をＣＭＯＳトランジ
スタ回路で構成できるので、カオスニューラルネットワ
ークを小型化し、集積回路化することができる。

【００９１】しかも、使用すべきＭＯＳトランジスタの
数が少なくて済むので、信号の伝達遅れが少なく、極め
て高速に信号伝達ができ、内部状態の遷移が十分に早
く、高速に変化する信号にも追従できる。

【００９２】サンプリングレートを高速に設定でき、カ
オスを正確に観察でき、しかも、カオスを安定に発生で
きる。

【００９３】その結果、高速にサンプリングできるの
で、初期値の変動やノイズ、誘導の影響を受け難く、と
りわけ初期値に敏感なカオスでも、その固有な軌跡を正
しく観察系に送ることができる。

【図面の簡単な説明】

【図１】非線形関数発生のための一次元写像回路のブロ
ック図である。

【図２】（ａ）はブロック１の入出力伝達特性図、
（ｂ）はブロック２の入出力伝達特性図、（ｃ）はブロ
ック１、２の合成した入出力伝達特性図である。

【図３】第一の実施例を説明するカオス発生装置のブロ
ック図である。

【図４】第二の実施例を説明するカオス発生装置のブロ
ック図である。

【図５】第三の実施例を説明するカオス発生装置のブロ
ック図である。

【図６】第一の具体例を説明するカオス発生装置のブロ
ック図である。

【図７】第二の具体例を説明するカオス発生装置のブロ
ック図である。

【図８】第三の具体例を説明するカオス発生装置のブロ
ック図である。

【図９】さらに他の具体例を説明する一次元写像回路の
ブロック図である。

【符号の説明】

１ 第一のブロック（たとえばＣＭＯＳソースホロ
ア） ２ 第二のブロック（たとえばＣＭＯＳインバータ） ３ 第三のブロック（たとえばＣＭＯＳインバータ） ５ 入力端子 ６ 出力端子 ７ 外部調整電圧 ８ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが増大する特
性 ９ 入力電圧Ｖｉｎに対し出力電圧Ｖｏが減少する特
性 １０ 合成した入出力伝達特性 １１ 一次元写像回路 １２ スイッチ（たとえばＣＭＯＳ伝送ゲート） １３ スイッチ（たとえばＣＭＯＳ伝送ゲート） １４ 記憶保持コンデンサ １５ 帰還ループ １６ 一次元写像回路 １７ スイッチ（たとえばＣＭＯＳ伝送ゲート） １８ 一次元写像回路 １９ スイッチ（たとえばＣＭＯＳ伝送ゲート） ２０ 帰還ループ ２１ 帰還ループ ２２ 一次元写像回路 ２３ ＡＤ変換器 ２４ ＤＡ変換器 ２５ 帰還ループ ２６ デジタルコード

フロントページの続き (56)参考文献 特開 平７−282167（ＪＰ，Ａ) 特開 平１−147657（ＪＰ，Ａ) 実開 平６−59885（ＪＰ，Ｕ) Ｋ．Ｓｈｏｎｏ，Ｈ．Ｔａｋａｋｕｂ ｏ，Ｋ．Ｔａｋａｋｕｂｏ，”Ｏｂｓｅ ｒｖａｔｉｏｎ ａｎｄ Ｃｏｍｐｕｔ ａｔｉｏｎ ｏｆ Ｃｈａｏｓ Ｉｎｔ ｅｒｎａｌ ｓｔａｔｅｓ”，Ｐｒｏ ｃ．ｏｆ ｔｈｅ ３ｒｄ ＩＥＥＥ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｆｕｚｚ ｙ Ｓｙｓｔｅｍｓ：ＩＥＥＥ Ｗｏｒ ｌｄ Ｃｏｎｇｒｅｓｓ ｏｎ Ｃｏｍ ｐｕｔａｔｉｏｎａｌ Ｉｎｔｅｌｌｉ ｇｅｎｃｅ，1994年 ６月29日，ｖｏ ｌ．２，ｐｐ．1289−1292，ＩＳＢＮ： ０−7803−1896−Ｘ 嶋田幸子・他，「カオスの発生と観察 ［▲Ｉ▼］，電子情報通信学会1994年春 季大会講演論文集，日本，社団法人電子 情報通信学会・発行，1994年 ３月10 日，第１分冊，ｐｐ．70 高窪統・他，「カオスの発生と観察 ［▲ＩＩ▼］，電子情報通信学会1994年 春季大会講演論文集，日本，社団法人電 子情報通信学会・1994年 ３月10日，第 １分冊，ｐｐ．71 朱俊騏、庄野克房，「非線形伝達特性 を利用したアナログ記憶」，電子情報通 信学会1994年春季大会講演論文集，日 本，社団法人電子情報通信学会，1994年 ３月10日，第１分冊，ｐｐ．465 Ｈ．Ｔｋａｋｕｂｏ，Ｋ．Ｔａｋａｋ ｕｂｏ，Ｒａｍｏｎ Ａ．Ｍａｎｇａｓ ｅｒ ａｎｄ Ｋ．Ｓｈｏｎｏ，”Ａ Ｓｉｍｐｌｅ Ｓｔｒｕｃｔｕｒｅｄ ＣＭＯＳ Ｍｅｒｇｅｄ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔ ｆｏｒ Ｃｈａｏｓ Ｇｅｎｅｒａｔｉｏｎ”，Ｐｒｏｃｅｅ ｄｉｎｇ ｏｆ Ｉｎｔｅｒｎａｔｉｏ ｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｎ ｏｎｌｉｎｅａｒ Ｔｈｅｏｒｙ ａｎ ｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｓ，1993年12月，ｐｐ．1315−1318 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06N 1/00 - 7/08 G06G 7/60 G06F 19/00 H03K 3/00 H03K 5/00 H03K 19/00 ＪＳＴファイル（ＪＯＩＳ) ＣＳＤＢ（日本国特許庁) ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＷＰＩ／Ｌ（ＤＩＡＬＯＧ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力電圧の増大に対して出力電圧が増大
   する入出力特性をもつＣＭＯＳソースホロア回路からな
   る第一のＣＭＯＳ演算回路と、入力電圧の増大に対して
   出力電圧が減少する入出力特性をもち前記第一のＣＭＯ
   Ｓ演算回路の演算出力を反転して出力するＣＭＯＳイン
   バータ回路からなる第二のＣＭＯＳ演算回路と、第一の
   外部入力が与えられ且つ入力電圧の増大に対して出力電
   圧が減少する入出力特性をもつＣＭＯＳインバータ回路
   からなる第三のＣＭＯＳ演算回路と、を有し、前記第一
   のＣＭＯＳ演算回路の演算出力を前記第二のＣＭＯＳ演
   算回路で反転した反転出力と、前記第三のＣＭＯＳ演算
   回路の出力とを合成して出力する一次元写像回路と、 前記一次元写像回路の出力を記憶保持するサンプルホー
   ルド手段と、 前記サンプルホールド手段経由で前記一次元写像回路の
   出力を前記第一のＣＭＯＳ演算回路の入力に帰還する帰
   還ループと、 を備えて構成されることを特徴とするカオス発生装置。
2. 【請求項２】 請求項１に記載のカオス発生装置におい
   て、 前記サンプルホールド手段は、第二の外部入力を取り込
   んで状態設定される状態設定回路を有することを特徴と
   するカオス発生装置。
3. 【請求項３】 請求項１又は２に記載のカオス発生装置
   において、 前記サンプルホールド手段の出力を取り込む観察系の少
   なくとも一部にビットマップ演算手段を有することを特
   徴とするカオス発生装置。
4. 【請求項４】 請求項１乃至３のうちいずれか一項に記
   載のカオス発生装置において、 前記第三のＣＭＯＳ演算回路には、デジタル信号として
   の前記第一の外部入力をアナログ信号に変換するデジタ
   ル・アナログ変換手段が布設されていることを特徴とす
   るカオス発生装置。
5. 【請求項５】 請求項１乃至４のうちいずれか一項に記
   載のカオス発生装置において、 前記第一のＣＭＯＳ演算回路と、前記第二のＣＭＯＳ演
   算回路と、前記第三のＣＭＯＳ演算回路と、のうち少な
   くとも１のＣＭＯＳ演算回路を構成するＭＯＳトランジ
   スタのチャンネル導伝度と、 その他のＣＭＯＳ演算回路を構成するＭＯＳトランジス
   タのチャンネル導伝度と、は相互に異なることを特徴と
   するカオス発生装置。